TWI681505B - 半導體元件及其製造方法 - Google Patents

Abstract

本揭露的一些實施例係針對一種元件。此元件包含基板，基板包含設於絕緣層上的矽層。基板包含電晶體元件區和射頻(RF)區。互連結構設於基板上，且包含複數個金屬層設於介電結構中。處理基板設於互連結構的上表面上。捕捉層隔開互連結構和處理基板。

Description

半導體元件及其製造方法

本發明實施例是有關於一種半導體元件，且特別是有關於一種改善射頻(radio-frequency，RF)元件效能的半導體元件及其製造方法。

積體電路形成於半導體基板上，並封裝以形成所謂的晶片或微晶片。傳統上，積體電路形成於塊狀半導體基板上，塊狀半導體基板包含半導體材料，例如矽。在近幾年，絕緣底半導體(semiconductor-on-insulator，SOI)基板已成為一種替代的方案。絕緣底半導體基板具有主動半導體(例如矽)的薄層，其與下層的處理基板之間由絕緣材料層所隔開。絕緣材料層電性隔離主動半導體薄層和處理基板，藉此降低形成於主動半導體薄層內的元件漏電流。主動半導體的薄層還有其他優點，例如更快的切換時間和更低的操作電壓，已使得絕緣底半導體基板廣泛使用於大量製造射頻系統，例如射頻開關。

本發明提出一種半導體元件，包含：基板、互連結構、處理基板以及捕捉層。基板包含半導體層設於絕緣層上，其中基板包含電晶體元件區和射頻區。互連結構設於基板上，且包含複數個金屬層設於介電結構中。處理基板設於互連結構的上表面上。捕捉層隔開互連結構和處理基板。

本發明提出一種半導體元件的製造方法，包含：提供第一基板，第一基板包含第一處理基板、設於第一處理基板上的絕緣層、以及設於絕緣層上的半導體層；形成互連結構於基板上，其中互連結構包含複數個金屬層設於介電結構中；接合第二基板至互連結構的上表面，其中第二基板包含第二處理基板和捕捉層，其中於接合後，捕捉層設於第二處理基板和互連結構的上表面之間；以及接合之後，移除第二處理基板，以暴露絕緣層的下表面。

本發明提出一種半導體元件的製造方法，包含：提供絕緣底半導體基板，絕緣底半導體基板包含矽的第一處理基板、設於第一處理基板上的絕緣層、以及設於絕緣層上的矽層，其中絕緣底半導體基板包含彼此橫向間隔開之電晶體元件區和射頻區；形成互連結構於絕緣底半導體基板上，其中互連結構包含複數個金屬層設於介電結構中；接合第二基板至互連結構的上表面，其中第二基板包含捕捉層和以矽製成的第二處理基板，其中於接合後，捕捉層隔開第二處理基板和互連結構的上表面；接合之後，移除第一處理基板，以暴露絕緣層的下表面；以及形成接觸墊直接接觸絕緣層的下表面，其中穿基板介層窗(through-substrate-via， TSV)垂直延伸穿過矽層與絕緣層以接觸接觸墊。

在本發明之一實施例中，第一處理基板具有第一歐姆電阻，且第二處理基板具有第二歐姆電阻，第二歐姆電阻大第一歐姆電阻十倍以上。

100‧‧‧元件

102‧‧‧電晶體區

104‧‧‧射頻區

106‧‧‧第一基板

106’‧‧‧絕緣底半導體基板

108‧‧‧半導體層

110‧‧‧絕緣層

111‧‧‧金氧半場效電晶體

112‧‧‧互連結構

112u‧‧‧上表面

114a~114e‧‧‧金屬層

116‧‧‧介電結構

117‧‧‧淺溝槽隔離區

118、118a、118b‧‧‧穿基板介層窗

119‧‧‧源極/汲極區

120、120a、120b‧‧‧接觸墊

121‧‧‧封裝層

122‧‧‧第二基板

123‧‧‧閘極電極

124、202‧‧‧處理基板

124’‧‧‧第二處理基板

125‧‧‧側壁間隙壁

126‧‧‧捕捉層

127‧‧‧閘極介電質

128‧‧‧電感

129‧‧‧介電質

130‧‧‧電容

131‧‧‧電阻

132‧‧‧晶粒邊界

133‧‧‧介電層

134‧‧‧峰部

135‧‧‧多晶矽

136‧‧‧谷部

150‧‧‧源極/汲極接觸

152‧‧‧閘極接觸

154‧‧‧第一介電層

154a‧‧‧平面

156‧‧‧第一金屬線

160‧‧‧第二金屬線

158‧‧‧第二介電層

1B‧‧‧區域

702‧‧‧蝕刻劑

802‧‧‧表面

1400‧‧‧方法

1402、1406、1408、1410‧‧‧步驟

d1、d2‧‧‧距離

h‧‧‧高度

w‧‧‧寬度

從以下結合所附圖式所做的詳細描述，可對本揭露之態樣有更佳的了解。需注意的是，根據業界的標準實務，各特徵並未依比例繪示。事實上，為了使討論更為清楚，各特徵的尺寸都可任意地增加或減少。

[圖1A]係繪示根據本揭露之一些態樣之元件的一些實施例的剖面圖。

[圖1B]係繪示根據一些實施例之圖1A中之區域1B的放大剖面圖。

[圖2]至[圖13]係繪示呈現出一種製造積體電路之方法在各個製造階段的一些實施例的剖面圖。

[圖14]係繪示根據一些實施例之一種製造元件的方法的一些實施例的流程圖。

以下的揭露提供了許多不同的實施例或例子，以實施所提供標的的不同特徵。以下描述之構件與安排的特定例子，以簡化本揭露。當然，這些僅僅是例子而不是用以限制本揭露。例如，在說明中，第一特徵形成在第二特徵之 上方或之上，這可能包含第一特徵與第二特徵以直接接觸的方式形成的實施例，這也可以包含額外特徵可能形成在第一特徵與第二特徵之間的實施例，這使得第一特徵與第二特徵可能沒有直接接觸。此外，本揭露可能會在各種例子中重複參考數字及/或文字。此重複是為了簡明與清晰的目的，但本身並非用以指定所討論的各種實施例及/或架構之間的關係。

再者，在此可能會使用空間相對用語，例如「底下(beneath)」、「下方(below)」、「較低(lower)」、「上方(above)」、「較高(upper)」等等，以方便說明如圖式所繪示之一元件或一特徵與另一(另一些)元件或特徵之關係。這些空間上相對的用語除了涵蓋在圖式中所繪示的方向，也欲涵蓋裝置在使用或操作中不同的方向。設備可能以不同方式定位(例如旋轉90度或在其他方位上)，而在此所使用的空間上相對的描述同樣也可以有相對應的解釋。

射頻半導體元件在高頻操作且產生射頻訊號，其中射頻半導體元件通常是製造於絕緣底半導體基板上。對這些射頻元件來說，在絕緣底半導體基板通常包含高電阻處理基板、位於處理基板上的絕緣層、以及設於絕緣層上的半導體層。高電阻處理基板具有低摻雜濃度，且其電阻範圍可從例如2千歐姆-公分(kΩ-cm)至8千歐姆-公分。處理基板的高電阻在某些方面可改善射頻元件的射頻效能，但本揭露的增值在於以下事實，當射頻訊號將載子從高電阻處理基板的晶格釋放時，高電阻處理基板仍可能成為渦電流(Eddy currents)的來源。這些可能展現高頻的渦電流在最終晶片中為雜訊的來源。這些渦電流尤其會導致元件的串音干擾及/或非線性的訊號失真。

為了避免這樣的串音干擾和非線性的訊號失真，本揭露打算在絕緣底半導體基板上製造射頻元件，其中絕緣底半導體基板包含處理基板、絕緣材料層以及主動半導體層。然而，並非將處理基板留在最終元件中，而是製作製程在元件的最後封裝之前，從絕緣層的下側移除處理基板，如此一來作為渦電流的來源的處理基板就不再存在。

請參照圖1A，其提供根據本揭露之元件100的一些實施例的剖面圖。元件100包含第一基板106、設於第一基板106上的互連結構112、以及設於互連結構112上的第二基板122。第一基板106包含絕緣層110和主動半導體層108，且互連結構112包含複數個金屬層(如金屬層114a~114e)設於介電結構116中。一個或多個主動元件，例如金氧半場效電晶體(metal oxide semiconductor field effect transistors，MOSFETs)111，設於第一基板106的電晶體區102之內或之上，且一個或多個被動元件，例如電感128、電容130及/或電阻131，設於第一基板106的射頻區104上。穿基板介層窗118垂直延伸穿過半導體層108和絕緣層110。穿基板介層窗118將金屬層(例如金屬層114a、114b、114c…)電性耦合至絕緣層110的下表面上的接觸墊120。接觸墊120的表面可透過封裝層121或模塑層(molding layer)來保持暴露，藉此使元件100可透過焊接 凸塊(solder bumps)、打線接合等方式，安裝至電路板或其他晶片，如此一來電路板或其他晶片可電性耦合至元件100上的主動及/或被動元件。

尤其是，第一基板106在絕緣層110下方不存在處理基板，因此在一些實施例中，接觸墊120直接接觸絕緣層110的下表面。如下詳述將可理解，例如關於圖2至圖13，可利用一製程來製造元件100，其中第一基板106最初為絕緣底半導體晶圓，絕緣底半導體晶圓包含半導體層108、絕緣層110、以及在絕緣層110下方的處理基板。然而，在如圖1A中所示的最終元件中，已移除下層的處理基板，以防止下層的處理基板在元件運作時成為渦電流源。因為絕緣層110是絕緣的(所以不易受渦電流所影響)，下層的處理基板的移除從第一基板106的底部移除了有問題的渦電流的來源。所以元件100可較傳統元件展現出更少的串音干擾和更小的失真。

為了補償因為下層的處理基板的移除所減少的第一基板106的厚度和結構剛性，以及提供足夠的厚度來充分地填充封裝、與在製造期間提供結構支撐，處理基板124設於互連結構112的上表面112u上。一層選擇性但具優點的捕捉層126可隔開互連結構112和處理基板124。捕捉層126配置以捕捉射頻元件(例如電感128及/或電容130)所激發之載子，以限制處理基板124中的渦電流。舉例來說，考慮施加適當偏壓的例子，電感128及/或電容130單獨地或共同地產生射頻訊號，射頻訊號可將在處理基板124中之載子激 發至一定程度。捕捉層126配置以捕捉這些載子，以限制對應的渦電流。捕捉層126在一些實施例中可為有摻雜或無摻雜的多晶矽，或可為非晶矽層。捕捉層126可與處理基板124在一界面表面接觸，其中界面表面在一些例子中呈現有峰部和谷部，在其他例子中為實質平坦，或在其他例子中為大致粗糙的。

圖1B呈現一些實施例，其中捕捉層126是由多晶矽所製成且具有複數個晶粒邊界(grain boundary)132。晶粒邊界132為捕捉層126的原子在晶格內為位置不正確或沒有對齊的錯位或缺陷。晶粒邊界132扮演重組中心，且重組中心配置以捕捉載子(例如處理基板124內的載子)。一旦被捕捉在重組中心內，載子的生命週期會減少。所以藉由將載子捕捉在捕捉層126的晶粒邊界132內，可大大地降低沿著處理基板124之下表面的載子增長，其減輕了元件100在運作期間的渦電流、串音干擾以及非線性失真。

在一些實施例中，處理基板124和捕捉層126之間的界面包含一系列的峰部134和谷部136，其可建立出一個鋸齒型的剖面。峰部134和谷部136促成更小的晶粒尺寸，所以在處理基板124的上表面附近促成更多的晶粒邊界。因此大多數的載子在晶粒邊界132被捕捉，以減輕及/或避免渦電流。除了其他以外，峰部134及/或谷部136可為三角形狀、金字塔狀或圓錐狀等形狀。在一些實施例中，峰部134可具有高度h，其為從鄰近的谷部的底部(或更遠的谷 部)開始量測，且範圍從約10奈米至約1微米，且在一些實施例中約為0.5μm。峰部134也可具有寬度w，其範圍從約10nm至約10μm，且在一些實施例中約為1μm。在其他實施例中，不同於圖所示的平頂型(flat-topped)，峰部134可成點狀及/或為圓形的。同樣地，不同於圖所示的成點狀，在其他實施例中谷部136可為平底型(flat-bottomed)或為圓形的。在一些實施例中，鄰近的峰部彼此可具有相同的高度及/或寬度(鄰近的谷部彼此也可具有相同的深度及/或寬度)，但在其他實施例中，峰部彼此也可具有不同的高度及/或不同的寬度(且谷部可具有不同的深度及/或寬度)。在一些例子中，峰部及/或谷部呈現高度及/或寬度的隨機分布、高斯分布或其他分布。

有利的是，互連結構112上之處理基板124的內含物使結構剛性增加，以補償絕緣層110下方的處理基板的缺少。此外，捕捉層126有利於減少渦電流成為處理基板124中雜訊的潛在來源，且雖然是選擇性的，其對許多應用為有利的。

請參見圖2至圖13，係共同繪示根據一些實施例之一種元件的製造方法的一系列剖面圖。

圖2係繪示提供絕緣底半導體基板106’的一些實施例的剖面圖。如圖2所繪示，絕緣底半導體基板106’為包含處理基板202、設於處理基板202上的絕緣層110、以及設於絕緣層110上的半導體層108的絕緣底半導體基板。在許多例子中，絕緣底半導體基板106’可採用圓盤式晶圓的 形式。這樣的晶圓可具有直徑，例如：1英吋(25mm)、2英吋(51mm)、3英吋(76mm)、4英吋(100mm)、5英吋(130mm)或125mm(4.9英吋)、150mm(5.9英吋，通常稱為「6英吋」)、200mm(7.9英吋，通常稱為「8英吋」)、300mm(11.8英吋，通常稱為「12英吋」)、或450mm(17.7英吋，通常稱為「18英吋」)。

處理基板202可具有足以提供絕緣底半導體基板106’足夠結構剛性的厚度，以抵抗半導體製程作業。舉例來說，在一些實施例中，處理基板202具有範圍從約200μm至約1000μm的厚度，在一些實施例中約為700μm。在示範實施例中，處理基板202可為低電阻係數的矽處理基板，其電阻範圍介於幾歐姆-公分(ohm-cm)至幾十歐姆-公分之間，在一些實施例中其電阻範圍介於8歐姆-公分至12歐姆-公分之間。在替代的實施例中，處理基板202可為高電阻的矽處理基板，其電阻範圍介於幾百至幾千歐姆-公分之間，在一些實施例中其電阻範圍介於2千歐姆-公分至8千歐姆-公分之間。雖然無論是高電阻或低電阻的矽基板都可使用，但使用低電阻矽基板是有利的，因為低電阻矽基板比較便宜，且因為在此製造製程中處理基板202將遭移除，其較大的電阻係數不能提供顯著的優點。也可使用其他處理基板，例如藍寶石基板。

在一些實施例中，絕緣層110可具有範圍從不到1μm至幾μm的厚度，其足以提供介於處理基板202和半導體層108之間的電性隔離。在一些實施例中，絕緣層110可 為二氧化矽，其介電係數約為3.9。在其他實施例中，絕緣層110可為低介電係數介電材料。低介電常數介電材料的非限制性例子包含，但不限於：摻雜氟的二氧化矽、摻雜碳的二氧化矽、多孔性(porous)二氧化矽、多孔性摻雜碳的二氧化矽、旋塗有機聚合物(spin-on organic polymeric)介電質、及/或旋塗矽基聚合物(spin-on silicon based polymeric)介電質。

在一些實施例中，半導體層108是純矽層，其可呈現出單晶晶格結構，且其可為本質(例如無摻雜)或有摻雜的P型或N型。在一些實施例中，半導體層108可具有範圍從幾μm至約1nm的厚度。半導體層108也可為由化學週期表中的兩個或複數個不同族的元素所組成的半導體化合物。元素可形成二元合金(兩個元素，例如砷化鎵)、三元合金(三個元素，例如砷化銦鎵或砷化鋁鎵)、或四元合金(四個元素，例如磷化鋁銦鎵)。半導體層108可包含摻雜區、磊晶層、形成於半導體層內或半導體層上的絕緣層、形成於半導體層內或半導體層上的光阻層、及/或形成於半導體層內或半導體層上的導電層。

在圖3中，形成主動元件，例如金氧半場效電晶體111及/或其他場效電晶體，於半導體層108的電晶體區102內或半導體層108的電晶體區102上。形成淺溝槽隔離(shallow trench isolation，STI)區117，其中絕緣材料圍繞半導體層108的島狀材料。形成閘極電極123，形成複數個側壁間隙壁(sidewall spacer)125於閘極電極123的相 對側壁上，且形成源極/汲極區119於側壁間隙壁125的相對側壁上。閘極介電質127隔開閘極電極123與半導體層中的通道區，此通道區隔開源極/汲極區119。在一些實施例中，閘極電極123包含多晶矽或金屬，側壁間隙壁125包含氮化矽，且閘極介電質127包含二氧化矽或高介電係數介電質。雖然圖中未繪出，電晶體111也可採取其他形式，例如：鰭式場效電晶體(finFETs)元件、雙極性接面電晶體、浮動閘極電晶體等。電阻131可形成於射頻區104，電阻131可例如由多晶矽135所製成，且可透過閘極介電質及/或其他介電質129而與半導體層108隔離。介電層133延伸於閘極電極123的上表面和源極/汲極區119上。介電層133可包含低介電係數介電材料或二氧化矽。

在圖4中，形成源極/汲極接觸150，以穿過介電層133而提供歐姆連接至源極/汲極區119，且形成閘極接觸152，以提供歐姆連接至閘極電極123的上表面。在一些實施例中，源極/汲極接觸150及/或閘極接觸152可包含，例如：銅、鎢、鋁、金、鈦或氮化鈦。此外，形成穿基板介層窗118。例示的穿基板介層窗118向下延伸穿過介電層133、半導體層108、以及絕緣層110。在其他實施例中，穿基板介層窗118也可向下延伸，部分地或完全地穿過處理基板202。穿基板介層窗118可由例如：銅、鎢、鋁、金、鈦或氮化鈦所製成，且可由相同於或不同於源極/汲極接觸150及/或閘極接觸152的材料所製成。通常利用不同於源極/汲極接觸及/或閘極接觸的光罩及/或蝕刻來製作穿基板介 層窗118。

如圖5所繪示，形成互連結構112於絕緣底半導體基板106’上。透過形成第一介電層154以及接著形成一或多個光阻罩幕的方式來形成互連結構112，其中第一介電層154例如為低介電係數介電層、氮化物或二氧化矽介電層。藉由將光阻罩幕放置在適當位置，進行蝕刻以在第一介電層154形成溝槽開口及/或介層窗開口。接著沉積金屬，以填充在第一介電層154中的開口，藉此形成對應第一金屬層的介層窗及/或金屬線156。在一些實施例中，利用銅來填充第一介電層154中的開口，如此一來介層窗和第一金屬線由銅所製成。在使用銅的實施例中，開口中通常襯有擴散阻障層，然後形成銅晶種層於擴散阻障層上，再使用電鍍製程來增長銅，以填充開口。在維持足夠低的銅擴散係數，以充分化學隔離這些銅導體膜和下層的結構下，為了維持良好的電性接觸，擴散阻障層通常具有高電導率。鈷、釕、鉭、氮化鉭、氧化銦、氮化鎢以及氮化鈦是一些非限制性可使用於擴散阻障層的材料例子。在成長金屬以填充開口後，執行化學機械平坦化(chemical mechanical planarization，CMP)操作，以在平面154a處平坦化第一金屬層和第一介電質。接著形成第二介電層158，形成開口於第二介電層158中，且沉積金屬以形成介層窗和第二金屬線160。更多的介電質和金屬層以這種方式形成直到形成互連結構112為止。如圖5所繪示，互連結構112可包含射頻元件，例如電感128及/或電容130，其形成於絕緣底半導體基板106’的射頻區104 上。

在圖6中，提供第二處理基板124’，例如塊狀矽晶圓。第二處理基板124’可具有範圍介於300μm至1000μm之間的厚度，在一些實施例中約為700μm。在一些的實施例中，第二處理基板124’可具有大於處理基板202的電阻率。舉例來說，在一些實施例中，第二處理基板124’的電阻率範圍介於數百至數千歐姆-公分之間，在一些實施例中其電阻率範圍介於2千歐姆-公分至8千歐姆-公分之間，其可協助降低在最終元件中的渦電流。在一些例子中，第二處理基板124’提供來作為結構支撐，因此在一些實施例中，第二處理基板124’可呈現出無裝置特徵且無互連特徵。在許多例子中，第二處理基板124’可採用圓盤式晶圓的形式。這樣的晶圓可具有直徑，例如：1英吋(25mm)、2英吋(51mm)、3英吋(76mm)、4英吋(100mm)、5英吋(130mm)或125mm(4.9英吋)、150mm(5.9英吋，通常稱為「6英吋」)、200mm(7.9英吋，通常稱為「8英吋」)、300mm(11.8英吋，通常稱為「12英吋」)、或450mm(17.7英吋，通常稱為「18英吋」)，且經常具有與絕緣底半導體基板106’相同的直徑。

在圖7中，蝕刻第二處理基板124’的上表面，以形成峰部134和谷部136。峰部134和谷部136的產生首先係使用光罩(圖未示出)來定義一圖案於上表面上，接著讓上表面暴露於蝕刻劑702，以利用峰部和谷部來使上表面粗糙。在其他實施例中，可利用機械性損害[例如：微米刮痕 (micro-scratching)、噴砂除污(abrasive blasting)等)]第二處理基板124’的上表面，或藉由進行濺鍍、沉積、或自組裝單分子層(self-assembled monolayer)的方式，來損害第二處理基板124’。在一些實施例中，峰部和谷部包含鋸齒型的突出和對應的凹陷，其中個別「牙齒(teeth)」的峰部和谷部以固定的間隔或隨機的間隔隔開。在其他實施例中，峰部和谷部包含隨機成形的突出，這些突出具有不同的晶格方向和幾何形狀。在一些實施例中，蝕刻劑702可包含乾蝕刻劑(例如：電漿蝕刻劑、反應式離子蝕刻劑等)、或濕蝕刻劑(例如氫氟酸)。

在圖8中，捕捉層126形成於峰部134和谷部136上，使得界面建立在捕捉層126和第二處理基板124’之間。因此，提供了第二基板122。在一些實施例中，捕捉層126可為多晶矽層。在其他實施例中，捕捉層126可包含非晶矽，非晶矽包含摻雜物種(dopant species)。在各個實施例中，摻雜物種可包含氬、碳及/或鍺。在一些例子中，可利用例如化學機械平坦化來平坦化最遠離第二處理基板124’之捕捉層的表面802，以使其更適合接合。

在圖9中，將絕緣底半導體基板106’和互連結構112接合至第二基板122。這樣的接合可採用多種形式，例如熔合接合(fusion bonding)、或利用環氧樹脂來接合的其中一種來達成。在一些實施例中，在接合之前，可形成氧化物於捕捉層126的下表面上，且接著可透過進行退火製程而將捕捉層126之下表面上的氧化物接合至互連結構112的 上表面。

在圖10中，移除處理基板202。在一些實施例中，利用一兩階段製程來移除處理基板202。在第一階段中，使用研磨製程來薄化處理基板例如第一距離d1。研磨製程可使用均勻研磨的表面，因此可均勻且快速地磨掉處理基板202距離d1。研磨製程完成後，其中研磨製程的完成係以例如利用預設時間或透過進行指示出已移除預設距離d1的量測來決定，進行化學機械平坦化操作以移除處理基板202中第二且剩餘的距離d2。化學機械平坦化操作通常使用比研磨更不粗糙的拋光墊，藉此提供比研磨更平滑、更均勻的表面。化學機械平坦化操作可例如在預定的時間已過之後，或當測量指示出處理基板202已完全移除之後而結束。在一些實施例中，將可理解的是，變薄的處理基板202的一些部分可留在絕緣層110的下表面上。

圖11顯示圖10之結構經過化學機械平坦化之後的圖。在圖11的例子中，暴露出穿基板介層窗118的下部。

在圖12中，已形成接觸墊120直接接觸穿基板介層窗118的下部。在一些實施例中，接觸墊120係直接接觸絕緣層110的下側。接觸墊120可由例如銅、鎢、鋁、金、鈦或氮化鈦所製成。在一些實施例中，製作接觸墊120時，係利用形成金屬層在絕緣層110的下表面上，接著利用例如微影光罩、以及將微影光罩設置在適當位置的情況下進行金屬層的蝕刻的方式來圖案化金屬層。應注意的是圖12顯示幾個不同的穿基板介層窗118、118a、118b以及分別對應 的接觸墊120、120a、120b，以突顯一些例子。穿基板介層窗118延伸在第一金屬層、介電層133、半導體層108以及絕緣層110之間，而第二穿基板介層窗118a從電阻131的下表面延伸穿過介電質129、半導體層108以及絕緣層110。第三穿基板介層窗118b從第二金屬線延伸穿過第二介電層158、第一介電層154、介電層133、半導體層108以及絕緣層110。

在形成接觸墊120後，可將通常仍為圓盤型晶圓狀的結構選擇性地接合至其他基板，以建立三維的積體電路，且可剪裁或切割至個別晶片或積體電路。接著，在圖13中，形成封裝層(packaging layer)121，以覆蓋絕緣層110的下表面。封裝層121可沿著元件的數個側壁延伸，以覆蓋第二基板122的上表面。封裝層121可由例如陶瓷或聚合物材料所製成，且可保護元件不受極端環境、腐蝕情況、汙垢、灰塵、水蒸氣等的影響。

圖14係繪示根據本揭露之一些態樣之製造元件的一種方法1400的一些實施例的流程圖。以下以一系列的動作或事件來描述與說明所揭露的方法1400，可理解的是，所描述之這些動作與事件的順序並不解釋為限制。舉例來說，除了在此所例示及/或描述的動作或事件以外，一些動作可以不同於其他動作或事件的順序及/或與其他動作或事件同時發生的方式出現。此外，可能無需所有例示的動作來實施在此所描述之一或多個態樣或實施例。再者，可以一或多個個別動作及/或方面來進行在此所描述的一或多個動 作。另外，雖然為了清楚，圖14係關於圖2至圖13做說明，將可理解的是在圖2至圖13中揭露的結構並不會受限於圖14的方法，而是這些結構可獨立不受方法的約束。同樣地，雖然圖14的方法係關於圖2至圖13來說明，將可理解的是此方法並不會受限於圖2至圖13中揭露的結構，而是此方法可獨立不受在圖2至圖13中揭露之結構的約束。

在步驟1402，提供絕緣底半導體基板。第一基板包含：第一處理基板、設於第一處理基板上的絕緣層、以及設於絕緣層上的半導體層。因此，步驟1402可例如對應到圖2。

在步驟1404，形成互連結構於絕緣底半導體基板上。互連結構包含複數個金屬層設於介電結構中。因此，步驟1404可例如對應到圖5。

在步驟1406，將第二基板接合至互連結構的上表面。在一些實施例中，第二基板包含第二處理基板和捕捉層。在一些這樣的實施例中，在接合之後，捕捉層設於第二處理基板和互連結構的上表面之間。因此，步驟1406可例如對應到圖9。

在步驟1408，在第二基板已接合至互連結構的上表面之後，移除第一處理基板，以暴露出絕緣層的下表面。因此，步驟1408可例如對應到圖10。

在步驟1410，在第一處理基板已移除之後，形成接觸墊直接接觸絕緣層的下表面。穿基板介層窗垂直延伸穿過絕緣層和半導體層，且將接觸墊電性耦合至互連結構的 金屬層。因此，步驟1410可例如對應到圖12。

故，從上述可理解到，本揭露的一些實施例係針對一種元件。此元件包含基板，基板包含設於絕緣層上的矽層。基板包含電晶體區和射頻區。互連結構設於基板上，且互連結構包含複數個金屬層設於介電結構中。處理基板設於互連結構的上表面上。捕捉層隔開互連結構和處理基板。

其他實施例係有關於一種方法。在此方法中，提供第一處理基板。第一基板包含第一處理基板、設於第一處理基板上的絕緣層、以及設於絕緣層上的半導體層。形成互連結構於基板上。互連結構包含複數個金屬層設於介電結構中。將第二基板接合至互連結構的上表面，其中第二基板包含第二處理基板和捕捉層。在接合之後，捕捉層設於第二處理基板和互連結構的上表面之間。接著移除第二處理基板，以暴露出絕緣層的下表面。

又一些其他實施例係有關於一種方法，在此方法中，提供絕緣底半導體基板。絕緣底半導體基板包含矽的第一處理基板、設於第一處理基板上的絕緣層、以及設於絕緣層上的矽層。絕緣底半導體基板包含彼此橫向間隔開之電晶體元件區和射頻區。形成互連結構於絕緣底半導體基板上。互連結構包含複數個金屬層設於介電結構中。將第二基板接合至互連結構的上表面，其中第二基板包含捕捉層和以矽製成的第二處理基板。在接合之後，捕捉層隔開第二處理基板和互連結構的上表面。接著移除第一處理基板，以暴露出絕緣層的下表面、以及形成接觸墊，直接接觸絕緣層的下 表面。穿基板介層窗垂直延伸穿過矽層和絕緣層。

以上概述了數個實施例的特徵，因此熟習此技藝者可以更了解本揭露的態樣。熟習此技藝者應了解到，其可輕易地把本揭露當作基礎來設計或修改其他的製程與結構，藉此實現和在此所介紹的這些實施例相同的目標及/或達到相同的優點。熟習此技藝者也應可明白，這些等效的建構並未脫離本揭露的精神與範圍，並且他們可以在不脫離本揭露精神與範圍的前提下做各種的改變、替換與變動。

100‧‧‧元件

102‧‧‧電晶體區

104‧‧‧射頻區

106‧‧‧第一基板

108‧‧‧半導體層

110‧‧‧絕緣層

111‧‧‧金氧半場效電晶體

112‧‧‧互連結構

112u‧‧‧上表面

114a~114e‧‧‧金屬層

116‧‧‧介電結構

118‧‧‧穿基板介層窗

120‧‧‧接觸墊

121‧‧‧封裝層

122‧‧‧第二基板

124‧‧‧處理基板

126‧‧‧捕捉層

128‧‧‧電感

130‧‧‧電容

131‧‧‧電阻

1B‧‧‧區域

Claims (9)

1. 一種半導體元件，包含：一基板，包含一半導體層設於一絕緣層上，其中該基板包含一電晶體元件區和一射頻區；一互連結構，設於該基板上，且包含複數個金屬層設於一介電結構中；一處理基板，設於該互連結構的一上表面上；一捕捉層，隔開該互連結構和該處理基板；一接觸墊，設於直接實體接觸該基板的該絕緣層的一下表面；以及一穿基板介層窗，垂直延伸穿過該半導體層和該絕緣層，且將該接觸墊電性耦合至該互連結構之一金屬層；其中該處理基板包含一矽基板，該捕捉層包含一多晶矽層，該多晶矽層與該矽基板在一非平面界面接觸。
2. 如申請專利範圍第1項所述之半導體元件，更包含：一封裝層，覆蓋該絕緣層的該下表面，並沿著該半導體元件之複數個側壁延伸，以覆蓋該處理基板的一上表面。
3. 如申請專利範圍第1項所述之半導體元件，其中該非平面界面包含一系列的峰部，該系列的峰部從該矽基板向下延伸至該捕捉層，該射頻區包含一射頻元件，該射頻元件設於該互連結構中，且配置以傳輸一射頻 訊號，該捕捉層係配置以捕捉該射頻訊號所激發之載子，以限制該處理基板中的渦電流。
4. 一種半導體元件的製造方法，包含：提供一第一基板，該第一基板包含一第一處理基板、設於該第一處理基板上的一絕緣層、以及設於該絕緣層上的一半導體層；形成一互連結構於該第一基板上，其中該互連結構包含複數個金屬層設於一介電結構中；接合一第二基板至該互連結構的一上表面，其中該第二基板包含一第二處理基板和一捕捉層，其中於接合後，該捕捉層設於該第二處理基板和該互連結構的該上表面之間；接合之後，移除該第一處理基板，以暴露該絕緣層的一下表面；以及移除該第一處理基板之後，形成一接觸墊直接實體接觸該第一基板的該絕緣層的該下表面，其中一穿基板介層窗垂直延伸穿過該半導體層與該絕緣層，且將該接觸墊電性耦合至該互連結構的一金屬層。
5. 如申請專利範圍第4項所述之方法，其中該第一處理基板和該第二處理基板具有不同的歐姆電阻，該第一處理基板具有一第一歐姆電阻介於8歐姆-公分至12歐姆-公分之間，且該第二處理基板具有一第二歐姆電 阻，該第二歐姆電阻大該第一歐姆電阻十倍以上，該第二處理基板包含一矽基板，且該捕捉層包含一非晶矽層，一射頻元件設於該互連結構中，且配置以傳輸一射頻訊號，該捕捉層係配置以捕捉該射頻訊號所激發之載子，以限制該第二處理基板中的渦電流。
6. 如申請專利範圍第4項所述之方法，其中該第二處理基板包含一矽基板，且該捕捉層包含一多晶矽層，該多晶矽層與該矽基板在一非平面介面接觸，該非平面介面包含一系列的峰部，該系列的峰部從該矽基板向下延伸至該捕捉層，該非平面介面係利用形成一光罩於該矽基板之一表面上、以及蝕刻該矽基板之該表面以形成一系列的峰部和谷部，且該捕捉層係直接形成在該系列的峰部和谷部上。
7. 一種半導體元件的製造方法，包含：提供一絕緣底半導體基板，該絕緣底半導體基板包含矽的一第一處理基板、設於該第一處理基板上的一絕緣層、以及設於該絕緣層上的一矽層，其中該絕緣底半導體基板包含彼此橫向間隔開之一電晶體元件區和一射頻區；形成一互連結構於該絕緣底半導體基板上，其中該互連結構包含複數個金屬層設於一介電結構中；接合一第二基板至該互連結構的一上表面，其中該第二基板包含一捕捉層和以矽製成的一第二處理基板，其中 於接合後，該捕捉層隔開該第二處理基板和該互連結構的該上表面；接合之後，移除該第一處理基板，以暴露該絕緣層的一下表面；以及形成一接觸墊，該接觸墊直接接觸該絕緣層的該下表面，其中一穿基板介層窗垂直延伸穿過該矽層與該絕緣層以接觸該接觸墊。
8. 如申請專利範圍第7項所述之方法，其中該第一處理基板具有小於該第二處理基板的一歐姆電阻。
9. 如申請專利範圍第7項所述之方法，更包含：形成一閘極介電質於該矽層的該電晶體元件區的一上表面上；以及形成一閘極電極於該閘極介電質上，其中該些金屬層之至少一金屬層耦合該閘極電極，其中該穿基板介層窗使該接觸墊電性耦合至該些金屬層之至少一金屬層。

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