TWI681541B - 具記憶體結構之半導體元件及其製造方法 - Google Patents
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Abstract
一種半導體元件，包括一下方導電層形成於一基板上、一上方導電層和一記憶體結構形成於下方導電層上(位於下方導電層和上方導電層之間)。記憶體結構包括一底電極形成於下方導電層上且電性連接下方導電層；一過渡金屬氧化物層形成於底電極上；一TMO側壁氧化物形成於TMO層之側壁上；一頂電極形成於TMO層上；以及間隙壁形成於底電極上。上方導電層形成於頂電極上且電性連接頂電極。
Description
本發明是有關於一種半導體元件，且特別是有關於一種具記憶體結構(memory cell structure)之半導體元件及其製造方法。
對半導體科技來說，持續縮小半導體結構的尺寸、改善速率、增進效能、提高密度及降低成本等等，都是重要的發展目標。即使半導體元件尺寸縮小或是如何發展，元件的電子特性都必須至少維持或是加以改善，以符合市場對電子產品之要求。半導體元件結構的各層與所屬元件如有缺陷或損傷，將會對結構的電性表現造成無法忽視之影響。
舉例來說，內埋於一半導體元件之晶圓後段(back end of line，BEOL)內連線堆疊中的一可變電阻式記憶體(resistive random-access memory，ReRAM)會遭遇一些問題，例如，在記憶體蝕刻製程中，內連線層(ex：銅接觸孔)可能會暴露出來；記憶體之頂電極上方的接觸孔(ex：金屬接觸孔)在製作過程中可能有位
置偏移(alignment/landing shift)的情況發生因而造成頂電極與底電極之間的不當橋接(TE-BE bridge)或是位於頂電極與底電極之間的過渡金屬氧化物層有所損壞；以及相鄰的內連線層(ex：各內連線層包括金屬線與相關接觸孔所形成的組合)在厚度上有不一致的問題。
本發明係有關於一種具記憶體結構(memory cell structure)之半導體元件及其製造方法，其可有效地改善半導體元件的性質和電性表現。
根據一實施例，係提出一種半導體元件，包括一下方導電層(lower conducting layer)形成於一基板上、一上方導電層(upper conducting layer)和一記憶體結構(memory cell structure)形成於下方導電層上(位於下方導電層和上方導電層之間)。記憶體結構包括一底電極(bottom electrode)形成於下方導電層上且電性連接下方導電層；一過渡金屬氧化物(transitional metal oxide，TMO)層形成於底電極上；一TMO側壁氧化物(TMO sidewall oxides)形成於TMO層之側壁上；一頂電極(top electrode)形成於TMO層上；以及間隙壁(spacers)形成於底電極上。上方導電層形成於頂電極上且電性連接頂電極。
根據一實施例，再提出一種半導體元件，包括一下方導電層形成於一基板上、一上方導電層和一記憶體結構形成於下方導電層上(位於下方導電層和上方導電層之間)。記憶體結構
包括一底電極形成於下方導電層上且電性連接下方導電層；一過渡金屬氧化物層形成於底電極上；一頂電極(top electrode)形成於TMO層上；以及間隙壁(spacers)形成於底電極上。其中間隙壁之底表面係形成於底電極之一上表面其中前述間隙壁之底表面係形成於該底電極上之一上表面且直接接觸該底電極之該上表面且直接接觸底電極之上表面。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下。然而，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
A1‧‧‧第一區域
A2‧‧‧第二區域
10‧‧‧基板
111‧‧‧絕緣層
112、112’‧‧‧介電層
113、110‧‧‧IMD層
131‧‧‧底電極
12‧‧‧下方導電層
13‧‧‧記憶體結構
131‧‧‧底電極
1310‧‧‧底電極層
131a‧‧‧底電極之上表面
131b‧‧‧底電極之側壁
132‧‧‧過渡金屬氧化物(TMO)層
1320‧‧‧TMO沈積層
132a‧‧‧TMO層之側壁
133‧‧‧頂電極
1330‧‧‧頂電極層
1330’‧‧‧圖案化頂電極層
133b‧‧‧頂電極之側壁
134‧‧‧TMO側壁氧化物
134b‧‧‧側壁氧化物之外側壁
135‧‧‧間隙壁
1350‧‧‧間隙壁材料層
135a‧‧‧間隙壁之上表面
135c‧‧‧間隙壁之底表面
138‧‧‧帽蓋電極
1380‧‧‧帽蓋層
14‧‧‧上方導電層
WTMO‧‧‧TMO層之寬度
WTE‧‧‧頂電極之寬度
WBE‧‧‧底電極之寬度
WCE‧‧‧帽蓋電極之寬度
WS‧‧‧間隙壁之寬度
HTMO‧‧‧TMO層之高度
HTE‧‧‧頂電極133之高度
第1圖簡繪本揭露第一實施例之一具記憶體結構的半導體元件之示意圖。
第2A圖-第2I圖繪示本揭露第一實施例之一具記憶體結構的半導體元件的製造方法示意圖。
第3圖簡繪本揭露第二實施例之一具記憶體結構的半導體元件之示意圖。
第4圖簡繪本揭露第三實施例之一具記憶體結構的半導體元件之示意圖。
第5圖簡繪本揭露第四實施例之一具記憶體結構的半導體元件之示意圖。
根據本揭露之實施例，係提出一種具記憶體結構之半導體元件。實施例之記憶體結構係形成於一晶圓後段(back end of line，BEOL)內連線堆疊中，並內埋於一上方導電層(upper conducting layer)和一下方導電層(lower conducting layer)之間。例如，實施例之記憶體結構可內埋於一上方接觸孔(upper contact via)和一下方接觸孔(lower contact via)之間，或是上方金屬線(upper metal line)和一下方金屬線(lower metal line)之間。實施例之半導體元件可應用於可變電阻式記憶體(resistive random-access memory，ReRAM)之製作。實施例之具記憶體結構之半導體元件的構型不僅在記憶體上方形成接觸孔或金屬線的製程中可以有效地避免記憶體電極之間的不當橋接以及記憶體的損壞，還可解決傳統製程中位於記憶體下方容易產生的下方導電層(例如銅接觸孔)不當暴露的問題，進而改良半導體元件的特性和操作表現。再者，實施例所提出之結構不僅可有效增進半導體元件的電性表現，其製法更與現有半導體元件的製程相容，因此亦十分適合量產。
以下係參照所附圖式詳細敘述本揭露之其中多個實施態樣，以描述記憶體結構的相關構型與製造方法。相關的結構細節例如相關層別和空間配置等內容如下面實施例內容所述。然而，但本揭露並非僅限於所述態樣，本揭露並非顯示出所有可能
的實施例。實施例中相同或類似的標號係用以標示相同或類似之部分。再者，未於本揭露提出的其他實施態樣也可能可以應用。相關領域者可在不脫離本揭露之精神和範圍內對實施例之結構加以變化與修飾，以符合實際應用所需。而圖式係已簡化以利清楚說明實施例之內容，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。
第1圖係簡繪本揭露第一實施例之一具記憶體結構的半導體元件之示意圖。於一應用例中，一半導體元件包括一第一區域A1例如一記憶體區域包括至少一個記憶體(memory cell)和一第二區域A2例如一邏輯區域包括一邏輯電路埋置於絕緣層中。在實際應用中，一半導體元件可能包括多個記憶體結構，但第1圖(以及文中實施例所參照之圖式)僅繪製一個記憶體結構以利本揭露之清楚說明。
根據實施例所提出之一半導體元件係包括一下方導電層(lower conducting layer)12形成於一基板10上，一上方導電層(upper conducting layer)14和一記憶體結構(memory cell structure)13形成於下方導電層12和上方導電層14之間。記憶體結構13包括一底電極(bottom electrode)131、一過渡金屬氧化物(transitional metal oxide，TMO)層132、一頂電極(top electrode)133、TMO側壁氧化物(TMO sidewall oxides)134和間隙
壁(spacers)135。底電極131形成於下方導電層12上且電性連接下方導電層12。過渡金屬氧化物(TMO)層132形成於底電極131上，TMO側壁氧化物134形成於TMO層132之側壁132a上。頂電極133形成於TMO層132上，間隙壁135則形成於底電極131上。實施例中，間隙壁135之底表面135c係形成於底電極131之一上表面131a上且直接接觸底電極131之上表面131a。
如第1圖所示，TMO側壁氧化物134形成於TMO層132和間隙壁135之間，且被頂電極133所遮蔽。一實施例中，間隙壁135(例如氮化物間隙壁)係鄰近TMO層132之側壁，且覆蓋TMO側壁氧化物134和頂電極133之側壁133b。TMO側壁氧化物134之外側壁(outer walls)134b係實質上對齊頂電極133之側壁133b。再者，形成於底電極131上的間隙壁135係暴露出底電極131之側壁131b。
根據一實施例之記憶體結構的構型，TMO層132之寬度WTMO係小於頂電極133之寬度WTE。再者，一實施例中，底電極131之寬度WBE係大於頂電極133之寬度WTE，且亦大於TMO層132之寬度WTMO。
另外，於第一實施例中，記憶體結構更包括一帽蓋電極(capping electrode)138形成於頂電極133上並直接接觸頂電極133，其中上方導電層14係形成於帽蓋電極138上方且電性連接帽蓋電極138。如第1圖所示，帽蓋電極138覆蓋(例如：接觸和完全遮蔽)間隙壁135之上表面135a。於一實施例中，帽蓋電
極138之寬度WCE係實質上等於底電極131之寬度WBE。再者，於一實施例中，帽蓋電極138之寬度WCE係大於頂電極133之寬度WTE。製作帽蓋電極138的材料可以和頂電極133所使用的材料相同，或是選用其他適當的導電材料亦可。
TMO材料可能是單一材料或是多種材料的組成，其可應用之材料例如是氧化鉿(HfOx)、氧化鉭(TaOx)、五氧化二鉭(Ta2O5)、氧化鈦(TiOx)、氧化鎳(NiOx)、氧化鋁(AlOx)或其他過渡金屬氧化物；例如氧化鉭(TaOx)與五氧化二鉭(Ta2O5)的組成可以做為TMO材料。但本揭露並不僅限於上述材料。電極(例如頂電極133和底電極131)材料可能是單一材料或是多種材料的組成，可應用之材料包括，但不限制是，氮化鈦(TiN)、氮化鉭(TaN)、鉑(Pt)、銥(Ir)或其他適合的導電材料；多種材料之組成例如是氮化鈦和鉑，或是氮化鉭和銥，或其他適合的材料組成。
根據一實施例，記憶體結構13形成於下方導電層12和上方導電層14之間，其中下方導電層12例如是(但不限制是)一下方接觸孔(lower contact via)連接至一下方金屬線層(lower metal line layer)(例如第1圖所示之第三金屬線M3)，且下方接觸孔內填充有一導電材料例如金屬銅(Cu)。於一實施例中，於下方接觸孔內的導電材料(例如銅)可以和底電極的材料不相同。再者，上方導電層14例如是(但不限制是)一上方接觸孔(upper contact via)(內部填充導電材料例如銅)連接至一上方金屬線層(upper metal line layer)(例如第四金屬線)。
再者，於一應用例中，晶圓後段(BEOL)堆疊係包括多個內連線層，且每一內連線層例如是包括一導電孔(ex：接觸孔)和一導線(ex：金屬線)。雖然，第1圖所示之記憶體結構(及之後提出之圖式)係形成於第三內連線層(即由一對的第三接觸孔(縮寫“V3”)和第三導線(例如第三金屬線縮寫為“M3”)所組成)和第四內連線層(即由一對的第四接觸孔(縮寫“V4”)和第四導線(例如第四金屬線縮寫為“M4”)所組成)之間，本揭露並不僅限於此。實施例之記憶體結構可以形成於任兩相鄰的內連線層之間，例如可形成於第二內連線層和第三內連線層之間(ex：位於“M2/V1”和“M3/V2”之間)，或形成於第四內連線層和第五內連線層之間(ex：位於“M4/V3”和“M5/V4”之間)...等。實施例之記憶體結構可視實際應用之元件需求而可適當改變與決定。
再者，雖然第1圖(及之後所提出之圖式)係繪示位於記憶體結構13上面的上方導電層14是一上方接觸孔(ex內部填充導電材料例如銅)連接至記憶體結構的頂電極133，但本揭露並不侷限於此種架構。在一些應用例中，上方導電層14可以是一上方金屬線層(i.e.沒有形成接觸孔)直接連接記憶體結構的頂電極133。
第2A圖-第2I圖繪示本揭露第一實施例之一具記憶體結構的半導體元件的製造方法示意圖。
如第2A圖所示，係提出一半導體元件，其具有一下方導電層12形成於基板10上，其中。第三金屬線M3(內埋於
一IMD層110)係形成於第一區域A1(之後建構記憶體結構的區域)和第二區域A2(ex：形成邏輯電路)，之後依序形成一底電極層1310、一TMO沈積層1320和一頂電極層1330於下方導電層12和絕緣層111(例如一金屬層間介電層IMDn_1)的上方。第一實施例中，係以一下方接觸孔(內部例如填充了金屬銅，並可被稱為底電極-導孔(BE-VIA))作為下方導電層12的示例說明。於一示例中，底電極層1310具有厚度TBE約100Å至500Å，頂電極層1330具有厚度TTE較適地地大於約1000Å以在後續進行蝕刻和研磨(ex：化學機械研磨(CMP))頂電極的過程中提供足夠被消耗的部分(i.e.TTE>TBE)。TMO沈積層1320的厚度則視實際應用之條件而可適當地選擇，以符合不同ReRAM元件的需求。通常知識者當知實施例中所提出之該些厚度數值僅用以作示例，而非限制之用。
之後進行記憶體黃光製程。如第2B圖所示，係對TMO沈積層1320和頂電極層1330進行圖案化，以形成一TMO-TE堆疊於底電極層1310上。
進行一氧化側壁(sidewall oxidation)之步驟，以形成一TMO側壁氧化物134於TMO層132側壁132a，如第2C圖所示。再者，一間隙壁材料層(spacer material layer)1350例如一氮化矽層係沈積於底電極層1310上並覆蓋圖案化頂電極層1330’、TMO層132和TMO側壁氧化物134。一實施例中，間隙壁材料層1350的厚度例如是(但不限制是)約1000Å。
之後，圖案化(例如蝕刻)間隙壁材料層1350以形成
間隙壁135，之後定義出實施例之記憶體結構的底電極131(即，蝕刻底電極層1310)，如第2D圖所示。根據實施例，底電極131之寬度WBE係大於頂電極133之寬度WTE，且頂電極133之寬度WTE亦大於TMO層132之寬度WTMO。再者，於一實施例中，間隙壁135之寬度WS(於頂電極的單側)係為TMO層132與頂電極133之總高度(i.e. TMO層132之高度HTMO與頂電極133之高度HTE的加總)之約20%至80%。於另一實施例中，間隙壁135之寬度WS(於頂電極的單側)係為TMO層132與頂電極133之總高度之約20%至80%。根據實施例所提出之記憶體結構的構型與製造方法，可大幅降低製程中接觸孔(i.e.下方導電層12)暴露出來的風險。
之後，沈積一介電層112(例如另一金屬層間介電層IMDn_2)於絕緣層111(例如金屬層間介電層IMDn_1)上，並覆蓋實施例之記憶體結構，如第2E圖所示。一實施例中，介電層112例如是一氧化層。之後，以化學機械研磨(CMP)部分移除介電層112(形成圖案化之介電層112’)，且研磨程序係停止於頂電極133(材料例如是氮化鈦(TiN))上，以暴露出頂電極133的上表面133a，如第2F圖所示。
在第一實施例中，如前述，係視應用需求可形成一帽蓋電極(capping electrode)138於頂電極133上並直接接觸頂電極133。第2G圖繪示一帽蓋層(capping layer)1380形成於頂電極133上，對帽蓋層1380圖案化後所形成的帽蓋電極138則繪示於
第2H圖中。帽蓋電極138較佳地係遮蔽間隙壁135，且帽蓋電極138之寬度WCE大於頂電極133之寬度WTE與間隙壁135之上表面寬度的總和。一實施例中，帽蓋電極138之寬度WCE係實質上等於(但不限制是)底電極131之寬度WBE。帽蓋電極138之寬度WCE可視不同應用的需求而作適當調整與決定，以使製得之記憶體結構可以確保具有完整的構型。
之後，沈積另一IMD層113(例如再一金屬層間介電層IMDn_3)，並進行一銅金屬雙鑲嵌(dual-damascene，DD)製程，以在第一區域A1的記憶體結構13上方形成一上方導電層14例如上方接觸孔(ex：內部填充金屬銅)或上方金屬線層，和在第二區域A2形成一銅雙鑲嵌內連線(ex：M4+V3)，如第2I圖所示。
根據實施例提出之記憶體結構，應用此記憶體結構的半導體元件都可有效地增進其電子特性和操作表現。在記憶體製程中，考量到較佳選擇比，在頂電極、TMO層和底電極進行圖案化的蝕刻步驟中會使用到氯氣或溴化氫(HBr)氣體。然而，製程中銅製的下方導電層若不當地暴露出來，則氯氣或溴化氫(HBr)氣體會對暴露出來的銅(填充在接觸孔的材料)造成損傷。而根據實施例提出之記憶體結構，底電極131之寬度WBE大於頂電極133之寬度WTE，因此可解決傳統製程中位於記憶體下方下方導電層12(例如銅接觸孔，或連接記憶體結構之底電極的其他導電材料之導孔)暴露的問題。再者，根據實施例，如果上方導電層14的製作過程中有發生位置偏移(alignment/landing shift)，則實施例之
TMO側壁氧化物134和間隙壁135的形成(ex：間隙壁135鄰近TMO層132之側壁且覆蓋TMO側壁氧化物134和頂電極133之側壁133b)可以避免記憶體結構中的頂電極與底電極之間的不當橋接(TE-BE bridge)以及TMO的損壞。
請參照第3圖，其簡繪本揭露第二實施例之一具記憶體結構的半導體元件之示意圖。第二實施例與第一實施例中相同和/或相似元件係沿用相同和/或相似標號，且相同元件/層的構型與製法在此不再贅述。第二實施例與第一實施例之半導體元件相同，除了第二實施例省略了頂電極133上方的帽蓋電極138的製作。第二實施例中，位於記憶體結構13上面的上方導電層14(ex：內部填充導電材料例如銅的一上方接觸孔)直接接觸記憶體結構的頂電極133。再者，第二實施例中不以化學機械研磨(CMP)來移除部分介電層112，因此銅金屬雙鑲嵌(DD)形成於介電層112中。
第4圖係簡繪本揭露第三實施例之一具記憶體結構的半導體元件之示意圖。第三實施例與第一實施例中相同和/或相似元件係沿用相同和/或相似標號，且相同元件/層的構型與製法在此不再贅述。第三實施例與第一實施例之半導體元件相同，除了下方導電層12中的填充材料不同。第一實施例中，位於記憶體結構13下面的下方導電層12係為一下方接觸孔其內部填充的材料與底電極131的材料不同。但本揭露並不僅限於此。第三實
施例中，填充在下方接觸孔中的導電材料係與底電極131的材料相同。
第5圖係簡繪本揭露第四實施例之一具記憶體結構的半導體元件之示意圖。第四實施例與第二實施例中相同和/或相似元件係沿用相同和/或相似標號，且相同元件/層的構型與製法在此不再贅述。請同時參照第3圖。第四實施例與第二實施例之半導體元件相同，除了下方導電層12的填充材料不同。第二實施例中，位於記憶體結構13下面的下方導電層12係為一下方接觸孔且內部填充的材料(例如銅)與底電極131的材料不同。但本揭露並不僅限於此。第四實施例中，下方接觸孔(i.e.下方導電層12)的導電材料係與底電極131的材料相同。在第二和四實施例中，沒有帽蓋電極138形成於頂電極133上方，因此上方導電層14直接接觸記憶體結構13的頂電極133。再者，第四實施例中不以化學機械研磨(CMP)來移除部分介電層112，因此銅金屬雙鑲嵌(DD)形成於介電層112中。
綜合上述，實施例之半導體元件具有許多優點，對於應用實施例之記憶體結構的半導體元件，底電極131之寬度WBE大於頂電極133之寬度WTE，因此可解決下方導電層12可能暴露出來的問題(下方導電層12例如是連接記憶體結構之底電極的接觸孔，其材料會被製程中所使用的蝕刻劑所腐蝕)。再者，根據實施例，如果上方導電層14的製作過程中有位置偏移
(alignment/landing shift)的情況發生，則TMO側壁氧化物134和間隙壁135的形成(ex：間隙壁135鄰近TMO層132之側壁且覆蓋TMO側壁氧化物134和頂電極133之側壁133b)可以避免記憶體結構中的頂電極與底電極之間的不當橋接(TE-BE bridge)以及TMO的損壞。因此，實施例所提出之結構的確可有效增進半導體元件的電子特性與操作表現。再者，實施例之記憶體結構的製法係與現有半導體元件的製程相容，因此亦十分適合量產。
其他實施例，例如半導體元件的已知構件有不同的設置與排列等，亦可能可以應用，係視應用時之實際需求與條件而可作適當的調整或變化。因此，說明書與圖式中所示之結構僅作說明之用，並非用以限制本揭露欲保護之範圍。另外，相關技藝者當知，實施例中構成部件的形狀和位置亦並不限於圖示所繪之態樣，亦是根據實際應用時之需求和/或製造步驟在不悖離本揭露之精神的情況下而可作相應調整。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
A1‧‧‧第一區域
A2‧‧‧第二區域
10‧‧‧基板
111‧‧‧絕緣層
112’‧‧‧介電層
110、113‧‧‧IMD層
12‧‧‧下方導電層
13‧‧‧記憶體結構
131‧‧‧底電極
131a‧‧‧底電極之上表面
131b‧‧‧底電極之側壁
132‧‧‧過渡金屬氧化物(TMO)層
132b‧‧‧TMO層之側壁
133‧‧‧頂電極
133b‧‧‧頂電極之側壁
134‧‧‧TMO側壁氧化物
134b‧‧‧側壁氧化物之外側壁
135‧‧‧間隙壁
135a‧‧‧間隙壁之上表面
135c‧‧‧間隙壁之底表面
138‧‧‧帽蓋電極
14‧‧‧上方導電層
V3‧‧‧第三接觸孔
M3‧‧‧第三金屬線
M4‧‧‧第四金屬線
WBE‧‧‧底電極之寬度
WCE‧‧‧帽蓋電極之寬度
WS‧‧‧間隙壁之寬度
WTMO‧‧‧TMO層之寬度
WTE‧‧‧頂電極之寬度
Claims (24)
- 一種半導體元件，包括：一下方導電層(lower conducting layer)，形成於一基板上；一記憶體結構(memory cell structure)，形成於該下方導電層上，且該記憶體結構包括：一底電極(bottom electrode)，形成於該下方導電層上且電性連接該下方導電層；一過渡金屬氧化物(transitional metal oxide，TMO)層，形成於該底電極上；一TMO側壁氧化物(TMO sidewall oxides)，形成於該TMO層之側壁上及形成於該底電極上，其中該TMO側壁氧化物之底表面係形成於該底電極之一上表面上且直接接觸該底電極之該上表面；一頂電極(top electrode)，形成於該TMO層上；以及間隙壁(spacers)，形成於該底電極上；和一上方導電層(upper conducting layer)，形成於該頂電極上且電性連接該頂電極。
- 如申請專利範圍第1項所述之半導體元件，其中前述間隙壁係鄰近該TMO層之所述側壁，且覆蓋該TMO側壁氧化物和該頂電極之側壁。
- 如申請專利範圍第2項所述之半導體元件，其中該TMO側壁氧化物之外側壁(outer walls)係實質上對齊該頂電極之所述側壁。
- 如申請專利範圍第1項所述之半導體元件，其中前述間隙 壁之底表面係形成於該底電極之該上表面上且直接接觸該底電極之該上表面。
- 如申請專利範圍第1項所述之半導體元件，其中形成於該底電極上的前述間隙壁係暴露出該底電極之側壁。
- 如申請專利範圍第1項所述之半導體元件，其中該TMO層之寬度係小於該頂電極之寬度。
- 如申請專利範圍第1項所述之半導體元件，其中該底電極之寬度係大於該頂電極之寬度。
- 如申請專利範圍第1項所述之半導體元件，其中該底電極之寬度係大於該TMO層之寬度。
- 如申請專利範圍第1項所述之半導體元件，其中該記憶體結構更包括：一帽蓋電極(capping electrode)形成於該頂電極上並直接接觸該頂電極，其中該上方導電層係形成於該帽蓋電極上方且電性連接該帽蓋電極。
- 如申請專利範圍第9項所述之半導體元件，其中該帽蓋電極之寬度係大於該頂電極之寬度。
- 如申請專利範圍第9項所述之半導體元件，其中該帽蓋電極覆蓋前述間隙壁之上表面。
- 如申請專利範圍第9項所述之半導體元件，其中該帽蓋電極之寬度係等於該底電極之寬度。
- 如申請專利範圍第1項所述之半導體元件，其中該下方導電層係為一下方接觸孔(lower contact via)連接至一下方金屬線 層(lower metal line layer)，且該下方接觸孔係填充有一導電材料。
- 如申請專利範圍第13項所述之半導體元件，其中該下方接觸孔內之該導電材料係不同於該底電極之材料。
- 如申請專利範圍第13項所述之半導體元件，其中該下方接觸孔內之該導電材料係與該底電極之材料相同。
- 如申請專利範圍第1項所述之半導體元件，其中該上方導電層係為一上方接觸孔(upper contact via)連接至一上方金屬線層(upper metal line layer)。
- 如申請專利範圍第1項所述之半導體元件，其中該上方導電層係為一上方金屬線層。
- 一種半導體元件，包括：一下方導電層(lower conducting layer)，形成於一基板上；一記憶體結構(memory cell structure)，形成於該下方導電層上，且該記憶體結構包括：一底電極(bottom electrode)，形成於該下方導電層上且電性連接該下方導電層；一過渡金屬氧化物(transitional metal oxide，TMO)層，形成於該底電極上；一頂電極(top electrode)，形成於該TMO層上；以及間隙壁(spacers)，形成於該底電極上，其中前述間隙壁之底表面係形成於該底電極之一上表面上且直接接觸該底電極之該上表面；和一上方導電層(upper conducting layer)，形成於該頂電極上且電性連接該頂電極。
- 如申請專利範圍第18項所述之半導體元件，其中形成於該底電極上之前述間隙壁係暴露出該底電極之側壁。
- 如申請專利範圍第18項所述之半導體元件，其中該記憶體結構更包括：一TMO側壁氧化物(TMO sidewall oxides)，形成於該TMO層之側壁上，其中前述間隙壁係鄰近該TMO層之所述側壁，且覆蓋該TMO側壁氧化物和該頂電極之側壁。
- 如申請專利範圍第18項所述之半導體元件，其中該底電極之寬度係大於該TMO層之寬度亦大於該頂電極之寬度。
- 如申請專利範圍第18項所述之半導體元件，其中該記憶體結構更包括：一帽蓋電極(capping electrode)形成於該頂電極上並直接接觸該頂電極，其中該上方導電層係形成於該帽蓋電極上方且電性連接該帽蓋電極。
- 如申請專利範圍第22項所述之半導體元件，其中該帽蓋電極之寬度係大於該頂電極之寬度。
- 如申請專利範圍第22項所述之半導體元件，其中該帽蓋電極覆蓋前述間隙壁之上表面。
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