TWI681361B - 應用程式處理器、系統以及資料處理系統 - Google Patents

Abstract

本發明提供一種應用程式處理器，其包含可重組硬體縮 放器，所述可重組硬體縮放器包含經組態以分別執行不同縮放技術的專用電路以及經組態以由所述專用電路共用的共用電路。所述不同縮放技術中的一者是藉由所述專用電路中的一者及所述共用電路執行。

Description

應用程式處理器、系統以及資料處理系統 【相關申請案】

本申請案根據美國專利法35 U.S.C.§ 119(a)主張2014年9月22日申請的韓國專利申請案第10-2014-0125793號的優先權，其揭露內容特此以全文引用的方式併入。

所揭露的標的物的實施例是關於積體電路(Integrated circuit；IC)，且更明確而言是關於包含可重組硬體縮放器的應用程式處理器以及包含應用程式處理器的裝置。

一般而言，行動通信裝置的高清晰度顯示器(例如，可顯示超高清晰度(ultra high-definition；UHD)影像(諸如，2160p、4320p等)的高清晰度顯示器)是由行動應用程式處理器(application processor；AP)支援。行動AP常常經組態以整體或部分地處理高清晰度影像。

往往，行動AP包含經組態以將影像或視訊信號自一顯示解析度轉換成另一顯示解析度的縮放器。隨著所需解析度增加(例 如，自標準增加至超高清晰度或超出超高清晰度)，與縮放器相關聯的縮放比增加。隨著縮放比增加，所得經縮放影像的品質大體增加。

通常，在製造包含縮放器(經設計以執行特定縮放技術)的積體電路後，改變縮放器及由縮放器用以處理影像的技術是不可能的。因此，硬體縮放器不能利用在IC初始製造之後開發的新的縮放技術。

根據所揭露的標的物的一些實施例，提供一種包含可重組硬體縮放器的應用程式處理器。可重組硬體縮放器包含經組態以分別執行不同縮放技術的專用電路以及經組態以藉由專用電路共用的共用電路。不同縮放技術中的一者可藉由專用電路中的一者及共用電路執行。

專用電路中的每一者可包含各經組態以產生對應於不同縮放技術中的一者的係數的第一係數計算器。共用電路可包含經組態以使用第一係數垂直地縮放第一像素並輸出經垂直縮放像素的第一計算電路，所述第一係數是藉由選自所述第一係數計算器當中的第一係數計算器產生。專用電路中的每一者可進一步包含各經組態以產生對應於不同縮放技術中的一者的係數的第二係數計算器。共用電路可進一步包含經組態以使用第二係數水平地縮放經垂直縮放像素並輸出經水平縮放像素的第二計算電路，所述第二係數是藉由選自所述第二係數計算器當中的第二係數計算器 產生。

共用電路可進一步包含經組態以分析與第一像素有關的第二像素的圖案並根據分析結果產生用於選擇第一係數計算器及第二係數計算器的選擇信號的分析器。第二像素可為對應於線的像素或對應於所述線的像素中的一些。

應用程式處理器可進一步包含經組態以儲存關於待被分析的像素的數目的資料的資料儲存裝置。共用電路可進一步包含經組態以儲存對應於線的第一像素的線記憶體。分析器可基於資料將儲存於線記憶體中的第一像素或第一像素中的一些選擇為第二像素，分析第二像素的圖案，並根據分析結果產生選擇信號。

應用程式處理器可進一步包含經組態以儲存關於可用於可重組硬體縮放器的縮放技術的類型的資料的資料儲存裝置。分析器可讀取資料並基於資料及分析結果產生用於選擇第一係數計算器及第二係數計算器的選擇信號。應用程式處理器可進一步包含經組態以產生垂直縮放係數及水平縮放係數的中央處理單元(central processing unit；CPU)以及經組態以儲存由CPU產生的垂直縮放係數及水平縮放係數的資料儲存裝置。

第一計算電路可使用垂直縮放係數而非第一係數來垂直地縮放第一像素並輸出經垂直縮放的像素。第二計算電路可使用水平縮放係數而非第二係數來水平地縮放經垂直縮放像素並輸出經水平縮放像素。第一像素的數目可不同於第一係數的數目且經垂直縮放像素的數目可不同於第二係數的數目。

根據所揭露的標的物的其他實施例，提供一種包含經組 態以儲存包含第一像素的影像的記憶體以及連接至所述記憶體的應用程式處理器的系統單晶片。應用程式處理器包含經組態以讀取來自記憶體的第一像素的DMA控制器以及可重組硬體縮放器。

可重組硬體縮放器可包含經組態以分別執行不同縮放技術的專用電路及經組態以藉由專用電路共用的共用電路。不同縮放技術中的一者可藉由專用電路中的一者及共用電路執行。

專用電路中的每一者可包含各經組態以產生對應於不同縮放技術中的一者的係數的第一係數計算器。共用電路可包含經組態以使用第一係數垂直地縮放第一像素並輸出經垂直縮放像素的第一計算電路，所述第一係數是藉由選自所述第一係數計算器當中的第一係數計算器產生。專用電路中的每一者可進一步包含各經組態以產生對應於不同縮放技術中的一者的係數的第二係數計算器。共用電路可進一步包含經組態以使用第二係數水平地縮放經垂直縮放像素並輸出經水平縮放像素的第二計算電路，所述第二係數是藉由選自所述第二係數計算器當中的第二係數計算器產生。

根據所揭露的標的物的另外實施例，提供一種包含系統單晶片及顯示器的資料處理系統。系統單晶片包含經組態以儲存包含第一像素的影像的記憶體以及連接至所述記憶體的應用程式處理器。應用程式處理器包含經組態以讀取來自記憶體的第一像素的DMA控制器以及可重組硬體縮放器。

可重組硬體縮放器包含經組態以分別執行不同縮放技術的專用電路及經組態以藉由專用電路共用的共用電路。不同縮放 技術中的一者可藉由專用電路中的一者及共用電路執行。

專用電路中的每一者可包含各經組態以產生對應於不同縮放技術中的一者的係數的第一係數計算器。共用電路可包含經組態以使用第一係數垂直地縮放第一像素並輸出經垂直縮放像素的第一計算電路，所述第一係數是藉由選自所述第一係數計算器當中的第一係數計算器產生。

專用電路中的每一者可進一步包含各經組態以產生對應於不同縮放技術中的一者的係數的第二係數計算器。共用電路可進一步包含經組態以使用第二係數水平地縮放經垂直縮放像素並輸出經水平縮放像素的第二計算電路，所述第二係數是藉由選自所述第二係數計算器當中的第二係數計算器產生。

100、100A、100B、100C、100D‧‧‧資料處理系統

101‧‧‧匯流排

110、110A、110B、110C、110D‧‧‧中央處理單元(CPU)

120‧‧‧直接記憶體存取(DMA)控制器

130‧‧‧資料儲存裝置

130-1‧‧‧第一特殊功能暫存器(SFR)

130-2‧‧‧第二特殊功能暫存器(SFR)

130-3‧‧‧第三特殊功能暫存器(SFR)

130-4‧‧‧第四特殊功能暫存器(SFR)

130A、130B、130C、130D‧‧‧資料儲存裝置

140‧‧‧縮放器

140A、140B、140C、140D‧‧‧硬體縮放器

141-2‧‧‧第一係數計算器

141-3‧‧‧第二係數計算器

141-4‧‧‧第三係數計算器

141-5‧‧‧第四係數計算器

141-1A、141-1B、141-1C‧‧‧第一控制電路

141-6A、141-6B、141-6C‧‧‧第一計算電路

141A、141B、141C‧‧‧垂直縮放器

143‧‧‧線記憶體

145A、145B、145C、145D‧‧‧分析器

147-2‧‧‧第一係數計算器

147-3‧‧‧第二係數計算器

147-4‧‧‧第三係數計算器

147-5‧‧‧第四係數計算器

147-1A、147-1B、147-1C‧‧‧第二控制電路

147-6A、147-6B、147-6C‧‧‧第二計算電路

147A、147B、147C‧‧‧水平縮放器

150‧‧‧顯示控制器

160‧‧‧相機介面

170‧‧‧使用者介面

200‧‧‧主機

300‧‧‧記憶體

410‧‧‧顯示器

420‧‧‧使用者輸入裝置

500‧‧‧相機

A1、A2‧‧‧對角線部分

AD1、AD2、AD3、AD4、AD5、AD6、AD7‧‧‧加法器

COEF1‧‧‧第一係數

COEF2‧‧‧第二係數

EN1、EN2‧‧‧啟用信號

HSP‧‧‧經水平縮放像素

IM‧‧‧影像

ISP‧‧‧像素

M1、M2、M3、M4、M5、M6、M7、M8‧‧‧乘法器

SEL‧‧‧選擇信號

VSP‧‧‧經垂直縮放像素

所揭露的標的物的以上以及其他特徵以及優點將藉由參照所附圖式詳細地描述其例示性實施例而變得更顯而易見，在所附圖式中：圖1為根據所揭露的標的物的一些實施例的資料處理系統的示意性方塊圖。

圖2為根據所揭露的標的物的一些實施例的硬體縮放器及資料儲存裝置的方塊圖。

圖3為儲存於圖2中所說明的第一資料儲存裝置中的資料的實施例的圖。

圖4為儲存於圖2中所說明的第二資料儲存裝置中的資料的 實施例的圖。

圖5為根據所揭露的標的物的一些實施例的儲存於圖2中所說明的線記憶體中的影像的實施例的圖。

圖6為圖2中所說明的垂直縮放器及水平縮放器的實施例的詳細方塊圖。

圖7為圖6中所說明的計算電路的實施例的概念圖。

圖8為根據所揭露的標的物的一些實施例的藉由圖6中所說明的係數計算器產生的係數的實施例的圖。

圖9為根據所揭露的標的物的一些實施例的資料處理系統的操作的實施例的流程圖。

圖10為根據所揭露的標的物的其他實施例的硬體縮放器及資料儲存裝置的實施例的方塊圖。

圖11為儲存於圖10中所說明的第三資料儲存裝置中的資料的實施例的圖。

圖12為根據所揭露的標的物的再其他實施例的硬體縮放器及資料儲存裝置的實施例的方塊圖。

圖13為圖12中所說明的垂直縮放器及水平縮放器的實施例的詳細方塊圖。

圖14為根據所揭露的標的物的另外實施例的硬體縮放器及資料儲存裝置的實施例的方塊圖。

圖15為圖14中所說明的垂直縮放器及水平縮放器的實施例的詳細方塊圖。

現在將參照附圖在下文更加完整地描述所揭露的標的物，在所述附圖中展示了本發明的實施例。然而，本發明可以許多不同形式體現且不應被解釋為限於本文中所陳述的實施例。確切而言，提供此等實施例以使得本揭露將是透徹且完整的，且將把本發明的範疇完整地傳達給本領域具有通常知識者。在圖式中，為了清晰起見，可誇示層以及區域的大小以及相對大小。相同編號始終指相同元件。

應理解的是，當元件被稱作「連接」或「耦接」至另一元件時，其可直接連接或耦接至另一元件或者可存在介入元件。與此對比，當元件被稱作「直接連接」或「直接耦接」至另一元件時，不存在任何介入元件。如本文所使用，術語「及/或」包含相關聯所列項目中的一或多者的任何及所有組合，且可被縮寫為「/」。

應理解的是，儘管術語第一、第二等可在本文中用以描述各種元件，但此等元件不應受此等術語限制。此等術語僅用於將一個元件與另一個元件區分開來。舉例而言，在不背離本發明的教示的情況下，第一信號可被稱為第二信號，且類似地，第二信號可被稱為第一信號。

本文中所使用的術語僅用於描述特定實施例的目的，且並不意欲限制本發明。如本文中所使用，單數形式「一」以及「所述」意欲亦包含複數形式，除非上下文另有清晰指示。應進一步理解，術語「包括」或「包含」在於此說明書中使用時指定所陳述特徵、區域、整體、步驟、操作、元件及/或組件的存在，且並 不排除一或多個其他特徵、區域、整體、步驟、操作、元件、組件及/或其群組的存在或添加。

除非另有界定，否則本文使用的全部術語(包含技術及科學術語)的意義與本領域具有通常知識者通常理解的意義相同。應進一步理解的是，諸如在普通使用的詞典中所定義的術語的術語應解譯為具有與其在相關技術及/或本申請案的情況下的意義一致的意義，且不應按理想化或過於形式化的意義來解譯，除非本文中明確地如此定義。

圖1為根據所揭露的標的物的一些實施例的資料處理系統100的示意性方塊圖。參照圖1，資料處理系統100可包含主機200、記憶體300、顯示器410以及相機500。舉例而言，記憶體300及/或相機500可充當待由縮放器140處理的影像的源。

資料處理系統100可包含個人電腦(personal computer；PC)、桌上型電腦、膝上型電腦、工作站電腦或攜帶型計算裝置。攜帶型計算裝置可為蜂巢式電話、智慧型手機、平板PC、個人數位助理(personal digital assistant；PDA)、企業數位助理(enterprise digital assistant；EDA)、數位靜態相機、數位視訊攝影機、攜帶型多媒體播放器(portable multimedia player；PMP)、多媒體裝置、個人導航裝置或攜帶型導航裝置(portable navigation device；PND)、手持型遊戲主機、行動網際網路裝置(mobile internet device；MID)、可穿戴式裝置(或可穿戴式電腦)、物聯網(internet of things；IoT)裝置、萬聯網(internet of everything；IoE)裝置、無人駕駛飛機或電子書。應理解上述僅為幾個說明性實例，所揭 露的標的物並不限於此。

主機200可實施於積體電路(IC)、母板、系統單晶片(system on chip；SoC)、應用程式處理器(AP)或行動AP中。當主機200實施於SoC中時，主機200及記憶體300可整合至SoC中。在所說明的實施例中，主機200可經實施為AP或行動AP。

主機200可包含以下各者中的一或多者：中央處理單元(CPU)110、直接記憶體存取(direct memory access；DMA)控制器120、資料儲存裝置130、縮放器140、顯示控制器150、相機介面160及/或使用者介面170。主機200亦可包含可接收自其他裝置傳輸的影像及/或視訊的數據機或網路介面(未圖示)。在此實施例中，自數據機網路介面輸出的影像可經由記憶體300而傳輸至縮放器140，直接傳輸至縮放器140，或經由另一路徑傳輸至縮放器140。

CPU 110可經由至少一個匯流排101及/或至少一個直接通信路徑控制組件120、130、140、150、160以及170。DMA控制器120可根據CPU 110的控制而讀取或提取待由縮放器140處理的影像。在一些實施例中，DMA控制器120可允許縮放器140獨立於CPU 110而存取記憶體300。

CPU 110可將用於縮放器140的操作的資料儲存於資料儲存裝置130中。資料儲存裝置130可包含暫存器(例如，特殊功能暫存器(special function register；SFR)、正反器、靜態隨機存取記憶體(static random access memory；SRAM)等)。舉例而言，CPU 110可基於經由使用者介面170傳輸的使用者資料(或 使用者輸入)將用於縮放器140的操作的資料儲存於資料儲存裝置130中。

縮放器140可包含可視待處理像素的圖案而支援多種不同縮放技術或方案中的一者的可重組硬體縮放器。在所說明的實施例中，包含於影像(或影像資料、靜態影像資料、移動影像資料、立體資料等)中的像素可包含呈RGB資料格式、呈YUV資料格式或呈YCbCr資料格式的資料。應理解上述僅為幾個說明性實例，所揭露的標的物並不限於此。

在各種實施例中，縮放器140(其動態可重組，以便支援多種不同縮放技術中的一者)可使用多種不同縮放技術中的一者垂直地及/或水平地縮放像素。縮放器140可輸出經垂直及/或水平縮放的像素。因此，可重組的縮放器140可包含共同執行不同縮放技術中的每一者的共用電路及/或獨佔地執行各別縮放技術中的每一者的一或多個專用電路。

顯示控制器150可傳輸對應於經縮放像素的影像至顯示器410。顯示控制器150亦可傳輸由相機介面160處理的影像至顯示器410。相機介面160可接收來自相機500的資料並處理所述資料。舉例而言，相機介面160可使用相機串列介面(camera serial interface；CSI)接收資料。應理解上述僅為所揭露的標的物並不限於的一個說明性實例。

使用者介面170可處理自使用者輸入裝置420接收的使用者資料(或使用者輸入)並可傳輸經處理資料至匯流排101。在一些實施例中，使用者輸入裝置420可經實施為(例如)觸控式 螢幕面板或語音辨識裝置。應理解上述僅為幾個說明性實例，所揭露的標的物並不限於此。

記憶體300可包含揮發性記憶體、非揮發性記憶體或其組合。揮發性記憶體可包含隨機存取記憶體(random access memory；RAM)、動態RAM(dynamic RAM；DRAM)或靜態RAM(static RAM；SRAM)。非揮發性記憶體可包含電可抹除可程式化唯讀記憶體(electrically erasable programmable read-only memory；EEPROM)、快閃記憶體、磁性RAM(magnetic RAM；MRAM)、自旋轉移力矩MRAM、鐵電RAM(ferroelectric RAM；FeRAM)、相變RAM(phase-change RAM；PRAM)或電阻性RAM(resistive RAM；RRAM)。記憶體300可經實施為硬碟機(hard disk drive；HDD)、智慧型卡、安全數位(secure digital；SD)卡、多媒體卡(multimedia card；MMC)、嵌入式MMC(embedded MMC；eMMC)、完美分頁NAND(perfect page NAND；PPN)、通用快閃記憶體儲存器(universal flash storage；UFS)、固態磁碟機(solid state drive；SSD)或嵌入式SSD(embedded SSD；eSSD)。應理解上述僅為幾個說明性實例，所揭露的標的物並不限於此。

顯示器410可在顯示控制器150的控制下顯示影像。顯示器410可包含平板顯示器，諸如薄膜電晶體液晶顯示器(thin film transistor-liquid crystal display；TFT-LCD)、發光二極體(light emitting diode；LED)顯示器、有機LED(organic LED；OLED)顯示器、主動矩陣OLED(active matrix OLED；AMOLED)顯示器、可撓性顯示器或透明顯示器。應理解上述僅為幾個說明性實 例，所揭露的標的物並不限於此。

在各種實施例中，相機500可經實施為包含互補金屬氧化物半導體(complementary metal-oxide semiconductor；CMOS)影像感測器的相機模組。應理解上述僅為所揭露的標的物並不限於的一個說明性實例。

圖2為根據所揭露的標的物的一些實施例的硬體縮放器140A及資料儲存裝置130A的方塊圖。

參照圖2，硬體縮放器140A可包含垂直縮放器141A、線記憶體143、分析器145A以及水平縮放器147A。為了便於描述，圖2中連同硬體縮放器140A一起說明CPU 110A、DMA控制器120以及記憶體300。CPU 110A為圖1中所說明的CPU 110的實例，資料儲存裝置130A為圖1中所說明的資料儲存裝置130的實例，且硬體縮放器140A為圖1中所說明的縮放器140的實例。

在各種實施例中，垂直縮放器141A的一部分可用作共用電路且垂直縮放器141A的剩餘部分可用作專用電路。在一些實施例中，線記憶體143及分析器145A可用作共用電路。

資料儲存裝置130A可包含第一資料儲存裝置130-1及第二資料儲存裝置130-2。第一資料儲存裝置130-1可經實施為第一SFR 130-1且第二資料儲存裝置130-2可經實施為第二SFR 130-2。應理解上述僅為所揭露的標的物並不限於的一個說明性實例。

CPU 110A可將關於可由硬體縮放器140A採用的多種縮放技術(或縮放技術的類型)的資料儲存於第一SFR 130-1中。 另外，CPU 110A可將指示硬體縮放器140A是用於或操作於適應性改變模式中抑或是操作於不改變模式中的資料儲存於第二SFR 130-2中。在各種其他實施例中，CPU 110A可經由其他儲存媒體儲存資料。

圖3為儲存於圖2中所說明的第一SFR 130-1中的資料的圖。圖4為儲存於圖2中所說明的第二SFR 130-2中的資料的圖。舉例而言，當藉由CPU 110A在第二SFR 130-2中設定的資料(藉由圖4說明)為「0」時，分析器145A可輸出指導(或指示)縮放器141A及147A使用對應於第一SFR 130-1中設定的資料(藉由圖3說明)的縮放技術的選擇信號(selection signal；SEL)。在各種實施例中，選擇信號SEL可包含一或多個信號或位元。

在所說明的實施例中，硬體縮放器140A可經組態以採用四種可能縮放技術(例如，技術1、技術2、技術3、技術4等)中的一者。CPU 110A可判定哪種技術將被採用或使用於縮放。CPU 110A可將此判定儲存於第一SFR 130-1中，如藉由圖3所說明。同樣，CPU 110A可經由第二SFR 130-2指示待採用的固定技術中的一者。

在另一實施例中，可採用適應性技術(例如，為1的SFR 130-2值)。以下更詳細地描述此適應性技術。

圖6為圖2中所說明的垂直縮放器141A及水平縮放器147A的詳細方塊圖。為便於描述，假定四種類型資料可儲存於第一SFR 130-1中，垂直縮放器141A可包含四個係數計算器141-2至141-5，且水平縮放器147A可包含圖3及圖4中所說明的實施 例中的四個係數計算器147-2至147-5。然而，所揭露的標的物並不受限於可儲存於第一SFR 130-1中的資料的類型、包含於垂直縮放器141A中的係數計算器的數目及/或包含於水平縮放器147A中的係數計算器的數目。

係數計算器141-2及147-2、141-3及147-3、141-4及147-4以及141-5及147-5的對中的每一對可用作用於執行對應技術的專用電路。舉例而言，當儲存於第一SFR 130-1中的資料為「00」且儲存於第二SFR 130-2中的資料為「0」時，縮放器141A及147A使用藉由圖6中所說明的第一係數計算器141-2及147-2產生的係數垂直地及水平地縮放像素。在此實施例中，硬體縮放器140A在單一圖框期間使用第一縮放技術垂直地及水平地縮放像素。第一係數計算器141-2及147-2可形成用以執行第一縮放技術的專用電路。

在所說明的實施例中，當儲存於第一SFR 130-1中的資料為「01」且儲存於第二SFR 130-2中的資料為「0」時，縮放器141A及147A使用藉由圖6中所說明的第二係數計算器141-3及147-3產生的係數垂直地及水平地縮放像素。在此實施例中，硬體縮放器140A在單一圖框期間使用第二縮放技術垂直地及水平地縮放像素。第二係數計算器141-3及147-3可形成用以執行第二縮放技術的專用電路。

在所說明的實施例中，當儲存於第一SFR 130-1中的資料為「10」且儲存於第二SFR 130-2中的資料為「0」時，縮放器141A及147A使用藉由圖6中所說明的第三係數計算器141-4及 147-4產生的係數垂直地及水平地縮放像素。在此實施例中，硬體縮放器140A在單一圖框期間使用第三縮放技術垂直地及水平地縮放像素。第三係數計算器141-4及147-4可形成用以執行第三縮放技術的專用電路。

在所說明的實施例中，當儲存於第一SFR 130-1中的資料為「11」且儲存於第二SFR 130-2中的資料為「0」時，縮放器141A及147A使用藉由圖6中所說明的第四係數計算器141-5及147-5產生的係數垂直地及水平地縮放像素。在此實施例中，硬體縮放器140A在單一圖框期間使用第四縮放技術垂直地及水平地縮放像素。第四係數計算器141-5及147-5可形成用以執行第四縮放技術的專用電路。如上文所描述，當儲存於第二SFR 130-2中的資料為「0」時，用作共用電路的分析器145A不分析儲存於線記憶體143中的像素的圖案。

然而，當儲存於第二SFR 130-2中的資料為「1」時，分析器145A分析儲存於線記憶體143中的像素的圖案並根據分析結果產生選擇信號SEL。舉例而言，當儲存於第一SFR 130-1中的資料為「00」、「01」、「10」以及「11」且儲存於第二SFR 130-2中的資料為「1」時，分析器145A分析儲存於線記憶體143中的像素的圖案並根據分析結果產生選擇信號SEL。因此，縮放器141A及147A中的每一者基於選擇信號SEL在四個係數計算器141-2至141-5或147-2至147-5當中選擇一者。

下文中，將假設儲存於第一SFR 130-1中的資料等於「00」、「01」、「10」或「11」且儲存於第二SFR 130-2中的資料為 「1」，參照圖1、圖2、圖3、圖4、圖5、圖6以及圖7詳細地描述資料處理系統100的部分100A的操作。雖然本文中實例論述2位元或4種技術的第一SFR 130-1，但應理解上述僅為幾個說明性實例，所揭露的標的物不限於此。

參照圖2，DMA控制器120可讀取來自記憶體300的影像IM，將影像IM儲存於內部緩衝器(或記憶體)中，並傳輸待由硬體縮放器140A處理的像素ISP。替代性地，DMA控制器120可讀取來自記憶體300的影像IM並傳輸對應於影像IM的像素ISP至硬體縮放器140A。在各種實施例中，DMA控制器120可在運行中或根據硬體縮放器140A的需要而傳輸對應於影像IM的像素ISP至硬體縮放器140A。

在所說明的實施例中，垂直縮放器141A傳輸像素ISP至線記憶體143。在一個實施例中，藉由圖6所說明，包含於垂直縮放器141A中的第一控制電路141-1A可傳輸像素ISP至線記憶體143。

線記憶體143可儲存對應於多個線的像素。分析器145A基於儲存於第一SFR 130-1中的資料及儲存於第二SFR 130-2中的資料判定是否分析儲存於線記憶體143中的像素的圖案。

由於根據上文所描述的假設，儲存於第二SFR 130-2中的資料為「1」，因此分析器145A分析儲存於線記憶體143中的像素的圖案。分析器145A基於分析結果及儲存於第一SFR 130-1中的資料產生選擇信號SEL。

舉例而言，當像素的圖案經分析為第一圖案時且若用於 第一係數計算器141-2(其執行對應於第一圖案的第一縮放技術)的使用(或利用)資料經設定於第一SFR 130-1中；則分析器145A產生指導啟用第一係數計算器141-2的選擇信號SEL。

若像素的圖案經分析為不同於第一圖案的第二圖案且當用於第二係數計算器141-3(其執行對應於第二圖案的第二縮放技術)的使用(或利用)資料經設定於第一SFR 130-1中時；則分析器145A產生指導啟用第二係數計算器141-3的選擇信號SEL。

若像素的圖案經分析為不同於第二圖案的第三圖案且當用於第三係數計算器141-4(其執行對應於第三圖案的第三縮放技術)的使用資料經設定於第一SFR 130-1中時；則分析器145A產生指導啟用第三係數計算器141-4的選擇信號SEL。

若像素的圖案經分析為不同於第三圖案的第四圖案且當用於第四係數計算器141-5(其執行對應於第四圖案的第四縮放技術)的使用資料經設定於第一SFR 130-1中時；則分析器145A產生指導啟用第四係數計算器141-5的選擇信號SEL。

在一些實施例中，若分析器145A輸出指導第一控制電路141-1A啟用第一係數計算器141-2的選擇信號SEL，則第一控制電路141-1A讀取來自線記憶體143的像素ISP並傳輸像素ISP至第一計算電路141-6A。在此實施例中，電路141-1A及141-6A兩者可通常在各種技術之間共用。

第一控制電路141-1A傳輸啟用信號EN1至係數計算器141-2至141-5。在一個實施例中，啟用信號EN1可指示僅待啟用第一係數計算器141-2。因此，可停用係數計算器141-3至141-5。 所啟用第一係數計算器141-2可產生用於第一縮放技術的係數C1至C8。第一計算電路141-6A接收像素ISP及係數C1至C8，使用係數C1至C8垂直地縮放像素ISP，並傳輸經垂直縮放像素VSP至水平縮放器147A。

分析器145A可接著輸出選擇信號SEL至第二控制電路147-1A。此選擇信號SEL可啟用第一係數計算器147-2。第二控制電路147-1A可傳輸經垂直縮放像素VSP至第二計算電路147-6A。再次，電路147-1A及147-6A兩者可用作共用電路。

第二控制電路147-1A傳輸啟用信號EN2至係數計算器147-2至147-5。在所說明的實施例中，啟用信號EN2可啟用第一係數計算器147-2。因此，可僅啟用在係數計算器147-2至147-5當中的第一係數計算器147-2。在此實施例中，第一係數計算器147-2產生用於第一縮放技術的係數C1至C8。第二計算電路147-6A接收經垂直縮放像素VSP及係數C1至C8，使用係數C1至C8水平地縮放經垂直縮放像素VSP，並傳輸經水平縮放像素HSP。

圖7為圖6中所說明的第一計算電路141-6A的概念圖。假定第一計算電路141-6A為8分接頭濾波器，如圖7中所示。第一計算電路141-6A包含八個乘法器M1至M8及七個加法器AD1至AD7。圖7中所說明的第一計算電路141-6A僅為實例且所揭露的標的物不受限於此實例。

圖8為根據所揭露的標的物的一些實施例的藉由圖6中所說明的係數計算器141-2至141-5產生的係數C1至C8的圖。 假定第一係數計算器141-2產生用於第一縮放技術的八個係數C1至C8，第二係數計算器141-3產生用於第二縮放技術的四個係數C1、C3、C5以及C7，第三係數計算器141-4產生用於第三縮放技術的四個係數C1至C4，且第四係數計算器141-5產生用於第四縮放技術的四個係數C5至C8。另外，假定第二係數計算器141-3產生預設判定的四個係數C2、C4、C6以及C8，第三係數計算器141-4產生預設判定的四個係數C5至C8，且第四係數計算器141-5產生預設判定的四個係數C1至C4。應理解上述僅為幾個說明性實例，所揭露的標的物並不限於此。

儘管第二計算電路147-6A的結構及操作可與第一計算電路141-6A的彼等結構及操作相同或不同，但為了便於描述，假定第二計算電路147-6A的結構及操作與第一計算電路141-6A的彼等結構及操作實質上相同。

儘管第一係數計算器147-2的結構及操作可與對應第一係數計算器141-2的彼等結構及操作相同或不同，但為了便於描述，假定第一係數計算器147-2的結構及操作與第一係數計算器141-2的彼等結構及操作實質上相同。儘管第二係數計算器147-3的結構及操作可與對應第二係數計算器141-3的彼等結構及操作相同或不同，但為了便於描述，假定第二係數計算器147-3的結構及操作與第二係數計算器141-3的彼等結構及操作實質上相同。儘管第三係數計算器147-4的結構及操作可與對應第三係數計算器141-4的彼等結構及操作相同或不同，但為了便於描述，假定第三係數計算器147-4的結構及操作與第三係數計算器141-4 的彼等結構及操作操作實質上相同。儘管第四係數計算器147-5的結構及操作可與對應第四係數計算器141-5的彼等結構及操作相同或不同，但為了便於描述，假定第四係數計算器147-5的結構及操作與第四係數計算器141-5的彼等結構及操作操作實質上相同。

在一些實施例中，控制電路141-1A及147-1A以及計算電路141-6A及147-6A可包含於共用電路中。可視所選擇縮放技術而不使用包含於計算電路141-6A以及147-6A中的每一者中的組件M1至M8以及AD1至AD7中的至少一些。

第一係數計算器141-2及147-2包含於用於執行第一縮放技術的第一專用電路中。第二係數計算器141-3及147-3包含於用於執行第二縮放技術的第二專用電路中。第三係數計算器141-4及147-4包含於用於執行第三縮放技術的第三專用電路中。第四係數計算器141-5及147-5包含於用於執行第四縮放技術的第四專用電路中。

在其他實施例中，當分析器145A輸出指導啟用第四係數計算器141-5的選擇信號SEL至第一控制電路141-1A時，第一控制電路141-1A讀取來自線記憶體143的像素ISP並傳輸像素ISP至第一計算電路141-6A。

第一控制電路141-1A傳輸啟用信號EN1至係數計算器141-2至141-5。然而，在此實施例中，啟用信號EN1指示待啟用第四係數計算器141-5。因此，第四係數計算器141-5產生用於第四縮放技術的係數C5至C8。第一計算電路141-6A接收像素ISP 及係數C5至C8，使用係數C5至C8垂直地縮放像素ISP，並傳輸經垂直縮放像素VSP至水平縮放器147A。

當分析器145A輸出指導啟用第四係數計算器147-5的選擇信號SEL至第二控制電路147-1A時，第二控制電路147-1A傳輸經垂直縮放像素VSP至第二計算電路147-6A。

第二控制電路147-1A傳輸啟用信號EN2至係數計算器147-2至147-5。因此，僅啟用第四係數計算器147-5。第四係數計算器147-5產生用於第四縮放技術的係數C5至C8。第二計算電路147-6A接收經垂直縮放像素VSP及係數C5至C8，使用係數C5至C8水平地縮放經垂直縮放像素VSP，且傳輸經水平縮放像素HSP。

圖5為根據所揭露的標的物的一些實施例的儲存於圖2中所說明的線記憶體143中的影像的圖。為便於描述圖5中所說明的像素的圖案，假定第五縮放技術為雙立方縮放技術且第六縮放技術為多相濾波縮放技術。

雙立方縮放技術對於圖形資料展示令人滿意的效能。然而，雙立方縮放技術不對於視訊資料展示令人滿意效能，這是由於其不令人滿意地處理對角線部分。多相濾波縮放技術令人滿意地處理對角線部分但不適當處理邊界部分。多相濾波縮放技術對於視訊資料展示令人滿意的效能但不對於圖形資料展示令人滿意的效能。

如上文所描述，不同類型的縮放技術具有不同優點及缺點。因此，分析器145A可分析儲存於線記憶體143中的像素的圖 案並根據分析結果產生選擇信號SEL。

圖9為根據所揭露的標的物的一些實施例的資料處理系統100A的操作的流程圖。參照圖1至圖9，在操作S110中，資料處理系統100A中的CPU 110A設定第一與第二SFR 130-1及130-2中的資料。

在操作S112中，分析器145A讀取來自第一與第二SFR 130-1及130-2中的每一者的資料並基於儲存於第二SFR 130-2中的資料判定適應性改變或不改變。在各種實施例中，當如圖4中所示儲存於第二SFR 130-2中的資料為「0」時，分析器145A在不分析儲存於線記憶體143中的像素的圖案的情況下產生對應於儲存於第一SFR 130-1中的資料的選擇信號SEL。

在一些實施例中，當儲存於第二SFR 130-2中的資料為「0」且儲存於第一SFR 130-1中的資料為「00」時，分析器145A傳輸指導啟用第一係數計算器141-2及147-2的選擇信號SEL至控制電路141-1A及147-1A。控制電路141-1A及147-1A分別產生用於分別啟用第一係數計算器141-2及147-2的啟用信號EN1及EN2。

因此，垂直縮放器141A使用由第一係數計算器141-2產生的係數C1至C8垂直地縮放像素ISP。換句話說，垂直縮放器141A使用第一縮放技術垂直地縮放像素ISP。

水平縮放器147A使用由第一係數計算器147-2產生的係數C1至C8水平地縮放經垂直縮放像素VSP。換句話說，水平縮放器147A使用第一縮放技術水平地縮放經垂直縮放像素VSP。因 此，在操作S114中，硬體縮放器140A使用第一縮放技術垂直地縮放像素ISP並使用第一縮放技術水平地縮放經垂直縮放像素VSP。

在其他實施例中，當儲存於第二SFR 130-2中的資料為「0」且儲存於第一SFR 130-1中的資料為「10」時，分析器145A傳輸指導啟用第三係數計算器141-4及147-4的選擇信號SEL至控制電路141-1A及147-1A。控制電路141-1A及147-1A分別產生用於分別啟用第三係數計算器141-4及147-4的啟用信號EN1及EN2。

因此，垂直縮放器141A使用由第三係數計算器141-4產生的係數C1至C4垂直地縮放像素ISP。換句話說，垂直縮放器141A使用第三縮放技術垂直地縮放像素ISP。

水平縮放器147A使用由第三係數計算器147-4產生的係數C1至C4水平地縮放經垂直縮放像素VSP。換句話說，水平縮放器147A使用第三縮放技術水平地縮放經垂直縮放像素VSP。因此，在操作S114中，硬體縮放器140A使用第三縮放技術垂直地縮放像素ISP並使用第三縮放技術水平地縮放經垂直縮放像素VSP。

然而，當儲存於第二SFR 130-2中的資料為「1」且儲存於第一SFR 130-1中的資料為「00」及「01」時，在操作S116中，分析器145A分析儲存於線記憶體143中的像素的圖案。當所分析圖案為第二圖案時，在操作S118中，分析器145A基於所分析圖案以及儲存於第一SFR 130-1中的資料「00」及「01」而傳輸指 導啟用第二係數計算器141-3及147-3的選擇信號SEL至控制電路141-1A及147-1A。

在操作S120中，控制電路141-1A及147-1A分別產生用於分別啟用第二係數計算器141-3及147-3的信號EN1及EN2。因此，垂直縮放器141A使用由第二係數計算器141-3產生的係數C1、C3、C5以及C7垂直地縮放像素ISP。換句話說，垂直縮放器141A使用第二縮放技術垂直地縮放像素ISP。

水平縮放器147A使用由第二係數計算器147-3產生的係數C1、C3、C5以及C7水平地縮放經垂直縮放像素VSP。換句話說，水平縮放器147A使用第二縮放技術水平地縮放經垂直縮放像素VSP。因此，在操作S122中，硬體縮放器140A使用第二縮放技術垂直地縮放像素ISP並使用第二縮放技術水平地縮放經垂直縮放像素VSP。

圖10為根據所揭露的標的物的其他實施例的硬體縮放器140B及資料儲存裝置130B的方塊圖。圖11為儲存於圖10中所說明的第三資料儲存裝置130-3中的資料的圖。

參照圖10，硬體縮放器140B包含垂直縮放器141A、線記憶體143、分析器145B以及水平縮放器147A。為了便於描述，在圖10中連同硬體縮放器140B一起說明CPU 110B、DMA控制器120、資料儲存裝置130B以及記憶體300。CPU 110B為圖1中所說明的CPU 110的另一實例，資料儲存裝置130B為圖1中所說明的資料儲存裝置130的另一實例，且硬體縮放器140B為圖1中所說明的縮放器140的另一實例。

資料儲存裝置130B包含第一資料儲存裝置130-1、第二資料儲存裝置130-2以及第三資料儲存裝置130-3。第三資料儲存裝置130-3可經實施為第三SFR 130-3。

如圖11中所示，在一個實施例中，藉由CPU 110B設定於第三SFR 130-3中的資料可指示「改變模式」。舉例而言，設定於第三SFR 130-3中的資料可指待解釋或分析的像素的數目(或大小、形狀等)。當設定於第三SFR 130-3中的資料為「0」時，分析器145B可分析每一窗(或藉由第三SFR 130-3中的值定義的部分)中的像素的圖案且可根據分析結果對於每一窗使用縮放技術。窗可包含m*m個像素的群組，其中「m」為至少為2的自然數或整數。應理解上述僅為所揭露的標的物並不限於的一個說明性實例。

在所說明的實施例中，當設定於第三SFR 130-3中的資料為「1」時，分析器145B可分析以線為單位的像素的圖案且可根據分析結果基於線單位改變縮放技術。舉例而言，分析器145B可分析每N(其為至少為2的自然數，例如，4等)個線的像素圖案且可根據分析結果每隔N個線改變縮放技術。換句話說，包含於N個線中的像素中的一些可包含於窗中。

舉例而言，當影像IM的解析度為1920*1080且包含於N個線中的像素的數目為4*1080時，窗可包含4*4像素。因此，藉由分析器145B分析的像素的數目在以線為單位分析像素時可等於儲存於線記憶體143中的像素的數目，或在按窗分析像素時可小於儲存於線記憶體143中的像素的數目。因此，當像素ISP儲 存於線記憶體143中時，待藉由分析器145B分析的像素的數目可等於或小於像素ISP的數目。

分析器145B可基於儲存於第一SFR 130-1中的資料、儲存於第二SFR 130-2中的資料以及儲存於第三SFR 130-3中的資料判定是否執行適應性改變，且若執行，則判定是對每一窗還是以線為單位執行適應性改變。當分析器145B執行適應性改變時，分析器145B可分析每一窗中或以線為單位的像素圖案。

圖12為根據所揭露的標的物的再其他實施例的硬體縮放器140C及資料儲存裝置130C的方塊圖。圖13為圖12中所說明的垂直縮放器141B及水平縮放器147B的詳細方塊圖。

參照圖12，硬體縮放器140C包含垂直縮放器141B、線記憶體143、分析器145C以及水平縮放器147B。為了便於描述，在圖12中連同硬體縮放器140C一起說明CPU 110C、DMA控制器120、資料儲存裝置130C以及記憶體300。CPU 110C為圖1中所說明的CPU 110的再一實例，資料儲存裝置130C為圖1中所說明的資料儲存裝置130的再一實例，且硬體縮放器140C為圖1中所說明的縮放器140的再一實例。

資料儲存裝置130C包含第一資料儲存裝置130-1、第二資料儲存裝置130-2以及第四資料儲存裝置130-4。第四資料儲存裝置130-4可經實施為第四SFR 130-4。第四SFR 130-4可儲存由CPU 110C產生的係數(例如，垂直縮放係數及水平縮放係數)。在所說明的實施例中，資料儲存裝置130C可僅包含總共三個資料儲存裝置(裝置130-1、130-2以及130-4等)，但資料儲存裝置130-4 可被稱作第四資料儲存裝置以免使其與圖10的第三資料儲存裝置130-3混淆。

分析器145C可基於儲存於第一SFR 130-1中的資料及儲存於第二SFR 130-2中的資料判定是否執行適應性改變及可支援適應性改變的縮放技術的類型。當分析器145C執行適應性改變時，分析器145C可分析儲存於線記憶體143中的像素的圖案。

在各種實施例中，第一SFR 130-1可包含規定第六縮放技術(例如，多相濾波縮放技術)的執行的資料。在此實施例中，垂直縮放器141B及水平縮放器147B回應於選擇信號SEL而執行第六縮放技術。

參照圖3至圖5、圖7及圖8以及圖12及圖13，當藉由分析器145C分析的圖案包含對角線部分A1及A2時，分析器145C傳輸選擇信號SEL至控制電路141-1B及147-1B。因此，垂直縮放器141B及水平縮放器147B回應於選擇信號SEL而執行第六縮放技術。控制電路141-1B產生用於停用係數計算器141-2至141-4的信號EN1且控制電路147-1B產生用於停用係數計算器147-2至147-4的信號EN2。

第一控制電路141-1B回應於選擇信號SEL而傳輸儲存於第四SFR 130-4中的第一係數(例如，垂直縮放係數)COEF1及像素ISP至第一計算電路141-6B。第一計算電路141-6B使用第一係數COEF1垂直地縮放像素ISP並傳輸經垂直縮放像素VSP至第二控制電路147-1B。

第二控制電路147-1B回應於選擇信號SEL而傳輸儲存於 第四SFR 130-4中的第二係數(例如，水平縮放係數)COEF2及經垂直縮放像素VSP至第二計算電路147-6B。第二計算電路147-6B使用第二係數COEF2水平地縮放經垂直縮放像素VSP並輸出經水平縮放像素HSP。

第一係數COEF1的數目與第二係數COEF2的數目可彼此相同或不同。第一係數COEF1的數目與像素ISP的數目可彼此相同或不同。第二係數COEF2的數目與經垂直縮放像素VSP的數目可彼此相同或不同。

第一控制電路141-1B可回應於選擇信號SEL而產生啟用信號EN1。第一控制電路141-1B亦可回應於選擇信號SEL而傳輸像素ISP至第一計算電路141-6B或可回應於選擇信號SEL而傳輸像素ISP及第一係數COEF1至第一計算電路141-6B。第一計算電路141-6B可使用由係數計算器141-2至141-4中的一者計算的係數或第一係數COEF1垂直地縮放像素ISP且可輸出經垂直縮放像素VSP。

第二控制電路147-1B可回應於選擇信號SEL而產生啟用信號EN2。第二控制電路147-1B亦可回應於選擇信號SEL而傳輸經垂直縮放像素VSP至第二計算電路147-6B或可回應於選擇信號SEL而傳輸經垂直縮放像素VSP及第二係數COEF2至第二計算電路147-6B。第二計算電路147-6B可使用由係數計算器147-2至147-4中的一者計算的係數或第二係數COEF2水平地縮放經垂直縮放像素VSP且可輸出經水平縮放像素HSP。

圖14為根據所揭露的標的物的另外實施例的硬體縮放器 140D及資料儲存裝置130D的方塊圖。圖15為圖14中所說明的垂直縮放器141C及水平縮放器147C的詳細方塊圖。

參照圖14，硬體縮放器140D包含垂直縮放器141C、線記憶體143、分析器145D以及水平縮放器147C。為了便於描述，在圖14中連同硬體縮放器140D一起說明CPU 110D、DMA控制器120、資料儲存裝置130D以及記憶體300。CPU 110D為圖1中所說明的CPU 110的又一個實例，資料儲存裝置130D為圖1中所說明的資料儲存裝置130的又一個實例，且硬體縮放器140D為圖1中所說明的縮放器140的又一個實例。

資料儲存裝置130D包含第一資料儲存裝置130-1、第二資料儲存裝置130-2、第三資料儲存裝置130-3以及第四資料儲存裝置130-4。

縮放器141C及147C中的每一者可使用基於儲存於資料儲存裝置130-1至130-4中的每一者中的資料選擇的縮放技術縮放像素ISP或VSP。

將參照參照圖2至圖13描述的硬體縮放器140A、140B以及140C的結構及操作理解圖14中所說明的硬體縮放器140D的結構及操作。因此，將省去硬體縮放器140D的結構及操作的詳細描述。控制電路141-1C及147-1C的操作實質上類似於控制電路141-1A及147-1A的彼等操作且計算電路141-6C及147-6C的操作實質上類似於計算電路141-6A及147-6A的彼等操作。

第一控制電路141-1C可回應於選擇信號SEL而產生啟用信號EN1。第一控制電路141-1C亦可回應於選擇信號SEL而傳輸 像素ISP至第一計算電路141-6C或可回應於選擇信號SEL而傳輸像素ISP及第一係數COEF1至第一計算電路141-6C。第一計算電路141-6C可使用由係數計算器141-2至141-5中的一者計算的係數或第一係數COEF1垂直地縮放像素ISP且可輸出經垂直縮放像素VSP。

第二控制電路147-1C可回應於選擇信號SEL而產生啟用信號EN2。第二控制電路147-1C亦可回應於選擇信號SEL而傳輸經垂直縮放像素VSP至第二計算電路147-6C或可回應於選擇信號SEL而傳輸經垂直縮放像素VSP及第二係數COEF2至第二計算電路147-6C。第二計算電路147-6C可使用由係數計算器147-2至147-5中的一者計算的係數或第二係數COEF2水平地縮放經垂直縮放像素VSP且可輸出經水平縮放像素HSP。

如上文所描述，根據所揭露的標的物的一些實施例，可重組硬體縮放器分析像素的圖案並根據分析結果適應性地執行不同縮放技術中的一者。

雖然所揭露的標的物已經參照其例示性實施例加以特定展示以及描述，但本領域具有通常知識者應理解的是，在不背離如由以下申請專利範圍界定的所揭露的標的物的精神以及範疇的情況下，可在其中進行形式以及細節的各種改變。

141-2‧‧‧第一係數計算器

141-3‧‧‧第二係數計算器

141-4‧‧‧第三係數計算器

141-5‧‧‧第四係數計算器

141A‧‧‧垂直縮放器

141-1A‧‧‧第一控制電路

141-6A‧‧‧第一計算電路

143‧‧‧線記憶體

147-2‧‧‧第一係數計算器

147-3‧‧‧第二係數計算器

147-4‧‧‧第三係數計算器

147-5‧‧‧第四係數計算器

147A‧‧‧水平縮放器

147-1A‧‧‧第二控制電路

147-6A‧‧‧第二計算電路

EN1、EN2‧‧‧啟用信號

HSP‧‧‧經水平縮放像素

ISP‧‧‧像素

SEL‧‧‧選擇信號

VSP‧‧‧經垂直縮放像素

Claims (17)

1. 一種應用程式處理器，包括可重組硬體縮放器，其中所述可重組硬體縮放器包含：縮放技術選擇暫存器，經組態以選擇不同的縮放技術；專用電路，經組態以分別執行不同縮放技術；以及共用電路，經組態以藉由所述專用電路共用，其中所述共用電路包括計算電路，經組態以縮放第一畫素；以及分析電路，經組態以分析與所述第一像素有關的第二像素的圖案並產生選擇信號，以指出所述專用電路中的其中之一的選擇，其中所述可重組硬體縮放器經組態以依據待處理像素的圖案支援不同的縮放技術，並經組態以經由所述選擇的專用電路中的一者及所述共用電路基於至少部分的所述縮放技術選擇暫存器執行分別所述不同縮放技術中的一者。
2. 如申請專利範圍第1項所述的應用程式處理器，其中所述專用電路中的每一者包括第一係數計算器，其中每一第一係數計算器經組態以產生對應於所述不同縮放技術中的各別技術的係數，其中所述計算電路包括第一計算電路，所述第一計算電路經組態以至少部分基於所述第一係數垂直地縮放所述第一像素並輸出經垂直縮放像素，所述第一係數是藉由選自所述第一係數計算器當中的第一係數計算器產生。
3. 如申請專利範圍第2項所述的應用程式處理器，其中所述專用電路中的每一者進一步包括第二係數計算器， 其中每一第二係數計算器經組態以產生對應於所述不同縮放技術中的各別技術的係數，其中所述計算電路進一步包括第二計算電路，所述第二係數計算器經組態以使用第二係數水平地縮放所述經垂直縮放像素並輸出經水平縮放像素，所述第二係數是藉由選自所述第二係數計算器當中的第二係數計算器產生。
4. 如申請專利範圍第1項所述的應用程式處理器，其中所述第二像素為對應於線的像素。
5. 如申請專利範圍第1項所述的應用程式處理器，進一步包括資料儲存裝置，所述資料儲存裝置經組態以儲存關於待被分析的像素的數目的資料，其中所述共用電路進一步包括線記憶體，所述線記憶體經組態以儲存對應於線的所述第一像素，且其中所述分析電路經組態以：基於所述資料選擇儲存於所述線記憶體中的所述第一像素的至少一部分作為所述第二像素；分析所述第二像素的所述圖案，以及根據分析結果產生所述選擇信號。
6. 如申請專利範圍第1項所述的應用程式處理器，進一步包括資料儲存裝置，所述資料儲存裝置經組態以儲存關於可藉由所述可重組硬體縮放器執行的所述縮放技術的類型的資料，其中所述分析電路經組態以讀取所述資料並基於所述資料及分析結果產生用於選擇所述第一係數計算器及所述第二係數計算器的所述選擇信號。
7. 如申請專利範圍第3項所述的應用程式處理器，進一步包括：中央處理單元(CPU)，經組態以產生垂直縮放係數及水平縮放係數；以及資料儲存裝置，經組態以儲存藉由所述CPU產生的所述垂直縮放係數及所述水平縮放係數，且其中所述第一計算電路經組態以使用所述垂直縮放係數而非所述第一係數垂直地縮放所述第一像素，並輸出所述經垂直縮放像素，且其中所述第二計算電路經組態以使用所述水平縮放係數而非所述第二係數水平地縮放所述經垂直縮放像素，並輸出所述經水平縮放像素。
8. 如申請專利範圍第3項所述的應用程式處理器，其中所述第一像素的數目不同於所述第一係數的數目且所述經垂直縮放像素的數目不同於所述第二係數的數目。
9. 一種系統，包括：記憶體，經組態以儲存包括第一像素的影像；以及應用程式處理器，以通信方式與所述記憶體耦接；其中所述應用程式處理器包括：直接記憶體存取(DMA)控制器，經組態以讀取來自所述記憶體的所述第一像素；以及縮放技術選擇暫存器，經組態以選擇不同的縮放技術；可重組硬體縮放器，經組態以依據待處理像素的圖案支援不同的縮放技術， 其中所述可重組硬體包含：專用電路，經組態以分別執行不同縮放技術；以及共用電路，經組態以藉由所述專用電路共用，其中所述共用電路包括計算電路，經組態以縮放所述第一畫素；以及分析器，經組態以分析與所述第一像素有關的第二像素的圖案並產生選擇信號，以指出所述專用電路中的其中之一的選擇，其中基於至少部分的所述縮放技術選擇暫存器，所述不同縮放技術中的一者是藉由所述選擇的專用電路中的一者及所述共用電路執行。
10. 如申請專利範圍第9項所述的系統，其中所述專用電路中的每一者包括第一係數計算器，其中每一第一係數計算器經組態以產生對應於所述不同縮放技術中的各別技術的係數，且其中所述計算電路包括第一計算電路，所述第一計算電路經組態以使用第一係數垂直地縮放所述第一像素並輸出經垂直縮放像素，所述第一係數是藉由選自所述第一係數計算器當中的第一係數計算器產生。
11. 如申請專利範圍第10項所述的系統，其中所述專用電路中的每一者進一步包括第二係數計算器，其中每一第二係數計算器經組態以產生對應於所述不同縮放技術中的各別技術的係數，且其中所述計算電路進一步包括第二計算電路，所述第一計算電路經組態以使用第二係數水平地縮放所述經垂直縮放像素並輸出經水平縮放像素，所述第二係數是藉由選自所述第二係數計算器當中的第二係數計算器產生。
12. 如申請專利範圍第9項所述的系統，進一步包括資料儲存裝置，所述資料儲存裝置經組態以儲存關於待被分析的像素的數目的資料，其中所述共用電路進一步包括線記憶體，所述線記憶體經組態以儲存所述第一像素，且其中所述分析電路經組態以：基於所述資料選擇儲存於所述線記憶體中的所述第一像素的至少一部分作為所述第二像素；分析所述第二像素的所述圖案；以及根據分析結果產生所述選擇信號。
13. 如申請專利範圍第9項所述的系統，進一步包括資料儲存裝置，所述資料儲存裝置經組態以儲存關於可藉由所述可重組硬體縮放器執行的所述縮放技術的類型的資料，且其中所述分析電路經組態以讀取所述資料，並基於所述資料及所述分析結果產生用於選擇所述第一係數計算器及所述第二係數計算器的所述選擇信號。
14. 如申請專利範圍第11項所述的系統，進一步包括：中央處理單元(CPU)，經組態以產生垂直縮放係數及水平縮放係數；以及資料儲存裝置，經組態以儲存藉由所述CPU產生的所述垂直縮放係數及所述水平縮放係數，其中所述第一計算電路經組態以使用所述垂直縮放係數而非所述第一係數垂直地縮放所述第一像素，並輸出所述經垂直縮放像素，且 所述第二計算電路經組態以使用所述水平縮放係數而非所述第二係數水平地縮放所述經垂直縮放像素，並輸出所述經水平縮放像素。
15. 一種資料處理系統，包括：系統單晶片；以及顯示器，其中所述系統單晶片包括：記憶體，經組態以儲存包括第一像素的影像，以及應用程式處理器，連接至所述記憶體，其中所述應用程式處理器包括：直接記憶體存取(DMA)控制器，經組態以讀取來自所述記憶體的所述第一像素；以及縮放技術選擇暫存器，經組態以選擇不同的縮放技術；可重組硬體縮放器，經組態以依據待處理像素的圖案支援不同的縮放技術，其中所述可重組硬體縮放器包括：專用電路，經組態以分別執行不同縮放技術；以及共用電路，經組態以藉由所述專用電路共用，其中共用電路包括計算電路，經組態以縮放所述第一畫素；以及分析電路，經組態以分析與所述第一像素有關的第二像素的圖案並產生選擇信號，以指出所述專用電路中的其中之一的選擇，其中基於至少部分的所述縮放技術選擇暫存器，所述不同縮放技術中的一者是藉由所述選擇的專用電路中的一者及所述共用電路執行。
16. 如申請專利範圍第15項所述的資料處理系統，其中所述專用電路中的每一者包括第一係數計算器，其中每一第一係數計算器經組態以產生對應於所述不同縮放技術中的各別技術的係數，且其中所述計算電路包括第一計算電路，所述第一計算電路經組態以使用第一係數垂直地縮放第一像素並輸出經垂直縮放像素，所述第一係數是藉由選自所述第一係數計算器當中的第一係數計算器產生。
17. 如申請專利範圍第16項所述的資料處理系統，其中所述專用電路中的每一者進一步包括第二係數計算器，其中每一第二係數計算器經組態以產生對應於所述不同縮放技術中的各別技術的係數，且其中所述計算電路進一步包括第二計算電路，所述第二計算電路經組態以使用第二係數水平地縮放所述經垂直縮放像素並輸出經水平縮放像素，所述第二係數是藉由選自所述第二係數計算器當中的第二係數計算器產生。

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