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TWI679729B - 在源極／汲極形成後之擴散間斷部位形成及相關ｉｃ結構 - Google Patents

在源極／汲極形成後之擴散間斷部位形成及相關ｉｃ結構 Download PDF

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TWI679729B
TWI679729B TW106125504A TW106125504A TWI679729B TW I679729 B TWI679729 B TW I679729B TW 106125504 A TW106125504 A TW 106125504A TW 106125504 A TW106125504 A TW 106125504A TW I679729 B TWI679729 B TW I679729B
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喬治Ｒ 姆芬格
George R. Mulfinger
金Ｚ 渥納
Jin Z. Wallner
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美商格羅方德半導體公司
Globalfoundries Us Inc.
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Abstract

所揭示的是形成擴散間斷部位之方法。本方法包括在源極/汲極形成之後形成擴散間斷部位，藉由將虛設閘極之閘極堆疊移除至SOI基板之埋置型絕緣體，建立第一開口；以及用介電質填充該第一開口以形成該擴散間斷部位。IC結構包括與埋置型絕緣體之上表面接觸之擴散間斷部位。在一視需要的具體實施例中，本方法亦可包括同時形成位在主動閘極中之隔離至位在SOI基板中之STI。

Description

在源極/汲極形成後之擴散間斷部位形成及相關IC結構
本案揭露係關於場效電晶體(FET)，並且更具體來說，係關於在源極/汲極形成之後才形成擴散間斷部位(diffusion break)之方法、以及相關IC結構。
在諸如微處理器、儲存裝置及類似者等現代積體電路中，係於有限晶片面積上提供並操作非常大量的電路元件，特別是電晶體。在使用金屬氧化物半導體(MOS)技術所製作的積體電路中，所運用的是場效電晶體(FET)(有n型MOS(NMOS)與p型MOS(PMOS)電晶體這兩種)。FET可採取各種形式及組態。舉例而言，除了其它組態，FET還可以是所謂的平面型FET裝置或三維(3D)裝置，諸如finFET裝置。
無論所考量的是NMOS電晶體或PMOS電晶體，也無論是屬於平面型或3D finFET裝置，場效電晶體(FET)一般包含形成於半導體基板(substrate)中藉由通道區所分開之經摻雜源極/汲極區。閘極絕緣層置於通道區上 面，傳導閘極電極置於閘極絕緣層上面。閘極絕緣層與閘極電極有時可一起稱為用於裝置之閘極堆疊。藉由對閘極電極施加適度電壓，通道區變為具有傳導性，並且容許電流從源極區流動至汲極區。在一些情況下，進行一或多個磊晶生長程序以在平面型FET裝置之源極/汲極區中所形成之凹口中形成磊晶(epi)半導體材料。在一些情況下，磊晶材料可形成在源極/汲極區中而不會在用於平面性FET裝置之基板中形成任何凹口，或凹口可被過量填充，從而形成隆起源極/汲極區。此類平面型FET裝置的閘極結構可使用所謂的「閘極先製」或「取代閘極」(閘極後製)製造技術予以製造。
為了在積體電路裝置上提升FET的運作速度並增加FET的密度，數年來，設計人員已大幅縮減FET的實體大小。更具體來說，可顯著比例縮小FET之通道長度(亦即縮減通道長度)，其能改善FET之切換速度，但導致漏電(短通道效應)。對FET之整體尺寸進行比例縮放時，也必須縮小介於諸裝置之間的隔離，這會導致裝置衰減超出傳統短通道效應之裝置衰減。
第1圖為半導體基板12上面所形成之說明性先前技術FET半導體裝置10的側視圖。基板12可包括絕緣體上覆半導體(SOI)基板，其包括絕緣體上覆半導體(SOI)層14(例如：矽或矽鍺(SiGe))、位在其底下之(例如：氧化矽之)絕緣體層16以及位在其底下之半導體基板18。在這項實施例中，FET裝置10包括閘極結構22、側壁間隔 物24、以及閘極蓋體26。閘極結構22一般包含一層絕緣材料(未分別表示)，例如一層高k絕緣材料或二氧化矽，還包含一或多個導電材料層(例如：金屬、金屬氮化物、及/或多晶矽)，此一或多個導電材料層作用為用於裝置10之閘極電極及功函數層(用於設定閾值電壓(Vt))。應力可被賦予至SOI層14而在通道區30中建立應力，以改善由其所建立之裝置的效能。舉例而言，可在SOI層14之裝置10中將成為p型FET處之SiGe中賦予壓縮應力，其提升電洞遷移率及裝置效能。或者，可對SOI層14之裝置中將成為n型FET處之Si中賦予拉伸應力。
第2圖繪示多個FET裝置10間具有擴散間斷部位32在虛設閘極34底下的截面圖。擴散間斷部位32的作用在於使FET裝置10彼此隔離。所具側向寬度與一個閘極結構34之側向寬度對應的擴散間斷部位32如圖所示，係稱為單一擴散間斷部位(SDB)。用於形成SDB 32之特定程序可包括刻意對SOI基板12進行開槽以界定凹口36。如圖所示，各擴散間斷部位32包括由介電質所製成之隔離區。淺溝槽隔離(STI)38，如填充有介電質之溝槽，也可被用於隔離不同的裝置區。隨著閘極間距因FET裝置之尺寸縮減而變為更小，維持在通道區30中之應力變為更困難。特別的是，在SOI層14內形成擴散間斷部位32及/或STI 38可釋放SOI層14中之應力，使由其形成之FET裝置的效能降低。此降低在SOI層14(即通道厚度)非常薄(例如：5nm至20nm)的全空乏SOI(FDSOI)上甚至更加顯 著，並且易於損失應變。
第3圖展示用以建立隆起源極/汲極區之程序。第3圖繪示裝置10在進行間隔物蝕刻程序之後的情況，藉由使用閘極結構37及虛設閘極34之間隔物39作為蝕刻遮罩而使SOI層14凹陷，以界定在SOI層14中的凹口40。據了解，因為SOI層14非常薄，例如：5nm至20nm，所以設定SOI層14時之「凹口」相對較淺。第3圖亦繪示裝置10在進行磊晶生長程序之後的情況，用來為裝置10之源極/汲極區44界定凹口40中的磊晶區42。在一些實例中，全空乏SOI(FDSOI)源極/汲極區44相較於SOI層14之頂端表面是隆起的。與SDB形成有關之另一挑戰為可能沿著SDB 32產生之不良磊晶生長，導致諸如凝聚、因刻面形成而生長減緩、形狀有缺陷等各種缺陷。除了這些諸多問題之外，磊晶缺陷還會引起接觸擊穿(contact punch through)的問題。在任何情況下，位在SDB 32之邊界處的不良磊晶生長因例如摻質量減少及因應變降低而使裝置10效能降低。為了解決此問題，一些程序禁止SDB用於FDSOI基板，這是因為pFET效能衰減而會限制主動區隔離。這些方法可將虛設閘極用於隔離裝置，或可切割閘極以隔離不同結構，這是需要例如藉由在所選擇的主動閘極內形成隔離來斷開特定閘極。這些方法中有些是使用複雜互連以避免使用具有多個pFET之SDB。由於需要更緊密間距(間隔)會帶來圖型化問題，所以這些後述方法在例如22nm及更先進技術節點的應用上會受限。舉例而言，要在緊密的主 動閘極陣列內放大要接觸之虛設閘極變得極為困難。
本案揭露之第一態樣係針對一種形成擴散間斷部位之方法，該方法包括：提供包括絕緣體上覆半導體(SOI)基板之結構，該SOI基板具有複數個主動閘極及介於該複數個主動閘極之所選擇的一對主動閘極之間的虛設閘極、以及介於所選擇之該對主動閘極之各者與該虛設閘極之間的隆起源極/汲極區；以及之後，藉由下列步驟形成該擴散間斷部位：將該虛設閘極之閘極堆疊移除至該SOI基板之埋置型絕緣體，建立第一開口；以及用介電質填充該第一開口以形成該擴散間斷部位，該擴散間斷部位與該埋置型絕緣體之上表面接觸。
本案揭露之第二態樣包括一種方法，該方法包括：提供全空乏絕緣體上覆半導體(FDSOI)基板，其包括：複數個閘極，位在該FDSOI基板之絕緣體上覆半導體(SOI)層中，該複數個閘極包括：複數個主動閘極，含所選擇之一對主動閘極，所選擇之該對主動閘極各包括內有壓縮應變之通道區及介於所選擇之該對主動閘極之間的虛設閘極；隆起源極/汲極區，相鄰各主動閘極並介於所選擇之該對主動閘極之各者與該虛設閘極之間；以及淺溝槽隔離(STI)閘極切口區，在該複數個主動閘極之所選擇主動閘極之一部分下面之FDSOI基板中包括STI；使用將該虛設閘極與該STI閘極切口區包覆之矽化物遮罩來形成矽化物；沉積接觸蝕刻終止層；形成使該接觸蝕刻終止層在該 虛設閘極之閘極堆疊上方、並且使該接觸蝕刻終止層在該STI閘極切口區上方之該所選擇主動閘極上方選擇性曝露之介電層；蝕刻該接觸蝕刻終止層以使該虛設閘極之該閘極堆疊曝露，並且使在該STI閘極切口區內的該所選擇主動閘極曝露；進行蝕刻以：將該虛設閘極之該閘極堆疊移除至該FDSOI基板之埋置型絕緣體，建立第一開口，並且將該所選擇主動閘極之閘極堆疊移除至該STI，建立第二開口，以及用介電質填充該第一開口及該第二開口，以在該第一開口中形成擴散間斷部位至該埋置型絕緣體層、及在該第二開口中形成在該所選擇主動閘極內的隔離至該STI。
本案揭露之第三態樣係關於一種積體電路(IC)結構，其包括：絕緣體上覆半導體(SOI)基板，在埋置型絕緣體上方包括SOI層基板；一對第一主動閘極，形成有該SOI層；虛設閘極，在該對第一主動閘極之間形成有該SOI層；以及擴散間斷部位，位於該虛設閘極下面，該擴散間斷部位延展至該埋置型絕緣體之上表面。
本案揭露之前述及其它特徵將由以下本揭露之具體實施例之更特定說明而顯而易見。
10‧‧‧FET半導體裝置、FET裝置、裝置
12‧‧‧半導體基板、基板、SOI基板
14‧‧‧絕緣體上覆半導體(SOI)層、SOI層
16‧‧‧絕緣體層
18‧‧‧半導體基板
22、37‧‧‧閘極結構
24‧‧‧側壁間隔物
26‧‧‧閘極蓋體
30‧‧‧通道區
32‧‧‧擴散間斷部位、SDB
34‧‧‧虛設閘極、閘極結構
36、40‧‧‧凹口
38‧‧‧淺溝槽隔離、STI
39‧‧‧間隔物
42‧‧‧磊晶區
44‧‧‧源極/汲極區
100‧‧‧初步結構
102‧‧‧SOI基板
104‧‧‧半導體基板
106‧‧‧埋置型絕緣體層、埋置型絕緣體
108‧‧‧SOI層
110‧‧‧主動閘極、閘極
110A、110B、110C‧‧‧主動閘極
112‧‧‧虛設閘極、閘極
116‧‧‧閘極堆疊、金屬閘極堆疊
118‧‧‧間隔物
120‧‧‧隆起源極/汲極區、RSD區
128‧‧‧淺溝槽隔離、STI
130‧‧‧電阻器、多晶矽電阻器
132‧‧‧STI閘極切口區
134‧‧‧STI
140‧‧‧IC結構
142‧‧‧擴散間斷部位
144‧‧‧閘極堆疊
148‧‧‧介電質
150‧‧‧隔離
152A、152B‧‧‧主動閘極部分、部分
160‧‧‧矽化物
162‧‧‧閘極硬罩
164‧‧‧矽化物遮罩
170‧‧‧接觸蝕刻終止層
172‧‧‧介電層
174、176‧‧‧開口
179‧‧‧遮罩
180、190、192‧‧‧間隔物
182‧‧‧第一開口、開口
184‧‧‧第二開口、開口
194‧‧‧上表面
本案揭露之具體實施例將搭配下列圖式詳述，其中相同的名稱表示相似的元件，並且其中：第1圖根據先前技術，展示FET的透視圖。
第2圖根據先前技術，展示具有擴散間斷部位之FET的截面圖。
第3圖根據先前技術，對於具有擴散間斷部位之多個FET，展示形成源極/汲極區的截面圖。
第4圖根據本案揭露之具體實施例，對於形成具有擴散間斷部位之IC結構之方法，展示初步結構的截面圖。
第5圖根據本案揭露之視需要的具體實施例，對於形成在主動閘極中包括隔離之IC結構之方法，展示初步結構之另一截面圖。
第6圖根據本案揭露之具體實施例，展示形成包括擴散間斷部位之IC結構的截面圖。
第7圖根據本案揭露之視需要的具體實施例，展示形成在主動閘極中包括隔離之IC結構的另一截面圖。
第8圖根據本案揭露之具體實施例，展示形成包括擴散間斷部位之IC結構的截面圖。
第9圖根據本案揭露之視需要的具體實施例，展示形成在主動閘極中包括隔離之IC結構的另一截面圖。
第10圖根據本案揭露之具體實施例，展示形成包括擴散間斷部位之IC結構的截面圖。
第11圖根據本案揭露之視需要的具體實施例，展示形成在主動閘極中包括隔離之IC結構的另一截面圖。
第12圖根據本案揭露之具體實施例，展示 形成包括擴散間斷部位之IC結構的截面圖。
第13圖根據本案揭露之視需要的具體實施例，展示形成在主動閘極中包括隔離之IC結構的另一截面圖。
第14圖展示根據本案揭露之具體實施例形成包括擴散間斷部位之IC結構、及所形成IC結構之具體實施例的截面圖。
第15圖展示根據本案揭露之視需要的具體實施例形成在主動閘極包括隔離之IC結構、及所形成IC結構之具體實施例的另一截面圖。
注意到的是，本案揭露之圖式並未按照比例。該等圖式用意僅在於繪示本揭露之典型態樣，因而不應該視為限制本揭露之範疇。在圖式中，相同的元件符號代表該等圖式之間相似的元件。
本文中所揭示的是在IC結構中形成源極/汲極之後才形成擴散間斷部位之方法。如本文中所述，形成擴散間斷部位有助於保留上有或內有形成主動裝置之絕緣體上覆半導體(SOI)層中的應力，這會導致FET效能更佳。在一視需要的具體實施例中，該方法亦可包括用以在形成有擴散間斷部位的情況下同時在所選擇的主動閘極中形成隔離之步驟。根據本案揭露之具體實施例所形成之IC結構會造成延展至埋置型絕緣體層之上表面的主動區擴散間斷部位，並且視需要地，會造成延展至SOI基板中的STI 的主動裝置中之隔離。
在下文所述之圖式中，偶數編號之圖式展示結構的X截割，其包括閘極之截面，而奇數編號之圖式展示結構之Y截割，其包括閘極側視圖。所強調的是，偶數編號之圖式係位於IC結構之一個位置，而奇數編號之圖式係位於另一位置，亦即，不同截面不必然展示相同閘極。具體而言，偶數編號之圖式展示要包括擴散間斷部位之位置處的處理，而奇數編號之圖式展示要在一般與擴散間斷部位相隔之所選擇的主動閘極中包括隔離之位置處的視需要的處理。
請參閱圖式，第4及5圖展示初步結構100的截面圖。初步結構100包括絕緣體上覆半導體(SOI)基板102。SOI基板102包括半導體基板104、埋置型絕緣體層106及SOI層108。半導體基板104及SOI層108可包括但不限於矽、鍺、矽鍺、碳化矽、以及主要由具有以下化學式所定義之組成之一或多種III-V族化合物半導體所組成者：AlX1GaX2InX3AsY1PY2NY3SbY4，其中X1、X2、X3、Y1、Y2、Y3及Y4代表相對比例，各大於或等於零，並且X1+X2+X3+Y1+Y2+Y3+Y4=1(1為總相對莫耳量)。其它合適的基板包括具有以下組成之II-VI族化合物半導體：ZnA1CdA2SeB1TeB2，其中A1、A2、B1及B2為各大於或等於零之相對比例，並且A1+A2+B1+B2=1(1為總莫耳量)。再者，SOI層108之一部分或整體可被應變。舉例而言，如本文中將變為顯而易見者，本案揭露之教示尤其適用於形成p型FET，其包括 賦予至SOI層108之壓縮應力。然而，所強調的是，本案揭露之教示亦可適用於n型FET，其包括賦予至SOI層108之拉伸應力。再者，在一項具體實施例中，SOI基板102可包括全空乏SOI基板(FDSOI)，其包括薄埋置型絕緣體106及非常薄SOI層108，亦即薄到足以使通道中之空乏區將該層整個包覆。FDSOI亦有利於形成p型FET。埋置型絕緣體106可包括適用於SOI基板之任何目前已知或以後才開發之介電質，包括但不侷限於二氧化矽(形成埋置型氧化物(BOX))或藍寶石。
SOI基板102可使用任何目前已知或以後才開發之程序來形成，舉例來說，藉由沉積、透過佈植氧(SIMOX)進行分離、晶圓接合等來形成。「沉積」可包括適用於待沉積材料之任何目前已知或以後才開發之技巧，包括但不侷限於例如：化學氣相沉積(CVD)、低壓CVD(LPCVD)、電漿增強型CVD(PECVD)、半大氣壓CVD(SACVD)與高密度電漿CVD(HDPCVD)、快速熱CVD(RTCVD)、超高真空CVD(UHVCVD)、有限反應處理CVD(LRPCVD)、有機金屬CVD(MOCVD)、濺鍍沉積、離子束沉積、電子束沉積、雷射輔助沉積、熱氧化作用、熱氮化作用、旋塗方法、物理氣相沉積(PVD)、原子層沉積(ALD)、化學氧化作用、分子束磊晶(MBE)、鍍覆及/或蒸鍍。
初步結構100亦可包括複數個主動閘極110(110A、110B、110C)及虛設閘極112。如所屬技術領域所理解，SOI層108可具有(如第2圖)形成於其上方之例如金屬 或多晶矽之一或多個閘極110、112。各閘極110、112可分別包括至少部分由例如氮化矽之間隔物118所圍繞之閘極堆疊116、144。各閘極110、112之閘極堆疊116之材料可變化。舉例而言，若運用取代金屬閘極程序，則主動閘極110可不在此階段包括其最終材料，亦即其可包括多晶矽，而不是金屬。或者，主動閘極110可包括其最終閘極堆疊材料(如圖所示)，例如：薄閘極介電下層及位於其上方之金屬本體。虛設閘極112之閘極堆疊144可包括所欲之任何犧牲材料，例如：多晶矽。之所以稱之為主動閘極110是因為其最終將會形成具功能性的FET，之所以稱之為虛設閘極112是因為其將不會形成FET，並且係位於想要有擴散間斷部位142(第14圖)的位置處。如圖所示，虛設閘極112係位於複數個主動閘極110之所選擇的一對主動閘極110A、110B之間，使得隨其形成之擴散間斷部位將隔離主動閘極110A、110B。
閘極110、112可使用任何目前已知或以後才開發之技巧形成，諸如但不限於光微影、側壁影像移轉等。在微影(或「光微影」)中，舉例而言，輻射敏感「阻劑」塗料係於待處理之一或多層上方形成，在一些方式中，該處理諸如為選擇性摻雜及/或使圖型移轉至該一或多層。阻劑有時稱為光阻，本身係先藉由使其曝露至輻射而被圖型化，其中該輻射(選擇性地)通過含有圖型之中介遮罩或模板。因此，阻劑塗料之已曝露或未曝露區或多或少變為可溶，端視所用光阻之類型而定。接著將顯影劑用於移除阻 劑之更可溶區域，留下圖型化阻劑。該圖型化阻劑接著可作用為用於下面層件之遮罩，接著可對其進行選擇性處理，舉例而言，諸如用以接收摻質，及/或用以經受蝕刻。常見的遮罩材料為光阻(阻劑)及氮化物。氮化物通常視為「硬罩」。在第4及5圖中，所示閘極硬罩162係留在閘極110、112上方。閘極硬罩162係用於圖型化閘極110、112，並且可留在原位以在後續處理期間保護那些結構。
「蝕刻」通常係指將材料從基板(或基板上形成之結構)移除，並且通常是在原處使用遮罩來進行，使得可將材料選擇性地從基板之某些區域移除，同時在基板之其它區域中留下未受影響之材料。蝕刻的類別大體上有兩種：(i)濕蝕刻及(ii)乾蝕刻。濕蝕刻是用溶劑(諸如酸)來進行，該溶劑可就其選擇性溶解給定材料(諸如氧化物)之能力來選擇，同時，另一材料(諸如多晶矽)則保留相對原封不動。此選擇性蝕刻給定材料之能力是許多半導體製作程序的基本能力。濕蝕刻一般會等向性蝕刻同質材料(例如：氧化物)，但濕蝕刻亦可非等向性蝕刻單晶材料(例如：矽晶圓)。乾蝕刻可使用電漿來進行。電漿系統可藉由調整電漿的參數在數種模式下運作。普通的電漿蝕刻產生含能自由基，中性帶電，在晶圓之表面處起反應。由於中性粒子從所有角度侵襲晶圓，此程序屬於等向性。離子碾壓、或濺鍍蝕刻利用大約從一個方向接近晶圓之稀有氣體之含能離子轟擊晶圓，因此，此程序屬於高度非等向性。反應性離子蝕刻(RIE)在介於濺鍍與電漿蝕刻中間之條件下運作，並 且可用於產生深、窄特徵，諸如STI溝槽。
相較於用於擴散間斷部位之習知處理方式，初步結構100在此階段亦包括介於所選擇之一對主動閘極110A、110B之各者與虛設閘極112之間的隆起源極/汲極區120。隆起源極/汲極(RSD)區120可使用任何目前已知或以後才開發之技術來形成。舉例而言，RSD區120可藉由利用摻質在諸多閘極之間摻雜SOI層108之一部分來形成。對於n型裝置，可使用n型摻質，其可包括但不限於：磷(P)、砷(As)、銻(Sb)。對於p型裝置，使用的是p型摻質，其可包括但不限於：硼(B)、銦(In)及鎵(Ga)。如本文中將變為顯而易見者，本案揭露之教示尤其適用於形成p型FET，其包括賦予至SOI層108之壓縮應力。所以，在RSD區120內所使用之摻質可包括容許本方法建立pFET之p型摻質。如所提，本案揭露之教示亦可適用於n型FET，其包括用以建立nFET之n型摻質。除此以外，或舉一替代方案，可執行磊晶生長程序以在閘極相鄰處蝕刻掉之區域中建立源極/汲極區，及/或沿著閘極110、112之側邊使源極汲極區隆起。「磊晶生長」及「磊晶形成及/或生長」等詞意為在由半導體材料之沉積表面上生長半導體材料，其中該半導體材料可與由其所生長之表面之半導體材料具有相同的結晶特性。在磊晶生長程序中，來源氣體所提供的化學反應劑受到控制，而系統參數設定成使得沉積原子以足以在半導體基板之沉積表面上繞動之能量抵達該表面，並且使這些沉積原子本身的取向符合沉積表面的 原子之晶體排列。磊晶生長程序對於在半導體表面上之形成可有選擇性，並且可不在諸如二氧化矽或氮化矽表面之介電質表面上沉積材料。RSD區120可在形成期間在原位摻雜或可在之後進行離子佈植。
亦如第4及5圖所示，初步結構100亦可包括任何數量之淺溝槽隔離(STI)128。如本領域中已知者，STI 128係藉由基板建立蝕刻到SOI基板102內之溝槽來形成基板，並填充(例如藉由沉積來填充)諸如氧化物之絕緣材料，用以使SOI基板102之一個區域與SOI基板之相鄰區域隔離基板基板基板基板。可在藉由STI所隔離之區域內配置具有給定極性的一或多個主動裝置。舉例而言，主動裝置閘極110A、110B及虛設閘極112係藉由STI 128與電阻器130及另一主動閘極(圖未示)隔離。第5圖展示STI閘極切口區132，其包括複數個主動閘極之所選擇之主動閘極110C之一部分下方的SOI基板102中的STI 134。之所以稱之為STI閘極切口區132是因為它是在所選擇之主動閘極110C底下的一個區域，閘極將於此處在STI 134上方遭受切割或間斷。注意到的是，所選擇之主動閘極110C可以是主動閘極110A或110B，但位在有別於偶數編號圖中所示之另一位置中，亦即，所選擇之主動閘極110C與STI 134交叉之處。注意到的是，所選擇之主動閘極110C是順著縱向展示，並非順著偶數編號之圖式的橫切於閘極之方向，其中其可在STI 134上方遭受切割。如將進一步說明者，便是在此STI閘極切口區132中，在形成有擴散 間斷部位142的情況下，可同時在所選擇之主動閘極110C內形成隔離(第14圖)(此種隔離通常稱為「PC切口」，因為其切割主動裝置之閘極)。據了解，當所選擇之主動閘極110C被圖型化時，如在閘極之圖型化期間使用閘極切割遮罩使主動閘極110C出現間斷，主動閘極110C內的隔離之形成是按照習知技術執行。然而，根據本案揭露之視需要的具體實施例，得以省略用於切割主動裝置110C之閘極切割遮罩及圖型化。
如所提，初步結構100亦可包括視需要的電阻器130。所示電阻器130是要詳細說明本揭露之教示與此類結構(若存在)之交互作用。電阻器130可包括任何目前已知或以後才開發之IC電阻器材料及/或結構。
第6至15圖根據本揭露之具體實施例，展示形成包括擴散間斷部位142(第14圖)之IC結構140(第14至15圖)。與習知處理相比之下，擴散間斷部位142(第14圖)是在RSD區120之後才形成，如將於本文中所述，係於虛設閘極112下方自對準。在一般用語中，如第6至15圖所示，擴散間斷部位142(第14圖)可藉由下列步驟來形成：將虛設閘極112之閘極堆疊144移除至SOI基板102之埋置型絕緣體106、建立第一開口182(第12圖)、以及接著用介電質148(第14圖)填充第一開口182(第12圖)以形成擴散間斷部位142(第14圖)。在一視需要的具體實施例中，如所提，可在形成擴散間斷部位142的同時，在STI閘極切口區132中形成隔離150(第15圖)。亦即，隔離150(第15圖) 是在複數個主動閘極110之所選擇的主動閘極110C中形成。隔離150(第15圖)使所選擇之主動閘極110C分開成兩個已隔離的主動閘極部分152A、152B(第15圖)。如圖所示，在第15圖中，隔離150係位在STI閘極切口區132中之STI 134上方。
請參閱第6至15圖，現將說明的是根據本揭露之一種方法之具體實施例的細節。所強調的是，偶數編號之圖式(即6、8、10、12及14)的教示可根據本揭露之具體實施例來實行，不用進行奇數編號之圖式(即7、9、11、13及15)中所示之視需要的程序。
第6至7圖展示使用矽化物遮罩164來形成矽化物160，其可藉由移除閘極硬罩162(第4至5圖)之其餘部分來形成，例如，藉由蝕刻來形成，在希望是矽化物的區域上方形成，例如：在主動閘極110上方形成。矽化物遮罩164可與閘極硬罩162包括相同之硬罩材料，因為是由其所形成。如圖所示，矽化物遮罩162對矽化物為非所欲之任何區域(包括虛設閘極112上方)提供保護，還對隔離150(第15圖)為所欲之任何區域提供保護，亦即在STI閘極切口區132(第7圖)上方提供保護。視需要地，倘若提供多晶矽電阻器130，矽化物遮罩164亦可包覆SOI基板102上之多晶矽電阻器130。矽化物160可使用任何目前已知或以後才開發之技術來形成，例如進行原位預清潔、沉積諸如鈦、鎳、鈷等金屬、用以與矽/多晶矽起金屬反應之退火、以及移除未反應金屬來形成。
第8至9圖展示若干程序，其舉例而言，包括：沉積接觸蝕刻終止層170並接著沉積介電層172，使接觸蝕刻終止層170曝露並接著蝕刻接觸蝕刻終止層170與矽化物遮罩164(其餘閘極硬罩162)以使虛設閘極112之閘極堆疊144、及所選擇之主動閘極110C之閘極堆疊116曝露。可沉積接觸蝕刻終止層170，並且其可包括任何目前已知或以後才開發之蝕刻終止材料，諸如氮化矽。形成介電層172，使得在平坦化之後，使接觸蝕刻終止層170在虛設閘極112上方選擇性曝露(圖未示，因為稍後將受蝕刻)，以及視需要地，使接觸蝕刻終止層170在STI閘極切口區132中STI 134上方之所選擇的主動閘極110C上方曝露(圖未示，因為稍後將受蝕刻)。此程序可包括沉積介電層172並將其平坦化以使接觸蝕刻終止層170曝露。就此而言，矽化物遮罩164(第6至7圖)的作用在於控制所欲區域中之平坦化。介電層172可包括任何目前已知或以後才開發之層間介電質，諸如但不侷限於：氮化矽(Si3N4)、氧化矽(SiO2)、氟化SiO2(FSG)、氫化碳氧化矽(SiCOH)、多孔SiCOH、硼磷矽酸鹽玻璃(BPSG)、矽倍半氧烷、碳(C)摻雜氧化物(即有機矽酸鹽)(其包括矽(Si)、碳(C)、氧(O)、及/或氫(H)之原子)、熱固性聚次芳基醚、SiLK(可得自Dow Chemical Corporation之聚次芳基醚)、可得自JSR Corporation之含有聚合物材料之旋塗矽-碳、其它低介電常數(<3.9)材料、或其層件。平坦化係指使表面更平坦(亦即，更扁平及/或更平滑)之各種程序。化學機械研磨(CMP)是利用化學反應與 機械力之組合使表面平坦化之一種目前習知的平坦化程序。CMP使用包括磨擦性及侵蝕性化學成份之漿料，連同研磨墊及擋圈一起使用，直徑方面一般比晶圓更大。接墊與晶圓係藉由動態研磨頭按壓在一起，並且藉由塑膠擋圈持固在適當位置。動態研磨頭係以不同轉動軸轉動(亦即，非同心)。這將材料移除，並且傾向於使任何「形貌」均平，造成晶圓扁平且平坦，而且可用於使接觸蝕刻終止層170曝露。其它目前習知的平坦化技術可包括：(i)氧化作用；(ii)化學蝕刻；(iii)藉由離子佈植破壞進行斜削控制；(iv)沉積低熔點玻璃膜；(v)再濺鍍沉積膜使其平滑；(vi)光敏聚亞醯胺(PSPI)膜；(vii)新樹脂；(viii)低黏度液體環氧樹脂；(ix)旋塗玻璃(SOG)材料；及/或(x)犧牲回蝕。
接續第8至9圖，使用任何適當的蝕刻化學作用以達到第8至9圖所示之結構，可對(例如氧化矽之)介電層172選擇性蝕刻藉由平坦化所曝露之接觸蝕刻終止層170(及任何其餘矽化物遮罩164)。一旦蝕刻完成，便使虛設閘極112之閘極堆疊144曝露。再者，倘若正在實行視需要的隔離處理，可使所選擇之主動閘極110C之閘極堆疊116在STI閘極切口區132曝露。此蝕刻建立位在虛設閘極112之閘極堆疊144以及所選擇之主動閘極110C之閘極堆疊116兩者上方之開口174、176。
第10至11圖展示額外的處理。作為一視需要的步驟，可在STI閘極切口區132中之介電層172中之開口176中形成間隔物180。間隔物180可包括任何目前已知 或以後才開發之間隔物材料，例如：氮化矽。間隔物180舉例而言，可藉由沉積間隔物材料及蝕刻來形成。如將說明的是，間隔物180的作用在於控制隔離150(第15圖)之尺寸，並且亦可經調整尺寸以確保隔離150著落於STI 134上。亦可在虛設閘極112之閘極堆疊144上方的開口174中形成間隔物180，但並非必要。倘若提供多晶矽電阻器130，亦可在此階段建立遮罩179，以保護多晶矽電阻器130免於後續處理。亦可在多晶矽電阻器130上方保留間隔物180以保護其免於後續移除步驟。
第12圖展示將虛設閘極112之閘極堆疊144(第10圖)移除至埋置型絕緣體104，建立第一開口182。閘極堆疊144(第10圖)可將任何適當的蝕刻程序用於其材料來移除。倘若也要形成隔離150(第15圖)，亦可移除所選擇之主動閘極110C之閘極堆疊116(第10圖)，亦即，在蝕刻虛設閘極112之閘極堆疊144至STI 134期間移除，建立第二開口184。此後項程序有時稱為閘極切割，比習知程序(即閘極圖型化期間)更晚出現，容許金屬閘極堆疊116封裝更好，而且更不曝露至其它處理中使用之前段(第一金屬前)清潔處理。據瞭解，閘極堆疊144(第10圖)及所選擇之主動閘極110C之移除寬度受限於介電層172(或間隔物180，如有提供的話)中開口174、176(分別在第10及11圖)之大小。
第12圖亦展示第一開口182內形成間隔物190之視需要的步驟。間隔物190可包括任何目前已知或以 後才開發之間隔物材料，例如：氮化矽。間隔物190舉例而言，可藉由沉積間隔物材料及蝕刻來形成。間隔物190的作用在於維持SOI層110內之任何應力。同時，如第13圖所示，亦可在STI 134上方的開口184中形成間隔物192。間隔物192的作用在於維持SOI層110內之任何應力。間隔物192的作用亦在於封裝閘極堆疊116，並且保護其免於氧進入及免於其它處理，如本文所提。
第14圖展示用介電質148填充第一開口182(第12圖)。介電質148可包括本文中所列之任何層間介電質。介電質148在SOI層110中形成擴散間斷部位142，並且按另一種方式填充開口182(第12圖)，將擴散間斷部位142上方之虛設閘極112進行重塑。相較於習知的擴散間斷部位，擴散間斷部位142與埋置型絕緣體106之上表面194接觸。亦即，擴散間斷部位142未延展到埋置型絕緣體106內。
如第15圖所示，倘若隔離150也正在形成，當填充第一開口182(第12圖)時，第二開口184(第13圖)亦可填充介電質148以在所選擇之主動閘極110C中形成隔離150。隔離150與STI 134接觸，在所選擇之主動閘極110C之目前電性隔離的部分152A與152B之間形成堅固的隔離。
請回到第14圖，第14圖根據本揭露之具體實施例，展示包括擴散間斷部位142之IC結構140之一項具體實施例。在這項具體實施例中，IC結構140可包括在埋置型絕緣體106上方含有SOI層108之SOI基板102。IC 結構140亦包括形成有SOI層108之第一主動閘極對110A、110B(例如SOI層上方之閘極)、及位在其內且位在部分SOI層上方之RSD區120。虛設閘極112係形成在第一主動閘極對110A、110B之間。擴散間斷部位142係位於虛設閘極112(虛設閘極在SOI層108上面)下面，並且擴散間斷部位142僅延展至埋置型絕緣體106之上表面194。相較於習知的處理，因為擴散間斷部位142是在RSD區120形成之後才形成的，所以擴散間斷部位142與其上方之虛設閘極112自對準。「自對準」於本文中使用時，意為虛設閘極112與擴散間斷部位142側向對準。擴散間斷部位142亦有助益地作用於保留SOI層108中之應力，其舉例而言，可包括用於p型FET之壓縮應力或用於n型FET之拉伸應力。特別的是，本方法可提供更大量的壓縮應變SOI層108，例如用於pFET之矽鍺，或可提供更大量的拉伸應變SOI層108，例如用於nFET之矽，其在任一事件中都保留應力。在前項例子中，SOI基板102可包括FDSOI基板，並且主動閘極對110A、110B中各者可使用p型摻質形成p型場效電晶體。在後項例子中，主動閘極對110A、110B之各者可使用n型摻質形成n型場效電晶體，。相較於習知處理，擴散間斷部位142的作用在於更加維持SOI層108內之應力。IC結構140還包括介於各主動閘極110A、110B與虛設閘極112之間的RSD區120。由於擴散間斷部位142是在RSD區120之後才形成，所以RSD區120在擴散間斷部位142鄰近處無刻面。亦即，IC結構140未遭逢諸如凝 聚等缺陷。所以，更易於在後續處理中使接觸部於RSD區120上著落，對其它結構不會有擊穿而造成短路的問題。再者，IC結構140亦避免在使用連續主動區及複雜互連來避免使用擴散間斷部位時所觀察到之問題。結果是，IC結構140能夠進一步縮減尺寸，並且避免先前技術結構之不良漏電問題。
第15圖展示包括隔離150之IC結構140之另一具體實施例。在這裡，SOI基板102之另一區域中與主動閘極110A、110B隔離之所選擇(第二)的主動閘極110C可包括隔離150。如所述，隔離150使主動閘極110C分開成兩個已隔離的主動閘極部分152A、152B。隔離150延展至SOI基板102中之STI 134，確保部分152A、152B電性隔離。間隔物192可設於隔離150與兩個已隔離主動閘極部分152A、152B之各者之間以保護其金屬閘極堆疊116。
如上述之方法係用於製作積體電路晶片。產生之積體電路晶片可由製造商以空白晶圓形式(也就是說，作為具有多個未封裝晶片的單一晶圓)、當作裸晶粒、或以封裝形式來配送。在已封裝的例子中，晶片係嵌裝於單一晶片封裝(諸如塑膠載體，具有黏貼至主機板或其它更高階載體之引線)中，或多晶片封裝(諸如具有表面互連或埋置型互連任一者或兩者之陶瓷載體)中。在任一例子中，該晶片接著與其它晶片、離散電路元件、及/或其它信號處理裝置整合成下列之部分或任一者：(a)諸如主機板之中間產品，或(b)最終產品。最終產品可以是包括積體電路晶片 之任何產品，範圍涵蓋玩具及其它低階應用至具有顯示器、鍵盤或其它輸入裝置、及中央處理器的高階電腦產品。
本文所用術語的目的僅在於說明特殊具體實施例並且意圖不在於限制本揭露。如本文中所用，單數形式「一」、「一種」、「一個」、以及「該」的用意在於同時包括複數形式，上下文另有所指除外。將進一步了解的是，「包含」(及/或其變形)等詞於本說明書中使用時，指明所述特徵、整體、步驟、操作、元件及/或組件之存在，但並未排除一或多個其它特徵、整體、步驟、操作、元件、組件及/或其群組之存在或新增。「視需要的」或「供選擇地」意為後續所述事件或環境可或可不出現，並且該描述包括出現事件的實例及未出現事件的實例。
本說明書及申請專利範圍各處近似文句於本文中使用時，可套用來修飾任何定量表徵，其許可改變此定量表徵，但不會改變與其有關的基本功能。因此，一或多個諸如「約」、「大約」及「實質」的用語所修飾的值並不受限於指定的精確值。在至少一些實例中，該近似語言可對應於儀器測量該值時的精確度。本說明書及申請專利範圍這裡及各處可組合及/或互換範圍限制，此類範圍乃經識別並且包括其中所含有的子範圍，除非內容或文句另有所指。「大約」如應用到範圍之特定值時，適用於兩值，而且除非另外取決於測量該值之儀器的精確度，否則可表示所述值的+/-10%。
下面申請專利範圍中所有手段或步驟加上 功能元件之對應結構、材料、動作及均等者用意在於包括結合如具體主張之其它主張專利權之元件進行任何結構、材料或動作。已為了描述及說明而呈現本揭露的說明，但無意於具有徹底性或侷限於所揭示形式的揭露。許多修改及變化對於所屬技術領域中具有通常知識者將顯而易知而不脫離本揭露的範疇及精神。選擇並說明具體實施例是為了更佳闡釋本揭露之原理及實際應用，並且如適用於經思考之特定用途，讓所屬技術領域中具有通常知識者能夠理解本揭露經各種修改之各項具體實施例。

Claims (18)

  1. 一種形成擴散間斷部位之方法，該方法包含：提供結構，包括：絕緣體上覆半導體(SOI)基板之結構，該SOI基板具有複數個主動閘極及介於該複數個主動閘極之所選擇之一對主動閘極之間的虛設閘極；介於所選擇之該對主動閘極之各者與該虛設閘極之間的隆起源極/汲極區；以及淺溝槽隔離(STI)閘極切口區，該STI閘極切口區包括位在該複數個主動閘極之所選擇主動閘極之一部分下面的該SOI基板中之STI；藉由下列步驟形成該擴散間斷部位：將該虛設閘極之閘極堆疊移除至該SOI基板之埋置型絕緣體，建立第一開口；以及用介電質填充該第一開口以形成該擴散間斷部位，該擴散間斷部位與該埋置型絕緣體之上表面接觸；以及在該形成該擴散間斷部位的情況下，同時形成位在該複數個主動閘極之該所選擇主動閘極中之隔離，該隔離使該所選擇主動閘極分開成兩個已隔離的主動閘極部分，以及其中，該隔離係位於該STI上方。
  2. 如申請專利範圍第1項所述之方法，其中，在該所選擇主動閘極中形成該擴散間斷部位與該隔離包括：使用將該虛設閘極與該STI閘極切口區包覆之矽化物遮罩來形成矽化物；沉積接觸蝕刻終止層；形成使該接觸蝕刻終止層在該虛設閘極上方及該STI閘極切口區上方選擇性曝露之介電層；蝕刻該接觸蝕刻終止層以使該虛設閘極之該閘極堆疊曝露，並且使在該STI閘極切口區中之該所選擇主動閘極曝露，其中，移除該虛設閘極之該閘極堆疊亦包括將該所選擇主動閘極移除至該STI，建立第二開口，以及其中，用該介電質填充該第一開口包括用該介電質填充該第二開口，以在該所選擇主動閘極中形成該隔離，該隔離與該STI接觸。
  3. 如申請專利範圍第2項所述之方法，其中，在蝕刻該蝕刻終止層前，先在該STI閘極切口區中的該介電層中的開口中形成間隔物。
  4. 如申請專利範圍第1項所述之方法，更包含在移除該虛設閘極之前：使用將該虛設閘極包覆之矽化物遮罩來形成矽化物；沉積接觸蝕刻終止層；形成介電層，留下該接觸蝕刻終止層在該虛設閘極之該閘極堆疊上方曝露；以及蝕刻該接觸蝕刻終止層以使該虛設閘極之該閘極堆疊曝露。
  5. 如申請專利範圍第4項所述之方法，其中，該矽化物遮罩亦包覆位在該SOI基板上之多晶矽電阻器。
  6. 如申請專利範圍第1項所述之方法，更包含在用該介電質填充前，先在該第一開口內形成間隔物。
  7. 如申請專利範圍第1項所述之方法，其中，提供該結構更包括基板在當作通道區用於該複數個主動閘極之該SOI基板之SOI層中賦予壓縮應變基板。
  8. 一種形成積體電路(IC)結構之方法，該方法包含：提供全空乏絕緣體上覆半導體(FDSOI)基板，其包括：複數個閘極，位在該FDSOI基板之絕緣體上覆半導體(SOI)層中，該複數個閘極包括：含所選擇之一對主動閘極的複數個主動閘極，所選擇之該對主動閘極之各主動閘極包括內有壓縮應變之通道區，及介於所選擇之該對主動閘極之間的虛設閘極，隆起源極/汲極，相鄰各主動閘極、且介於所選擇之該對主動閘極之各主動閘極與該虛設閘極之間，以及淺溝槽隔離(STI)閘極切口區，其在該FDSOI基板中包括STI，位在該複數個主動閘極之所選擇主動閘極之一部分下面基板；使用將該虛設閘極與該STI閘極切口區包覆之矽化物遮罩來形成矽化物；沉積接觸蝕刻終止層；形成使該接觸蝕刻終止層在該虛設閘極之閘極堆疊上方、並且使該接觸蝕刻終止層在該STI閘極切口區上方之該所選擇主動閘極上方選擇性曝露之介電層；蝕刻該接觸蝕刻終止層以使該虛設閘極之該閘極堆疊曝露，並且使該STI閘極切口區中之該所選擇主動閘極曝露；進行蝕刻以：將該虛設閘極之該閘極堆疊移除至該FDSOI基板之埋置型絕緣體，建立第一開口，並且將該所選擇主動閘極之閘極堆疊移除至該STI，建立第二開口，以及用介電質填充該第一開口及該第二開口，以在該第一開口中形成擴散間斷部位至該埋置型絕緣體層、及在該第二開口中形成該所選擇主動閘極中之隔離至該STI。
  9. 如申請專利範圍第8項所述之方法，其中，該矽化物遮罩亦包覆多晶矽電阻器。
  10. 如申請專利範圍第8項所述之方法，更包含在用該介電質填充前，先在該第一開口內形成間隔物。
  11. 如申請專利範圍第8項所述之方法，其中，在該蝕刻該蝕刻終止層前，先在該STI閘極切口區中的該介電層中之開口中形成間隔物。
  12. 一種積體電路(IC)結構，包含：絕緣體上覆半導體(SOI)基板，在埋置型絕緣體上方包括SOI層基板；一對第一主動閘極，形成有該SOI層；虛設閘極，在該對第一主動閘極之間形成有該SOI層；擴散間斷部位，位於該虛設閘極下面，該擴散間斷部位延展至該埋置型絕緣體之上表面；以及第二主動閘極，該第二主動閘極包括使該第二主動閘極分開成兩個已隔離的主動閘極部分之隔離，該隔離延展至該SOI基板中之淺溝槽隔離。
  13. 如申請專利範圍第12項所述之IC結構，該擴散間斷部位與其上方之該虛設閘極自對準。
  14. 如申請專利範圍第12項所述之IC結構，其中，該SOI層包括壓縮應力或拉伸應力。
  15. 如申請專利範圍第12項所述之IC結構，更包含間隔物，介於該隔離與該兩個已隔離的主動閘極部分之各者之間。
  16. 如申請專利範圍第12項所述之IC結構，其中，該SOI基板包括全空乏絕緣體上覆半導體(FDSOI)基板，並且該對主動閘極各形成p型場效電晶體。
  17. 如申請專利範圍第12項所述之IC結構，其中，該對主動閘極各形成n型場效電晶體。
  18. 如申請專利範圍第12項所述之IC結構，更包含隆起源極/汲極區，介於各主動閘極與該虛設閘極之間，該隆起源極/汲極區在該擴散間斷部位相鄰處無刻面。
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