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TWI678807B - 半導體裝置 - Google Patents

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TWI678807B
TWI678807B TW105104522A TW105104522A TWI678807B TW I678807 B TWI678807 B TW I678807B TW 105104522 A TW105104522 A TW 105104522A TW 105104522 A TW105104522 A TW 105104522A TW I678807 B TWI678807 B TW I678807B
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drain
fin
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source
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TW105104522A
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Inventor
鄭鍾基
Jongki Jung
姜明一
Myungil Kang
金倫楷
Yoonhae Kim
李寬欽
Kwanheum Lee
Original Assignee
南韓商三星電子股份有限公司
Samsung Electronics Co., Ltd.
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Publication date
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Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一種半導體裝置包括：基板；主動式鰭片，自所述基板突出；以及非對稱菱形源極/汲極，安置於所述主動式鰭片的上表面上。所述源極/汲極包括第一晶體成長部分及第二晶體成長部分，所述第二晶體成長部分與所述第一晶體成長部分共用平面且具有安置於較所述第一晶體成長部分的下表面低的高度處的下表面。

Description

半導體裝置
本發明概念的實施例是有關於一種半導體裝置，且更具體而言，是有關於一種包括具有左右非對稱形狀的晶體成長源極/汲極的半導體裝置及一種製造所述半導體裝置的方法。
近來，安裝於行動產品中的半導體晶片已趨向超小型化及高度積體化，且因此半導體裝置的大小已變小。
由於整合於半導體晶片中的半導體裝置的大小縮小，因此晶體成長源極/汲極的接觸面積減小且半導體裝置的導通電流（on-current）特性劣化。已提出了各種方法來解決該些問題。
本發明概念的實施例提供一種其中藉由成長具有非對稱形狀的源極/汲極而進一步確保源極/汲極的接觸面積的半導體裝置。
本發明概念的其他實施例提供一種形成有利於高度積體化且具有極佳電性特性的半導體裝置的方法。
本發明概念的技術目的並非僅限於以上揭露內容；基於以下說明，對此項技術中具有通常知識者而言，其他目的可變得顯而易見。
根據本發明概念的一個態樣，一種半導體裝置包括：基板；主動式鰭片，自所述基板突出；以及非對稱菱形源極/汲極，安置於所述主動式鰭片的上表面上。所述源極/汲極包括第一晶體成長部分及第二晶體成長部分，所述第二晶體成長部分與所述第一晶體成長部分共用平面且具有安置於較所述第一晶體成長部分的下表面低的高度處的下表面。
所述第一晶體成長部分可接觸所述主動式鰭片的所述上表面，且所述第二晶體成長部分可接觸所述主動式鰭片的側面。所述第二晶體成長部分可與所述第一晶體成長部分共用所述平面且具有矩形形狀。
根據本發明概念的另一態樣，一種半導體裝置包括：基板；主動式鰭片，自所述基板突出；裝置隔離層，填充於所述主動式鰭片之間；以及非對稱源極/汲極，形成於所述主動式鰭片上。與所述主動式鰭片的側面相鄰的所述裝置隔離層的上表面安置於相對低的高度處，且與平行於所述側面的其他側面相鄰的所述裝置隔離層的上表面安置于相對高的高度處。所述源極/汲極包括第一晶體成長部分及第二晶體成長部分，所述第一晶體成長部分接觸所述主動式鰭片的上表面及所述裝置隔離層的安置於所述相對高的高度處的所述上表面，所述第二晶體成長部分與所述第一晶體成長部分共用平面並接觸所述主動式鰭片的側面及所述裝置隔離層的安置於所述相對低的高度處的所述上表面。
與主動式鰭片的相互面對的側面相鄰的所述裝置隔離層的上表面可安置於相同的高度處。所述半導體裝置可更包括與所述主動式鰭片交叉的閘極堆疊。所述閘極堆疊中的每一者可包括閘極介電層及閘電極。所述閘極介電層可包括下表面及垂直於所述下表面的側面，所述下表面接觸所述裝置隔離層的所述上表面及所述主動式鰭片的所述上表面。所述閘電極可接觸所述閘極介電層的所述下表面及所述側面。
所述半導體裝置可更包括第一溝槽及第二溝槽，所述第一溝槽被所述主動式鰭片共用且具有第一寬度，所述第二溝槽具有大於所述第一寬度的第二寬度。所述第一溝槽的側面及所述第二溝槽的側面可為所述主動式鰭片的側面。所述裝置隔離層可填充所述第一溝槽及所述第二溝槽，且與所述第一溝槽的所述側面相鄰的所述裝置隔離層的上表面可安置於較與所述第二溝槽的側面相鄰的所述裝置隔離層的上表面高的高度處。
根據本發明概念的又一態樣，一種半導體裝置包括：基板；主動式鰭片，自所述基板突出並包括第一鰭片區域及凹陷的第二鰭片區域；閘極堆疊，與所述第一鰭片區域交叉；間隔體，位於所述閘極堆疊的側面上；裝置隔離層，覆蓋所述主動式鰭片的下部部分；以及非對稱源極/汲極，位於所述第二鰭片區域上。所述源極/汲極中的每一者包括第一晶體成長部分及第二晶體成長部分，所述第二晶體成長部分與所述第一晶體成長部分共用平面且具有安置於較所述第一晶體成長部分的下表面低的高度處的下表面。
所述半導體裝置可更包括：第一殘留物，位於所述第一晶體成長部分與所述裝置隔離層之間；以及第二殘留物，位於所述第二晶體成長部分與所述裝置隔離層之間。所述第一殘留物及所述第二殘留物可包含與所述間隔體相同的材料。所述第一殘留物的上表面可安置於與所述主動式鰭片的上表面相同或較所述主動式鰭片的所述上表面高的高度處，且所述第二殘留物的上表面可安置於較所述第一殘留物的所述上表面低的高度處。
所述裝置隔離層的與所述第一殘留物接觸的上表面及所述裝置隔離層的與所述第二殘留物接觸的上表面可安置於相同的高度處。所述凹陷的第二鰭片區域中的每一者可包括凹陷的上表面及垂直於所述凹陷的上表面的凹陷的側面。所述源極/汲極中的每一者的所述第一晶體成長部分可接觸所述凹陷的第二鰭片區域中的每一者的所述凹陷的上表面及所述凹陷的側面。所述半導體裝置可更包括與所述源極/汲極接觸的源極/汲極觸點。所述半導體裝置可更包括安置於所述源極/汲極與所述源極/汲極觸點之間的矽化物層。
根據本發明概念的又一態樣，一種半導體裝置包括：基板；主動式鰭片，自所述基板突出；以及源極/汲極，同時接觸所述主動式鰭片且具有合併的形狀。所述源極/汲極包括第一晶體成長部分、第二晶體成長部分及第三晶體成長部分，所述第一晶體成長部分接觸所述主動式鰭片的上表面，所述第二晶體成長部分與所述第一晶體成長部分共用平面且接觸所述主動式鰭片的側面，且所述第三晶體成長部分以所述第一晶體成長部分的相鄰邊緣被合併的方式形成。
本發明概念的某些實施例是有關於一種半導體裝置，所述半導體裝置包括：基板；主動式鰭片，自所述基板突出；以及菱形源極/汲極，安置於所述主動鰭片的上表面上。所述菱形源極/汲極可包括第一晶體成長部分及第二晶體成長部分。所述第二晶體成長部分可包括安置於較所述第一晶體成長部分的下表面低的高度處的下表面。
在某些實施例中，所述半導體裝置可包括：裝置隔離層，相鄰於所述主動式鰭片；第一殘留物，安置於所述主動式鰭片的所述第一晶體成長部分與所述裝置隔離層之間；以及第二殘留物，安置於所述主動式鰭片的所述第二晶體成長部分與所述裝置隔離層之間。所述第一殘留物的上表面可安置於與所述主動式鰭片的上表面相同的高度處或較所述主動式鰭片的所述上表面高的高度處。所述第二殘留物的上表面可安置於較所述第一殘留物的所述上表面及/或所述主動式鰭片的所述上表面低的高度處。
在某些實施例中，所述主動式鰭片可為第一主動式鰭片，且所述菱形源極/汲極可為第一菱形源極/汲極。所述半導體裝置可更包括：第二主動式鰭片，自所述基板突出並藉由所述裝置隔離層而與所述第一主動式鰭片間隔開；第二菱形源極/汲極，安置於所述第二主動式鰭片的上表面上，所述第二菱形源極/汲極包括第三晶體成長部分及第四晶體成長部分。所述第四晶體成長部分可包括安置於較所述第三晶體成長部分的下表面低的高度處的下表面。合併晶體成長（merging crystal growth）可連接所述第一菱形源極/汲極的所述第一晶體成長部分與所述第二菱形源極/汲極的所述第三晶體成長部分。在某些實施例中，所述合併晶體成長可遠離所述第一菱形源極/汲極的所述第二晶體成長部分，且所述合併晶體成長可遠離所述第二菱形源極/汲極的所述第四晶體成長部分。所述第一菱形源極/汲極的摻雜劑濃度（dopant concentration）可朝所述第一菱形源極/汲極的上端部逐漸增大。
在某些實施例中，所述半導體裝置可包括：閘極堆疊，包括閘極介電層及閘電極；間隔體，使所述閘極堆疊與所述第一菱形源極/汲極及所述第二菱形源極/汲極電性隔離；以及接觸電極，相鄰於所述間隔體。所述接觸電極可直接接觸所述第一菱形源極/汲極、所述第二菱形源極/汲極及所述合併晶體成長。
應注意，參照一個實施例進行闡述的本揭露內容的態樣可被併入不同的實施例中，儘管並未對此予以具體闡述。即，所有實施例及/或任意實施例的特徵可以任意方式及/或組合形式進行組合。本發明的該些及其他目標及/或態樣在以下說明中進行詳細解釋。
其他實施例的細節包括於具體實施方式及圖式中。
藉由參照附圖及欲在下文中進行闡述的某些實施例，本發明概念的優點及特徵以及其達成方法將顯而易見。然而，該些發明概念可實施為不同的形式，而不應被視為僅限於本文中所說明的實施例。更確切而言，提供該些實施例是為了使本揭露內容透徹及完整並向熟習此項技術者充分地傳達本發明概念。因此，所有此種潤飾均旨在包括於如申請專利範圍所界定的本發明概念的範圍內。
本文中所用的用於闡述本發明實施例的術語並非旨在限制本發明的範圍。本文件中所用的單數形式不應排除多於一個指示物的存在。換言之，本發明的以單數形式指稱的元件可為一或多個，除非上下文中清楚地另外指明。更應理解，當在本文中使用用語「包括（comprises/comprising）」、「包含（includes及/或including）」時，是表明所陳述的元件、組件、步驟、操作、及/或裝置的存在，但不排除一或多個其他元件、組件、步驟、操作、及/或裝置的存在或添加。
本文中參照剖視圖及/或平面圖來闡述實施例，所述剖視圖及平面圖是理想化實施例及中間結構的示意圖。在圖式中，為清楚起見，可誇大層及區的大小及相對大小。因此，預期存在例如由製造技術及/或容差導致的與圖示形狀的偏差。因此，實施例不應被視為僅限於本文中所示區的特定形狀，而是欲包括由例如製造造成的形狀的偏差。舉例而言，被示出為矩形的蝕刻區將通常具有圓形特徵或曲線特徵。因此，圖中所示的區是示意性的且其形狀並非旨在說明裝置的區的實際形狀且並非旨在限制本發明概念的範圍。
在本說明書通篇中，相同的編號指代相同的元件。因此，相同的編號及相似的編號亦可參照其他圖式進行闡述，即使其未在對應圖式中進行具體闡述。此外，當編號未標記於圖式中時，可參照其他圖式闡述所述編號。
隨著半導體裝置的大小進一步減小，源極/汲極區的傳統接觸區域減小且半導體裝置的導通電流特性劣化。本發明概念源自於需增大晶體成長源極/汲極的接觸區域以提高導通電流特性此一認知。此可使用左右非對稱菱形源極/汲極達成，如現在將進一步詳細闡述。
圖1A(a)是說明根據本發明概念的實施例的一種半導體裝置的立體圖。圖1A(b)是圖1A(a)所示的部分E1的放大圖。圖1B是沿圖1A(a)所示的線I-I’截取的剖視圖。圖1C是沿圖1A(a)所示的線II-II’截取的剖視圖。圖1D(a)是沿圖1A(a)所示的線III-III’截取的剖視圖，且圖1D(b)是圖1D(a)所示的部分E1a的放大圖。
參照圖1A(a)、圖1A(b)、圖1B、及圖1C，根據本發明概念的實施例的半導體裝置100a可包括基板102a、自基板102a的表面突出的主動式鰭片102b、裝置隔離層104、閘極堆疊118、間隔體108、具有非對稱形狀的晶體成長源極/汲極114a、及層間絕緣層116。
基板102a可包括突出的主動式鰭片102b、第一溝槽TR1、第二溝槽TR2、及第三溝槽TR3。第一溝槽TR1及第二溝槽TR2可在當基板102a凹陷以形成主動式鰭片102b時形成。第一溝槽TR1的側面及第二溝槽TR2的側面可為主動式鰭片102b的側面。第一溝槽TR1的寬度TRW1及第二溝槽TR2的寬度TRW2可被解釋為相鄰主動式鰭片102b之間的距離。第一溝槽TR1的寬度TRW1可小於第二溝槽TR2的寬度TRW2。因此，共用第一溝槽TR1的主動式鰭片102b之間的距離可小於共用第二溝槽TR2的主動式鰭片102b之間的距離。第三溝槽TR3可藉由使第二溝槽TR2的底面TRB2凹陷而形成。第一溝槽TR1的底面TRB1可安置於與第二溝槽TR2的底面TRB2相同的高度處。第三溝槽TR3的底面TRB3可安置於較第一溝槽TR1的底面TRB1及第二溝槽TR2的底面TRB2低的高度處（即，更深入基板102a）。
主動區塊ABL可被第二溝槽TR2及/或第三溝槽TR3分隔開。每一主動區塊ABL可包括共用第一溝槽TR1的主動式鰭片102b。舉例而言，靜態隨機存取記憶體（Static Random Access Memory；SRAM）可包括具有不同類型的雜質的主動區塊ABL。第三溝槽TR3可使各主動區塊ABL電性絕緣。
主動式鰭片102b可彼此間隔開並可在遠離基板102a的方向上延伸。
參照圖1C，主動式鰭片102b可包括第一鰭片區域A及第二鰭片區域B。第二鰭片區域B可為凹陷的區域且可包括凹陷的上表面102ba及凹陷的側面102bb。第二鰭片區域B的凹陷的上表面102ba可安置於較第一鰭片區域A的上表面102ba`低的高度處。因此，主動式鰭片102b可具有包括凹的部分及凸的部分的凹凸形狀。基板102a可包括矽（Si）基板及鍺化矽（SiGe）基板。
參照圖1A(a)與圖1A(b)，裝置隔離層104可填充第一溝槽TR1、第二溝槽TR2、及第三溝槽TR3。裝置隔離層104的上表面可安置於較主動式鰭片102b的凹陷的上表面102ba低的高度處。填充第一溝槽TR1的裝置隔離層104的上表面可安置於較填充第二溝槽TR2的裝置隔離層104的上表面高的高度處。裝置隔離層104可包含氧化矽（SiO2 ）。
第一殘留物108a可存留於主動式鰭片102b的共用第一溝槽TR1的第一側面102bc上，且第二殘留物108b可存留於主動式鰭片102b的共用第二溝槽TR2且平行於第一側面102bc的第二側面102bd上。第一殘留物108a及第二殘留物108b可接觸填充第一溝槽TR1及第二溝槽TR2之裝置隔離層104的上表面。裝置隔離層104的接觸第一殘留物108a的上表面與接觸第二殘留物108b的上表面可安置於相同的高度處。第二殘留物108b的體積可小於第一殘留物108a。第一殘留物108a的上表面可安置於較第二殘留物108b的上表面高的高度處。主動式鰭片102b的第二側面102bd可包括被暴露出的部分K1。被暴露出的部分K1可為被主動式鰭片102b的凹陷的上表面102ba與第二殘留物108b的上表面之間的高度差暴露出的部分。
閘極堆疊118可具有在一方向上延伸的條形形狀。閘極堆疊118可彼此間隔開並與主動式鰭片102b交叉。閘極堆疊118可與主動式鰭片102b的第二鰭片區域B垂直地交叉。閘極堆疊118可包括閘極介電層118a及閘電極118b。閘極介電層118a可包括下表面118aa及垂直於下表面118aa的側面118ab，所述下表面118aa覆形地形成於裝置隔離層104的上表面上以及第二鰭片區域B的主動式鰭片102b的上表面及側面上。閘電極118b可接觸閘極介電層118a的下表面118aa及側面118ab並可填充由閘極介電層118a形成的空間。閘極介電層118a可包含高介電常數介電材料（high-k dielectric material）。更具體而言，所述高介電常數介電材料可包含氧化鉿（HfO2 ）、氧化鋁（Al2 O3 ）、氧化鋯（ZrO2 ）、或氧化鉭（Ta2 O5 ）。閘電極118b可包含鎢（W）或鋁（Al）。在某些實施例中，閘電極118b可具有包含障壁層的堆疊結構。
間隔體108可接觸閘極介電層118a的側面118ab。間隔體108可形成為多層（multilayer）形式。間隔體108可包含堆疊的氮化矽（SiNx ）層及碳化矽（SiC）層。在某些實施例中，間隔體108可包含堆疊的氮化矽（SiNx ）層及碳氮化矽（SiCN）層。第一殘留物108a及第二殘留物108b可包含與間隔體108相同的材料。更具體而言，第一殘留物108a及第二殘留物108b可為間隔體108的未被移除而存留的殘留物。
源極/汲極114a可具有左右非對稱的菱形形狀。每一源極/汲極114a可包括第一晶體成長部分114aa及第二晶體成長部分114ab。為便於說明，第一晶體成長部分114aa可被稱為「主成長部分」，且第二晶體成長部分114ab可被稱為「附加成長部分」。
主成長部分114aa可為自主動式鰭片102b的凹陷的上表面102ba及凹陷的側面102bb成長的一部分。附加成長部分114ab可為自主動式鰭片102b的第二側面102bd的被暴露出的部分K1成長的一部分。主成長部分114aa可具有左右非對稱的菱形形狀，且附加成長部分114ab可具有矩形形狀。附加成長部分114ab及主成長部分114aa可共用平面。
主成長部分114aa的下表面可接觸主動式鰭片102b的凹陷的上表面102ba及第一殘留物108a的上表面，且附加成長部分114ab的下表面可接觸主動式鰭片102b的第二側面102bd的被暴露出的部分K1及第二殘留物108b的上表面。附加成長部分114ab的下表面可安置于較主成長部分114aa的下表面低的高度處。
源極/汲極114a可在磊晶成長（epitaxial growth）製程中成長。源極/汲極114a可包含矽、鍺化矽、或碳化矽。源極/汲極114a可包含雜質。在半導體裝置100a是N型電晶體時，源極/汲極114a可包含N型雜質。在半導體裝置100a是P型電晶體時，源極/汲極114a可包含P型雜質。所述雜質可包含於所有源極/汲極114a中及所述源極/汲極114a之下的所有主動式鰭片102b中。所述雜質可在源極/汲極114a中不同地分佈。舉例而言，摻雜劑濃度可朝源極/汲極114a的上端部逐漸增大。
層間絕緣層116可覆蓋源極/汲極114a。層間絕緣層116的上表面可安置於與閘極堆疊118的上表面相同的高度處。
圖2(a)是闡述一種根據本發明概念的實施例的半導體裝置的剖視圖。圖2(b)是圖2(a)中的部分E2a的放大圖。參照圖2所闡述的配置可被理解為參照圖1D所闡述的配置的實施例。
參照圖2(a)與圖2(b)，半導體裝置100b可包括基板102a、主動式鰭片102b、具有左右非對稱的菱形形狀的晶體成長源極/汲極114a、及裝置隔離層104。
裝置隔離層104可填充以上參照圖1A(a)至圖1D所闡述的第一溝槽TR1、第二溝槽TR2、及第三溝槽TR3。
填充第一溝槽TR1及第二溝槽TR2之裝置隔離層104的上表面可安置于高的高度及低的高度處。所述高的高度可具有裝置隔離層104的上表面的各高度中的最高值，且所述低的高度可具有裝置隔離層104的上表面的各高度中的最低值。位於所述高的高度處的所述上表面可鄰近主動式鰭片102b的側面設置。裝置隔離層104的上表面的此種高度差可由主動式鰭片102b所共用的第一溝槽TR1及第二溝槽TR2的寬度TRW1及寬度TRW2（即，主動式鰭片102b之間的距離）決定。在第一溝槽TR1及第二溝槽TR2的寬度TRW1及寬度TRW2減小時，裝置隔離層104的上表面的高度差可顯著增大。此處，安置于所述高的高度處的一部分因較安置於所述低的高度處的一部分突出而在下文中被稱為「突起」。
因此，填充第一溝槽TR1的裝置隔離層104可包括自第一溝槽TR1的側面突出的第一突起104a。填充第二溝槽TR2的裝置隔離層104可包括自第二溝槽TR2的側面突出的第二突起104b。第一突起104a的上表面可安置於較第二突起104b的上表面高的高度處。第一突起104a的上表面可安置於與主動式鰭片102b的上表面相同的高度處或較主動式鰭片102b的上表面高的高度處。主動式鰭片102b的第二側面102bd可包括被暴露出的部分K2。
所述被暴露出的部分K2可為被主動式鰭片102b的凹陷的上表面102ba與第二突起104b的上表面之間的高度差暴露出的部分。
晶體成長源極/汲極114a可包括主成長部分114aa及附加成長部分114ab。主成長部分114aa的下表面可與主動式鰭片102b的上表面以及第一突起104a的上表面接觸。附加成長部分114ab的下表面可與主動式鰭片102b的第二側面102bd的被暴露出的部分K2以及第二突起104b的上表面接觸。附加成長部分114ab的下表面可安置于較主成長部分114aa的下表面低的高度處。
圖3A是說明一種根據本發明概念的實施例的半導體裝置的立體圖。圖3B是沿圖3A所示的線IV-IV’截取的剖視圖。
在圖3A所示的配置中，與圖1所示參考編號相同的參考編號可表示與圖1所示組件相同的組件，且將不再對其予以詳細闡述。由於圖3A所示的部分E1及圖3B所示的部分E1a分別具有與圖1A(b)及圖1D(b)相同的配置，因此可參照該些圖。
參照圖3A、圖3B、圖1A(b)、圖1C、及圖1D(b)，根據本發明概念的實施例的半導體裝置100c可包括基板102a、自基板102a的表面突出的主動式鰭片102b、裝置隔離層104、閘極堆疊118、間隔體108、合併的晶體成長源極/汲極114b及層間絕緣層116。
基板102a可包括突出的主動式鰭片102b、第一溝槽TR1、第二溝槽TR2、及第三溝槽TR3。第一溝槽TR1的側面可為相鄰主動式鰭片102b的第一側面102bc，且第二溝槽TR2的側面可為平行於主動式鰭片102b的第一側面102bc的第二側面102bd。
第一殘留物108a可存留於主動式鰭片102b的第一側面102bc上，且第二殘留物108b可存留於主動式鰭片102b的第二側面102bd上。第一殘留物108a的上表面可安置於與主動式鰭片102b的上表面相同的高度處或較主動式鰭片102b的上表面高的高度處。第二殘留物108b的上表面可安置於較第一殘留物108a的上表面低的高度處。主動式鰭片102b的第二側面102bd可包括被暴露出的部分K1。被暴露出的部分K1可為被主動式鰭片102b的凹陷的上表面102ba與第二殘留物108b的上表面之間的高度差暴露出的部分。第一殘留物108a及第二殘留物108b可包含與間隔體108相同的材料。
合併的晶體成長源極/汲極114b可接觸多個主動式鰭片102b，且可包括第一晶體成長部分114ba、第二晶體成長部分114bb及第三晶體成長部分114bc。為便於說明，第一晶體成長部分114ba可被稱為「主成長部分」，第二晶體成長部分114bb可被稱為「附加成長部分」，且第三晶體成長部分114bc可被稱為「合併的成長部分」。
主成長部分114ba可為自主動式鰭片102b的凹陷的上表面102ba及凹陷的側面102bb成長的部分。附加成長部分114bb可為自主動式鰭片102b的第二側面102bd的被暴露出的部分K1成長的部分。附加成長部分114bb可分別位於合併的晶體成長源極/汲極114b的一個側上及另一個側上。每一主成長部分114aa可與每一附加成長部分114bb共用平面。主成長部分114ba可具有菱形形狀，附加成長部分114bb可具有矩形形狀，且合併的成長部分114bc可被理解為具有其中主成長部分114ba的邊緣被合併的形狀。更具體而言，合併的成長部分114bc可為其中主成長部分114ba的相鄰邊緣被合併的部分，且所述合併的部分在晶體成長製程期間向上延伸及向下延伸。
主成長部分114ba的下表面可接觸主動式鰭片102b的上表面及第一殘留物108a的上表面，且附加成長部分114bb的下表面可接觸主動式鰭片102b的側面及第二殘留物108b的上表面。附加成長部分114bb的下表面可安置于較主成長部分114ba的下表面低的高度處。合併的成長部分114bc的下表面可安置于較主成長部分114ba的下表面高的高度處。
圖4是闡述根據本發明概念的實施例的一種半導體裝置的剖視圖。圖4可被理解為參照圖3B所闡述的配置的實施例。由於圖4所示的部分E2a具有與圖2(b)相同的配置，因此可參照此圖。
參照圖4及圖2(b)，根據本發明概念的實施例的半導體裝置100d可包括基板102a、主動式鰭片102b、合併的晶體成長源極/汲極114b及裝置隔離層104。
裝置隔離層104可填充上述第一溝槽TR1、第二溝槽TR2、及第三溝槽TR3。填充第一溝槽TR1的裝置隔離層104的上表面可安置於較填充第二溝槽TR2的裝置隔離層104的上表面高的高度處。填充第一溝槽TR1的裝置隔離層104的上表面可安置于高的高度及低的高度處。安置于所述高的高度處的一部分因較安置於所述低的高度處的一部分更為突出而在下文中被稱為「突起」。
因此，填充第一溝槽TR1的裝置隔離層104可包括自第一溝槽TR1的側面突出的第一突起104a。填充第二溝槽TR2的裝置隔離層104可包括自第二溝槽TR2的側面突出的第二突起104b。第一突起104a的上表面可安置於較第二突起104b的上表面高的高度處。主動式鰭片102b的第二側面102bd可包括被暴露出的部分K2。所述被暴露出的部分K2可為被主動式鰭片102b的凹陷的上表面與第二突起104b的上表面之間的高度差暴露出的部分。
如上所述，合併的晶體成長源極/汲極114b可具有其中具有非對稱菱形形狀的晶體成長部分的邊緣被合併的形狀。合併的晶體成長源極/汲極114b可包括主成長部分114ba、附加成長部分114bb及合併的成長部分114bc。
主成長部分114ba的下表面可接觸主動式鰭片102b的上表面及第一突起104a的上表面，且附加成長部分114bb的下表面可接觸主動式鰭片102b的第二側面102bd的被暴露出的部分K2以及第二突起104b的上表面。附加成長部分114bb的下表面可安置于較主成長部分114ba的下表面低的高度處。合併的成長部分114bc的下表面可安置于較主成長部分114ba的下表面高的高度處。
圖5A、圖6A、圖7A(a)、圖8A(a)、圖9A、圖10A、圖11A、圖12A、及圖13A是說明一種根據製程順序製造根據本發明概念的實施例的半導體裝置的方法的製程立體圖。圖5B、圖6B、圖7B、圖8B、圖9B、圖10B、圖11B、圖12B、及圖13B是分別沿所述立體圖所示的線V-V’截取的剖視圖（此處，線V-V’將不在圖6A、圖7A(a)、圖8A(a)、以及圖9A、圖10A、圖11A、圖12A、及圖13A中予以表示）。
參照圖5A及圖5B，一種製造根據本發明概念的實施例的半導體裝置100a的方法可包括形成多個自單個基板102a突出的主動式鰭片102b、覆蓋主動式鰭片102b的側面的裝置隔離層104及與主動式鰭片102b交叉的犧牲閘極堆疊106。
形成主動式鰭片102b可包括藉由使基板102a凹陷而形成第一溝槽TR1及第二溝槽TR2。第一溝槽TR1的底面TRB1可安置於與第二溝槽TR2的底面TRB2相同的高度處。第一溝槽TR1的寬度TRW1及第二溝槽TR2的寬度TRW2可被理解為相鄰主動式鰭片102b之間的距離。第一溝槽TR1的寬度TRW1可小於第二溝槽TR2的寬度TRW2。因此，共用第一溝槽TR1的主動式鰭片102b之間的距離可小於共用第二溝槽TR2的主動式鰭片102b之間的距離。
主動式鰭片102b可包括多個第一鰭片區域A及多個第二鰭片區域B。第一鰭片區域A可為被犧牲閘極堆疊106垂直地交叉的區域，且第二鰭片區域B可為被暴露出的區域。
所述方法可更包括形成第三溝槽TR3。第三溝槽TR3可藉由使第二溝槽TR2的底面TRB2凹陷而形成。第三溝槽TR3的底面TRB3可安置於較第一溝槽TR1的底面TRB1及第二溝槽TR2的底面TRB2低的高度處。
主動區塊ABL可被第二溝槽TR2及/或第三溝槽TR3分隔開。主動區塊ABL可包括共用第一溝槽TR1的主動式鰭片102b。舉例而言，靜態隨機存取記憶體（SRAM）可包括具有不同類型的雜質的主動區塊ABL。第三溝槽TR3可使上述各主動區塊ABL電性絕緣。
基板102a可為晶體成長基板。舉例而言，基板102a可包括矽基板或鍺化矽基板。
裝置隔離層104可填充第一溝槽TR1、第二溝槽TR2及第三溝槽TR3。裝置隔離層104的上表面可安置於較主動式鰭片102b的上表面低的高度處。裝置隔離層104的上表面可接觸犧牲閘極堆疊106的下表面。舉例而言，裝置隔離層104可包含SiO2 。
犧牲閘極堆疊106可與主動式鰭片102b的第二鰭片區域B交叉並彼此間隔開。犧牲閘極堆疊106可包括犧牲介電層106a、犧牲閘極106b及堆疊於犧牲閘極106b的上表面上的硬遮罩106c。犧牲介電層106a可形成於犧牲閘極106b與主動式鰭片102b的第一鰭片區域A之間。犧牲介電層106a可為藉由對主動式鰭片102b的表面進行熱氧化而形成的氧化矽層。犧牲閘極106b可接觸犧牲介電層106a的表面及裝置隔離層104的上表面。犧牲閘極106b可包含多晶矽（polysilicon）。硬遮罩106c可用作用于形成犧牲閘極106b的蝕刻遮罩。硬遮罩106c可包含SiNx 。
參照圖6A及圖6B，所述方法可包括形成間隔體層108A。
間隔體層108A可覆形地覆蓋犧牲閘極堆疊106、主動式鰭片102b的第二鰭片區域B及裝置隔離層104的上表面。間隔體層108A可包含堆疊的SiNx 層及SiC層。在某些實施例中，間隔體層108A可包含堆疊的SiNx 層及SiCN層。
圖7A(a)是製程立體圖，且圖7A(b)是圖7A(a)中的部分E3的放大圖。
參照圖7A(a)、圖7A(b)及圖7B，所述方法可包括在犧牲閘極堆疊106的側面上形成間隔體108。
在形成間隔體108時，第一殘留物108a可存留於主動式鰭片102b的共用第一溝槽TR1的第一側面102bc上。第二殘留物108b可存留於共用第二溝槽TR2且平行於第一側面102bc的第二側面102bd上。第二殘留物108b的體積可小於第一殘留物108a。第一殘留物108a的上表面可安置於較第二殘留物108b的上表面高的高度處。覆蓋犧牲閘極堆疊106之間隔體108的側面的上表面可安置於較犧牲閘極堆疊106的硬遮罩106c的上表面低的高度處。
主動式鰭片102b的第二側面102bd可被第一殘留物108a的上表面與第二殘留物108b的上表面之間的高度差LD1暴露出。
舉例而言，間隔體108可在回蝕（etch-back）製程中形成。第一殘留物108a及第二殘留物108b可為在回蝕製程結束後存留的間隔體層108A的殘留物。由於第一溝槽TR1的寬度TRW1與第二溝槽TR2的寬度TRW2之間的差，可產生第一殘留物108a的體積與第二殘留物108b的體積之間的差。此乃因移除形成於寬度大的第二溝槽TR2中的間隔體層108A的速率較移除形成於寬度小的第一溝槽TR1中的間隔體層108A的速率快。
在回蝕製程期間，裝置隔離層104的上表面可凹陷。裝置隔離層104可包括被第一殘留物108a及第二殘留物108b覆蓋的上表面以及被暴露出的上表面。高度差可存在於裝置隔離層104的上表面之間。舉例而言，在裝置隔離層104中，所述被第一殘留物108a及第二殘留物108b覆蓋的上表面可安置於較所述被暴露出的上表面高的高度處。
圖8A(a)是製程立體圖，且圖8A(b)是圖8A(a)中的部分E4的放大圖。
參照圖8A(a)、圖8A(b)及圖8B，所述方法可包括使主動式鰭片102b的第二鰭片區域B凹陷。
所述使第二鰭片區域B凹陷的製程可包括移除主動式鰭片102b的未被裝置隔離層104覆蓋的部分。所述凹陷的第二鰭片區域B可包括凹陷的上表面102ba及凹陷的側面102bb。第二鰭片區域B的凹陷的上表面102ba可安置於較第一鰭片區域A的上表面102ba`低的高度處。舉例而言，主動式鰭片102b可具有包括凹的部分及凸的部分的凹凸形狀。
第二鰭片區域B的凹陷的上表面102ba可安置於與第一殘留物108a的上表面相同的高度處或較第一殘留物108a的上表面低的高度處，且安置於較第二殘留物108b的上表面高的高度處。第二鰭片區域B的第二側面102bd可包括被暴露出的部分K1。被暴露出的部分K1可為被第二殘留物108b的上表面與第二鰭片區域B的凹陷的上表面102ba之間的高度差暴露出的部分。
在下文中，由於圖9A所示的部分E1具有與圖1A(b)所示者相同的配置，因此可參照此圖。
結合圖1A(b)一起參照圖9A及圖9B，所述方法可包括進行晶體成長製程以自主動式鰭片102b的凹陷的上表面102ba及凹陷的側面102bb成長源極/汲極114a。
源極/汲極114a可成長為具有左右非對稱的菱形形狀。具有左右非對稱的菱形形狀的源極/汲極114a可包括主成長部分114aa及附加成長部分114ab。
主成長部分114aa可為自主動式鰭片102b的凹陷的上表面102ba及凹陷的側面102bb成長的部分，且附加成長部分114ab可為自主動式鰭片102b的第二側面102bd的被暴露出的部分K1成長的部分。主成長部分114aa可具有菱形形狀，且附加成長部分114ab可具有矩形形狀。主成長部分114aa及附加成長部分114ab可共用平面。
主成長部分114aa的下表面可與主動式鰭片102b的上表面及第一殘留物108a的上表面接觸。附加成長部分114ab的下表面可與主動式鰭片102b的第二側面102bd的被暴露出的部分K1及第二殘留物108b的上表面接觸。附加成長部分114ab的下表面可安置于較主成長部分114aa的下表面低的高度處。
舉例而言，源極/汲極114a可在磊晶成長製程中形成。源極/汲極114a可包含矽、鍺化矽或碳化矽。源極/汲極114a可包含雜質。源極/汲極114a可包含N型雜質或P型雜質。所述雜質可在源極/汲極114a中不同地分佈。舉例而言，在進行晶體成長製程的同時，摻雜劑濃度可基於主動式鰭片102b而增大。
參照圖10A及圖10B，所述方法可包括：形成層間絕緣層116，以覆蓋源極/汲極114a；以及移除硬遮罩106c。
層間絕緣層116的上表面、間隔體108的上表面、及犧牲閘極106b的上表面可安置於相同的高度處。層間絕緣層116可包含SiO2 。
參照圖11A及圖11B，所述方法可包括形成閘極溝槽GT。
所述形成閘極溝槽GT可包括移除犧牲閘極106b。此處，犧牲介電層106a可用於在移除犧牲閘極106b的同時防止主動式鰭片102b受損。犧牲介電層106a可與犧牲閘極106b一起移除或可存留。
閘極溝槽GT的側面可為間隔體108的側面。閘極溝槽GT的下表面可為裝置隔離層104的表面及主動式鰭片102b的被閘極溝槽GT暴露出的表面。在犧牲介電層106a存留時，閘極溝槽GT的底面可為裝置隔離層104的表面及環繞主動式鰭片102b的犧牲介電層106a的表面。
參照圖12A及圖12B，所述方法可包括在閘極溝槽GT中形成閘極堆疊118。
閘極堆疊118可包括閘極介電層118a及閘電極118b。閘極介電層118a可包括下表面118aa及垂直於下表面118aa的側面118ab。閘極介電層118a的下表面118aa可覆形地形成於裝置隔離層104的表面上及主動式鰭片102b的暴露於閘極溝槽GT中的側面上及上表面上。閘極介電層118a的側面118ab可接觸閘極溝槽GT的側面。閘電極118b可接觸閘極介電層118a的下表面118aa及側面118ab並可填充閘極溝槽GT。閘極介電層118a的上表面、閘電極118b的上表面及層間絕緣層116的上表面可安置於相同的高度處。
閘極介電層118a可包含高介電常數（high-k）材料。在閘極介電層118a是由高介電常數材料形成時，即使在閘極介電層118a薄時，亦會有利地減小漏電流（leakage current）。所述高介電常數材料可包括HfO2 、Al2 O3 、ZrO2 、或Ta2 O5 。閘電極118b可包含鎢或鋁。在某些實施例中，閘電極118b可具有包含緩衝層的堆疊式結構。所述緩衝層可包含氮化鈦（TiN）或氮化鉭（TaN）。
參照圖13A及圖13B，所述方法可包括形成保護層120、通孔（via hole）122及接觸電極126。
保護層120可覆蓋閘電極118b的上表面及層間絕緣層116的上表面。保護層120可包含SiOx 。
通孔122可穿過層間絕緣層116及保護層120。通孔122的上表面可具有在一方向上延伸的條形形狀。藉由通孔122，源極/汲極114a的主成長部分114aa的表面及附加成長部分114ab的表面可被暴露出。
接觸電極126可填充通孔122並接觸源極/汲極114aa。接觸電極126可被稱為插塞（plug）。接觸電極126可包含鎢。
在某些實施例中，接觸電極126可與圖17所示的在相鄰源極/汲極之間包括合併晶體成長的裝置結合使用。接觸電極126可直接接觸第一菱形源極/汲極、第二菱形源極/汲極及合併的晶體成長。
所述方法可更包括在經由通孔122而暴露出的源極/汲極114a的表面上形成矽化物層124。所述形成矽化物層124可包括：將導電性金屬注入于在通孔122中被暴露出的源極/汲極114a上；以及進行熱處理（thermal treatment）製程。矽化物層124可形成於源極/汲極114a與接觸電極126之間。
藉由上述製程，可製成根據本發明概念的實施例的半導體裝置。
圖14(a)至圖16(a)是說明一種製造根據本發明概念的實施例的半導體裝置的方法的製程立體圖。圖14(a)可被理解為說明在上述各製程中的參照圖5A及圖5B所闡述的製程之後所欲進行的製程。
圖14(a)是製程立體圖，且圖14(b)是圖14(a)中的部分E5的放大圖。
參照圖14(a)、圖14(b)、圖6A、及圖6B，所述製造根據本發明概念的另一實施例的半導體裝置100c的方法可包括在犧牲閘極堆疊106的側面上形成間隔體108。
所述形成間隔體108可包括藉由蝕刻製程而部分地移除間隔體層108A。在蝕刻製程期間，在間隔體層108A中，覆蓋主動式鰭片102b的第二鰭片區域B的部分及覆蓋硬遮罩106c的部分可被移除。隨後，裝置隔離層104的上表面可被過度蝕刻。
填充第一溝槽TR1及第二溝槽TR2的裝置隔離層104的上表面可安置于高的高度處及低的高度處。所述高的高度可被理解為裝置隔離層104的上表面的最高高度，且所述低的高度可被理解為裝置隔離層104的上表面的最低高度。安置于所述高的高度處的所述一部分因相對於安置於所述低的高度的所述一部分突出而在下文中被稱為「突起」。
因此，填充第一溝槽TR1的裝置隔離層104可包括自第一溝槽TR1的側面突出的第一突起104a。填充第二溝槽TR2的裝置隔離層104可包括自第二溝槽TR2的側面突出的第二突起104b。第一突起104a的上表面可安置於較第二突起104b的上表面高的高度處。因此，主動式鰭片102b的第一側面102bc（即，第一溝槽TR1的側面）可包括第一突起104a，且主動式鰭片102b的平行於第一側面102bc的第二側面102bd（即，第二溝槽TR2的側面）可包括第二突起104b。因此，主動式鰭片102b的第二側面102bd可被第一突起104a的上表面與第二突起104b的上表面之間的高度差LD2更多地暴露出。
更具體而言，第一突起104a及第二突起104b可因裝置隔離層104的與溝槽TR1的中心部分及溝槽TR2的中心部分對應的上表面的凹陷速率較裝置隔離層104的與第一溝槽TR1的側面及第二溝槽TR2的側面相鄰的上表面快而形成。此外，第一突起104a與第二突起104b可因形成於寬度大的第二溝槽TR2中的裝置隔離層104的移除速率較形成於寬度小的第一溝槽TR1中的裝置隔離層104快而具有高度差。
在下文中，圖15(a)是製程立體圖，且圖15(b)是圖15(a)中的部分E6的放大圖。
參照圖15(a)、圖15(b)及圖8B，所述方法可包括使主動式鰭片102b的第二鰭片區域B凹陷。
所述使第二鰭片區域B凹陷可包括移除主動式鰭片102b的未被裝置隔離層104覆蓋而被暴露出的部分。凹陷的第二鰭片區域B可包括凹陷的上表面102ba及凹陷的側面102bb。第二鰭片區域B的凹陷的上表面102ba可安置於較第一鰭片區域A的上表面102ba`低的高度處。舉例而言，主動式鰭片102b可具有包括凹的部分及凸的部分的凹凸形狀。
第二鰭片區域B的凹陷的上表面102ba可安置於與第一突起104a的上表面相同的高度處或較第一突起104a的上表面低的高度處及較第二突起104b的上表面低的高度處。第二鰭片區域B的第二側面102bd可包括被暴露出的部分K2。所述被暴露出的部分K2可為被第二鰭片區域B的凹陷的上表面102ba與第二突起104b的上表面之間的高度差暴露出的部分。
在下文中，圖16(a)是製程立體圖，且圖16(b)是圖16(a)中的部分E2的放大圖。參照圖16(a)與圖16(b)，所述方法可包括進行晶體成長製程以在凹陷的第二鰭片區域B中成長源極/汲極114a。
源極/汲極114a可具有非對稱菱形形狀。源極/汲極114a可包括主成長部分114aa及附加成長部分114ab。主成長部分114aa可為自主動式鰭片102b的凹陷的上表面102ba及凹陷的側面102bb成長為菱形形狀的部分。附加成長部分114ab可為自主動式鰭片102b的第二側面102bd的被暴露出的部分K2成長的部分。附加成長部分114ab可具有矩形形狀。主成長部分114aa及附加成長部分114ab可共用平面。
主成長部分114aa的下表面可與主動式鰭片102b的上表面及第一突起104a的上表面接觸。附加成長部分114ab的下表面可與主動式鰭片102b的第二側面102bd的被暴露出的部分K2、及第二突起104b的上表面接觸。附加成長部分114ab的下表面可安置于較主成長部分114aa的下表面低的高度處。
舉例而言，源極/汲極114a可藉由磊晶製程而結晶。
後續製程可與以上參照圖10A、圖11A、圖12A、及圖13A所闡述的製程相同。
圖17是說明一種製造根據本發明概念的實施例的半導體裝置的方法的製程立體圖。
在欲參照圖17所闡述的製程之前進行的製程可與上述實施例中參照圖5A至圖8A(a)所闡述的製程相同。由於圖17所示的部分E1具有與圖1A(b)所示者相同的配置，因此可參照此圖。
參照圖15(a)、圖15(b)、圖17、及圖1A(b)，所述製造根據本發明概念的另一實施例的半導體裝置的方法可包括形成合併的晶體成長源極/汲極114b。
所述合併的晶體成長源極/汲極114b可接觸多個主動式鰭片102b，且可包括主成長部分114ba、附加成長部分114bb及合併的成長部分114bc。主成長部分114ba可為自主動式鰭片102b的凹陷的上表面102ba及凹陷的側面102bb成長的部分。附加成長部分114bb可為自主動式鰭片102b的第二側面102bd的被暴露出的部分K1成長的部分。附加成長部分114bb可安置於合併的晶體成長源極/汲極114b的一側及另一側。主成長部分114ba可與附加成長部分114bb共用平面。主成長部分114ba可具有菱形形狀，附加成長部分114bb可具有矩形形狀，且合併的成長部分114bc可被理解為其中主成長部分114ba的邊緣被合併的形狀。更具體而言，合併的成長部分114bc可為其中主成長部分114ba的相鄰邊緣被合併的部分，且所述合併的部分在晶體成長製程期間向上延伸及向下延伸。
在上述配置中，第一殘留物108a可存留於主動式鰭片102b的第一側面102bc（即，第一溝槽TR1的側面）上及裝置隔離層104的上表面上。第二殘留物108b可存留于平行於第一側面102bc的第二側面102bd上及附加成長部分114bb的下表面上。主成長部分114ba的下表面可接觸主動式鰭片102b的上表面及第一殘留物108a的上表面，且附加成長部分114bb的下表面可接觸主動式鰭片102b的側面及第二殘留物108b的上表面。附加成長部分114bb的下表面可安置于較主成長部分114ba的下表面低的高度處。合併的成長部分114bc的下表面可安置于較主成長部分114ba的下表面高的高度處。
參照圖4，在某些實施例中，第一殘留物108a及第二殘留物108b可被完全移除，自裝置隔離層104延伸的第一突起104a可存在於主動式鰭片102b的第一側面102bc上，且自裝置隔離層104延伸的第二突起104b可存在于平行於第一側面102bc的第二側面102bd上。
後續製程可與以上參照圖13A、圖13B、圖14(a)及圖14(b)所闡述者相同。
圖18是概念性地說明一種包括根據本發明概念的各種實施例所製造的半導體裝置100a、半導體裝置100b、半導體裝置100c或半導體裝置100d的半導體模組的圖。
參照圖18，根據本發明概念的實施例的半導體模組500可包括根據本發明概念的各種實施例所製造的半導體裝置100a、半導體裝置100b、半導體裝置100c或半導體裝置100d。半導體模組500可更包括裝設於模組基板510上的微處理器520。輸入/輸出端子540可安置於模組基板的至少一個側上。半導體模組500可包括記憶體卡或固態驅動機（solid state drive，SSD）。
圖19是概念性地說明一種包括根據本發明概念的各種實施例所製造的半導體裝置100a、半導體裝置100b、半導體裝置100c或半導體裝置100d的電子系統的方塊圖。
參照圖19，半導體裝置100a、半導體裝置100b、半導體裝置100c或半導體裝置100d可應用於電子系統600。電子系統600可包括主體610、微處理器單元620、電源供應器630、功能單元640及/或顯示控制器單元650。主體610可為包括印刷電路板（printed circuit board，PCB）的母板或系統板。微處理器單元620、電源供應器630、功能單元640及顯示控制器單元650可安裝或裝設於主體610上。顯示單元660可安置於主體610的表面上或主體610的外側上。舉例而言，顯示單元660可安置於主體610的表面上並顯示由顯示控制器單元650處理的影像。電源供應器630可接收來自外部電源的恆定電壓等、將所述電壓分成各種位準的所需電壓、並供應該些電壓至微處理器單元620、功能單元640及顯示控制器單元650等。微處理器單元620可接收來自電源供應器630的電壓以控制功能單元640及顯示單元660。功能單元640可執行電子系統600的各種功能。舉例而言，在電子系統600是行動電子設備（例如行動電話）時，功能單元640可具有若干組件用於藉由撥號或與外部設備670進行通訊來執行無線通訊功能，例如輸出影像至顯示單元660或輸出語音至揚聲器。在安裝有相機時，功能單元640可起到影像處理器（image processor）的作用。在應用本發明概念的實施例中，在電子系統600連接至記憶體卡等以擴大其容量時，功能單元640可為記憶體卡控制器。功能單元640可經由有線或無線通訊單元680而與外部設備670交換訊號。此外，在電子系統600需要通用序列匯流排（Universal Serial Bus，USB）等以擴展功能時，功能單元640可起到介面控制器（interface controller）的作用。根據本發明概念的實施例所製造的半導體裝置100a、半導體裝置100b、半導體裝置100c或半導體裝置100d可包括於功能單元640中。
圖20是概念性地說明一種包括根據本發明概念的各種實施例所製造的半導體裝置100a、半導體裝置100b、半導體裝置100c或半導體裝置100d的電子系統的方塊圖。
參照圖20，電子系統700可包括根據本發明概念的實施例所製造的半導體裝置100a、半導體裝置100b、半導體裝置100c、或半導體裝置100d。
電子系統700可應用於行動電子設備或電腦。舉例而言，電子系統700可包括記憶體系統712、微處理器714、隨機存取記憶體（random access memory，RAM）716及使用匯流排720進行資料通訊的使用者介面718。微處理器714可對電子系統700進行程式化及控制。隨機存取記憶體716可被用作微處理器714的運作記憶體。舉例而言，微處理器714或隨機存取記憶體716可包括根據本發明概念的實施例所製造的半導體裝置100a、半導體裝置100b、半導體裝置100c及半導體裝置100d中的一者。
微處理器714、隨機存取記憶體716及/或其他組件可組裝于單個封裝中。使用者介面718可用于向電子系統700輸入資料或自電子系統700輸出資料。記憶體系統712可儲存用於操作微處理器714的碼、由微處理器714處理的資料或外部輸入資料。記憶體系統712可包括控制器及記憶體裝置。
如上所述，根據本發明概念的各種實施例的一種半導體裝置可包括具有左右非對稱形狀的晶體成長源極/汲極。
藉由所述源極/汲極的非對稱形狀，可進一步確保源極/汲極的接觸面積，且因此可提高半導體裝置的導通電流特性。
在閱讀圖式及具體實施方式後，根據本發明概念的實施例的其他裝置、方法、及/或系統對於熟習此項技術者將顯而易見或變得顯而易見。所有此種附加裝置及/或系統均旨在包括於本說明中、本發明概念的範圍內、且受隨附申請專利範圍保護。此外，本文中所揭露的所有實施例均旨在可被單獨地實施或以任意方式及/或組合形式加以組合。
在圖式及說明書中，已揭露了代表性實施例，且儘管使用具體用語，然而所述具體用語的使用僅具有一般性及描述性意義而非用於限制目的。以上內容僅是為了說明實施例，而不應被視為限制所述實施例。儘管已闡述了少數實施例，然而熟習此項技術者將易於理解，可作出諸多潤飾，而此在本質上並不背離由以下申請專利範圍所界定的本發明概念的新穎教示內容、優點、及範圍。
100a、100b、100c、100d‧‧‧半導體裝置
102a‧‧‧基板
102b‧‧‧主動式鰭片
102ba‧‧‧凹陷的上表面
102ba`‧‧‧上表面
102bb‧‧‧凹陷的側面
102bc‧‧‧第一側面
102bd‧‧‧第二側面
104‧‧‧裝置隔離層
104a‧‧‧第一突起
104b‧‧‧第二突起
106‧‧‧犧牲閘極堆疊
106a‧‧‧犧牲介電層
106b‧‧‧犧牲閘極
106c‧‧‧硬遮罩
108‧‧‧間隔體
108A‧‧‧間隔體層
108a‧‧‧第一殘留物
108b‧‧‧第二殘留物
114a‧‧‧源極/汲極
114aa‧‧‧第一晶體成長部分/主成長部分
114ab‧‧‧第二晶體成長部分/附加成長部分
114b‧‧‧合併的晶體成長源極/汲極
114ba‧‧‧第一晶體成長部分/主成長部分
114bb‧‧‧第二晶體成長部分/附加成長部分
114bc‧‧‧第三晶體成長部分/合併的成長部分
116‧‧‧層間絕緣層
118‧‧‧閘極堆疊
118a‧‧‧閘極介電層
118aa‧‧‧下表面
118ab‧‧‧側面
118b‧‧‧閘電極
120‧‧‧保護層
122‧‧‧通孔
124‧‧‧矽化物層
126‧‧‧接觸電極
500‧‧‧半導體模組
510‧‧‧模組基板
520‧‧‧微處理器
540‧‧‧輸入/輸出端子
600‧‧‧電子系統
610‧‧‧主體
620‧‧‧微處理器單元
630‧‧‧電源供應器
640‧‧‧功能單元
650‧‧‧顯示控制器單元
660‧‧‧顯示單元
670‧‧‧外部設備
680‧‧‧有線或無線通訊單元
700‧‧‧電子系統
712‧‧‧記憶體系統
714‧‧‧微處理器
716‧‧‧隨機存取記憶體
718‧‧‧使用者介面
720‧‧‧匯流排
A‧‧‧第一鰭片區域
B‧‧‧第二鰭片區域
ABL‧‧‧主動區塊
E1、E1a、E2、E2a、E3、E4、E5、E6‧‧‧部分
GT‧‧‧閘極溝槽
K1、K2‧‧‧被暴露出的部分
LD1、LD2‧‧‧高度差
TR1‧‧‧第一溝槽
TR2‧‧‧第二溝槽
TR3‧‧‧第三溝槽
TRB1、TRB2、TRB3‧‧‧底面
TRW1、TRW2、TRW3‧‧‧寬度
I-I’、II-II’、III-III’、IV-IV’、V-V’‧‧‧線
藉由閱讀在附圖中所示的本發明概念的較佳實施例的更具體說明，本發明概念的上述及其他態樣及優點將顯而易見，在所有不同圖中相同的參考編號表示相同的相應部件。所述附圖未必按比例繪製，而是著重於說明本發明概念的原理。在圖式中：
圖1A(a)是說明根據本發明概念的實施例的一種半導體裝置的立體圖。圖1A(b)是圖1A(a)所示的部分E1的放大圖。圖1B是沿圖1A(a)所示的線I-I’截取的剖視圖。圖1C是沿圖1A(a)所示的線II-II’截取的剖視圖。圖1D(a)是沿圖1A(a)所示的線III-III’截取的剖視圖，且圖1D(b)是圖1D(a)所示的部分E1a的放大圖。
圖2(a)是闡述一種根據本發明概念的實施例的半導體裝置的剖視圖，且圖2(b)是圖2(a)所示的部分E2a的放大圖。
圖3A是說明一種根據本發明概念的實施例的半導體裝置的立體圖，且圖3B是沿圖3A所示的線IV-IV’截取的剖視圖。
圖4是沿圖3A所示的線IV-IV’截取的用於闡述根據本發明概念的實施例的一種半導體裝置的剖視圖。
圖5A、圖6A、圖7A(a)、圖8A(a)、以及圖9A、圖10A、圖11A、圖12A、及圖13A是說明一種根據製程順序製造根據本發明概念的實施例的半導體裝置的方法的製程立體圖。圖5B、圖6B、圖7B、圖8B、圖9B、圖10B、圖11B、圖12B、及圖13B是沿每一立體圖中所示的線V-V’截取的剖視圖。圖7A(b)是圖7A(a)所示的部分E3的放大圖，圖8A(b)是圖8A(a)所示的部分E4的放大圖。
圖14(a)、圖15(a)、及圖16(a)是說明一種製造根據本發明概念的實施例的半導體裝置的方法的製程立體圖。圖14(b)是圖14(a)所示的部分E5的放大圖，圖15(b)是圖15(a)所示的部分E6的放大圖，且圖16(b)是圖16(a)所示的部分E2的放大圖。
圖17是說明一種製造根據本發明概念的實施例的半導體裝置的方法的製程立體圖。
圖18是概念性地說明一種包括根據本發明概念的實施例的半導體裝置中的至少一者的半導體模組的圖。
圖19及圖20是概念性地說明包括根據本發明概念的實施例的半導體裝置中的至少一者的電子系統的方塊圖。

Claims (21)

  1. 一種半導體裝置，包括：基板；主動式鰭片，自所述基板突出，並包括第一鰭片區域及凹陷的第二鰭片區域；閘極堆疊，與所述第一鰭片區域交叉；間隔體，位於所述閘極堆疊的側面上；裝置隔離層，覆蓋所述主動式鰭片的下部部分；以及非對稱源極/汲極，安置於所述第二鰭片區域上，其中所述非對稱源極/汲極中的每一者包括第一晶體成長部分及第二晶體成長部分，所述第二晶體成長部分與所述第一晶體成長部分共用平面，且所述第二晶體成長部分具有處於較所述第一晶體成長部分的下表面低的高度處的下表面。
  2. 如申請專利範圍第1項所述的半導體裝置，更包括：第一殘留物，位於所述第一晶體成長部分與所述裝置隔離層之間；以及第二殘留物，位於所述第二晶體成長部分與所述裝置隔離層之間，其中所述第一殘留物及所述第二殘留物包含與所述間隔體相同的材料。
  3. 如申請專利範圍第2項所述的半導體裝置，其中所述第一殘留物的上表面處於與所述主動式鰭片的上表面相同或較所述主動式鰭片的所述上表面高的高度，且所述第二殘留物的上表面處於較所述第一殘留物的所述上表面低的高度。
  4. 如申請專利範圍第3項所述的半導體裝置，其中所述裝置隔離層的與所述第一殘留物接觸的上表面及所述裝置隔離層的與所述第二殘留物接觸的上表面處於相同的高度。
  5. 如申請專利範圍第4項所述的半導體裝置，其中所述第二晶體成長部分的下表面接觸所述第二殘留物的所述上表面及所述主動式鰭片的側面，且所述第一晶體成長部分的下表面接觸所述第一殘留物的所述上表面及所述主動式鰭片的所述上表面。
  6. 如申請專利範圍第4項所述的半導體裝置，其中所述凹陷的第二鰭片區域中的每一者包括凹陷的上表面及垂直於所述凹陷的上表面的凹陷的側面。
  7. 如申請專利範圍第6項所述的半導體裝置，其中所述非對稱源極/汲極的所述第一晶體成長部分接觸所述凹陷的第二鰭片區域中的每一者的所述凹陷的上表面及所述凹陷的側面。
  8. 如申請專利範圍第1項所述的半導體裝置，更包括與所述非對稱源極/汲極接觸的源極/汲極觸點。
  9. 如申請專利範圍第8項所述的半導體裝置，更包括位於所述非對稱源極/汲極與所述源極/汲極觸點之間的矽化物層。
  10. 一種半導體裝置，包括：基板；主動式鰭片，自所述基板突出；裝置隔離層，相鄰於所述主動式鰭片，包括第一隔離區與第二隔離區；源極/汲極，同時接觸所述主動式鰭片中的至少兩者且具有合併的形狀；以及閘極堆疊，位於所述主動式鰭片上，其中所述第一隔離區位於所述主動式鰭片的側面之間，其中所述第一隔離區與所述主動式鰭片位於所述第二隔離區之間，其中所述主動式鰭片包括第一鰭片區域與第二鰭片區域，其中所述第二鰭片區域包括凹陷的上表面與凹陷的側面，其中所述第二鰭片區域的所述凹陷的上表面位於較所述第一鰭片區域的上表面低的高度處，其中所述閘極堆疊位於所述第一鰭片區域的上表面上，其中所述源極/汲極包括：第一晶體成長部分，與所述第二鰭片區域的所述凹陷的上表面重疊；第二晶體成長部分，分別位於所述源極/汲極的一側與另一側，且與所述第二隔離區重疊；以及合併晶體成長部分，位於所述第一晶體成長部分之間，且與所述第一隔離區重疊，其中所述第二晶體成長部分的下端部分位於較所述第一晶體成長部分的下端部分低的高度處，且其中所述第二晶體成長部分的下端部分位於較所述合併晶體成長部分的下端部分低的高度處。
  11. 如申請專利範圍第10項所述的半導體裝置，其中所述第二晶體成長部分接觸相鄰所述主動式鰭片的相對的側面，且不接觸相鄰所述主動式鰭片的相鄰的側面。
  12. 如申請專利範圍第11項所述的半導體裝置，其中所述合併晶體成長部分位於所述主動式鰭片中的所述至少兩者之間並與所述主動式鰭片中的所述至少兩者垂直地對齊。
  13. 一種半導體裝置，包括：基板；主動式鰭片，自所述基板突出；裝置隔離層，相鄰於所述主動式鰭片，包括第一隔離區與第二隔離區，其中所述主動式鰭片的下部分位於所述第一隔離區與所述第二隔離區之間；非對稱源極/汲極，位於所述主動式鰭片與所述裝置隔離層上；以及閘極堆疊，位於所述主動式鰭片上，其中所述主動式鰭片包括第一鰭片區域與第二鰭片區域，其中所述第二鰭片區域包括凹陷的上表面與凹陷的側面，其中所述第二鰭片區域的所述凹陷的上表面位於較所述第一鰭片區域的上表面低的高度處，其中所述第二鰭片區域的所述凹陷的上表面與所述凹陷的側面與所述非對稱源極/汲極接觸，其中所述閘極堆疊位於所述第一鰭片區域的所述上表面上，其中所述非對稱源極/汲極包括晶體成長部分，且其中所述非對稱源極/汲極的與所述第一隔離區重疊的下端部分位於較所述非對稱源極/汲極的與所述第二隔離區重疊的下端部分高的高度處。
  14. 如申請專利範圍第13項所述的半導體裝置，其中所述非對稱源極/汲極包括第一晶體成長部分與第二晶體成長部分，所述第二晶體成長部分包括位於較所述第一晶體成長部分的下表面低的高度處的下表面，且所述半導體裝置更包括：第一殘留物，位於所述第一晶體成長部分與所述裝置隔離層之間；以及第二殘留物，位於所述第二晶體成長部分與所述裝置隔離層之間，其中所述第一殘留物的上表面處於與所述主動式鰭片的上表面相同的高度或較所述主動式鰭片的所述上表面高的高度，且其中所述第二殘留物的上表面處於較所述第一殘留物的所述上表面及/或所述主動式鰭片的所述上表面低的高度。
  15. 如申請專利範圍第14項所述的半導體裝置，其中所述主動式鰭片包括第一主動式鰭片，且其中所述非對稱源極/汲極包括第一菱形源極/汲極，所述半導體裝置更包括：第二主動式鰭片，自所述基板突出並藉由所述裝置隔離層而與所述第一主動式鰭片間隔開；第二菱形源極/汲極，位於所述第二主動式鰭片的上表面，所述第二菱形源極/汲極包括第三晶體成長部分及第四晶體成長部分，其中所述第四晶體成長部分包括位於較所述第三晶體成長部分的下表面低的高度處的下表面；合併晶體成長，連接所述第一菱形源極/汲極的所述第一晶體成長部分與所述第二菱形源極/汲極的所述第三晶體成長部分。
  16. 如申請專利範圍第15項所述的半導體裝置，其中所述合併晶體成長遠離所述第一菱形源極/汲極的所述第二晶體成長部分，且其中所述合併晶體成長遠離所述第二菱形源極/汲極的所述第四晶體成長部分。
  17. 如申請專利範圍第15項所述的半導體裝置，其中所述第一菱形源極/汲極的摻雜劑濃度朝所述第一菱形源極/汲極的上端部逐漸增大。
  18. 如申請專利範圍第15項所述的半導體裝置，其中所述閘極堆疊包括閘極介電層及閘電極，且所述半導體裝置更包括：間隔體，使所述閘極堆疊與所述第一菱形源極/汲極及所述第二菱形源極/汲極電性隔離；以及接觸電極，相鄰於所述間隔體，所述接觸電極直接接觸所述第一菱形源極/汲極、所述第二菱形源極/汲極及所述合併晶體成長。
  19. 一種半導體裝置，包括：基板；主動式鰭片，自所述基板突出；裝置隔離層，相鄰於所述主動式鰭片，其中所述主動式鰭片的下部分的側面位於所述裝置隔離層的第一隔離區與所述裝置隔離層的第二隔離區之間；非對稱源極/汲極，位於所述主動式鰭片與所述裝置隔離層上；閘極堆疊，位於所述主動式鰭片上，包括閘極介電層與閘電極；以及接觸電極，接觸所述非對稱源極/汲極，其中所述接觸電極的上表面位於較所述閘電極的上表面高的高度處，其中所述主動式鰭片包括第一鰭片區域與第二鰭片區域，其中所述第二鰭片區域包括凹陷的上表面與凹陷的側面，其中所述第二鰭片區域的所述凹陷的上表面位於較所述第一鰭片區域的上表面低的高度處，其中所述閘極堆疊位於所述第一鰭片區域的所述上表面上，其中所述非對稱源極/汲極接觸所述第二鰭片區域的所述凹陷的上表面與所述凹陷的側面，所述非對稱源極/汲極包括與所述第二鰭片區域的所述凹陷的上表面重疊的第一部分、與所述第一隔離區重疊的第二部分以及與所述第二隔離區重疊的第三部分，其中所述非對稱源極/汲極的所述第三部分的下端部分位於較所述非對稱源極/汲極的所述第二部分的下端部分高的高度處。
  20. 如申請專利範圍第19項所述的半導體裝置，其中所述非對稱源極/汲極包括第一晶體成長部分與第二晶體成長部分，所述第二晶體成長部分與所述第一晶體成長部分共用一個平面且具有位於較所述第一晶體成長部分的下表面低的高度處的下表面，所述第一晶體成長部分接觸所述第二鰭片區域的所述凹陷的上表面與所述凹陷的側面，且所述第二晶體成長部分接觸所述主動式鰭片的僅一個側面。
  21. 如申請專利範圍第20項所述的半導體裝置，其中所述第二晶體成長部分包括矩形形狀。
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