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TWI678073B - 用於多線多相介面中的時鐘資料恢復的校準模式和工作循環失真校正 - Google Patents

用於多線多相介面中的時鐘資料恢復的校準模式和工作循環失真校正 Download PDF

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TWI678073B
TWI678073B TW108107350A TW108107350A TWI678073B TW I678073 B TWI678073 B TW I678073B TW 108107350 A TW108107350 A TW 108107350A TW 108107350 A TW108107350 A TW 108107350A TW I678073 B TWI678073 B TW I678073B
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Ying DUAN
阿巴海 迪希特
Abhay Dixit
周世偉
Shih-Wei Chou
李澈圭
Chulkyu Lee
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美商高通公司
Qualcomm Incorporated
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Abstract

揭示用於校準和校正多線多相介面上的資料通訊的方法、裝置和系統。具體地，針對耦合到3線介面的資料通訊設備提供了校準。校準包括：在3線介面上產生並且傳輸校準模式，其中產生模式包括：在預定時間間隔內將三條介面線路中的兩條介面線路從一個電壓位準切換到另一電壓位準。此外，產生模式包括：在預定時間間隔內將剩餘的第三條介面線路維持在共模電壓位準處，其中在預定時間間隔內僅發生單次轉換。隨後，可以在接收器設備中使用所傳輸的校準模式來推導校準資料。

Description

用於多線多相介面中的時鐘資料恢復的校準模式和工作循環失真校正
本專利申請案主張享受於2018年5月4日提出申請的、名稱為「CALIBRATION PATTERN AND DUTY-CYCLE DISTORTION CORRECTION FOR CLOCK DATA RECOVERY IN A MULTI-WIRE, MULTI-PHASE INTERFACE」的申請案第15/971,016的優先權，並且該申請案被轉讓給本案的受讓人，並且據此經由引用的方式明確地併入本文。
大體而言，本案內容係關於高速資料通訊介面，並且更具體而言，本案內容係關於在耦合到多線多相資料通訊鏈路的接收器中的時鐘產生。
諸如蜂巢式電話之類的行動設備的製造商可以從包括不同製造商的各種來源獲得行動設備的元件。例如，蜂巢式電話中的應用處理器可以是從一個製造商獲得的，而成像設備或相機可以是從另一個製造商獲得的，並且顯示器可以是從又一個製造商獲得的。應用處理器、成像設備、顯示控制器或其他類型的設備可以使用基於標準的或專有的實體介面來互連。在一個實例中，可以使用由行動行業處理器介面（MIPI）聯盟定義的相機序列介面（CSI）來連接成像設備。在另一實例中，顯示器可以包括符合由MIPI規定的顯示器序列介面（DSI）標準的介面。此外，可以利用多相多線實體層標準MIPI C-PHY來在頻寬受限的通道上提供高輸送量效能，以將顯示器和相機連接到應用處理器。
具體地，由MIPI聯盟定義的多相多線（C-PHY）介面使用三條線或導體來在設備之間傳輸資訊。在C-PHY介面上傳輸符號期間，三條線中的每條線可以處於三種信號傳遞狀態之一。時鐘資訊被編碼在C-PHY介面上傳輸的符號序列中，並且接收器（RX）根據連續符號之間的轉換來產生時鐘信號。C-PHY介面的最大速度以及時鐘和資料恢復（CDR）電路恢復時鐘資訊的能力可能受到與在通訊鏈路的不同線上傳輸的信號的轉換相關的最大時間變化的限制。接收器可以採用延遲電路以確保所有導體在提供取樣邊緣之前已經假定穩定的信號傳遞狀態。鏈路的傳輸速率可能受到所使用的延遲值的限制，並且針對能夠隨著多線介面的信號傳遞頻率增加來可靠地執行的時鐘產生電路，存在持續的需求。
為了在三級信號傳遞系統中支援更高的資料速率，針對CDR的校準/訓練變得重要，尤其是在通道狀況隨著長度被延伸以支援多個應用而變得更差的情形下。可以嘗試在同一晶片上控制每條線之間的延遲，從而導致CDR的緊密時序。因此，期望改良的校準。
本文揭示的實施例提供了在多線及/或多相通訊鏈路上實現改良的通訊的系統、方法和裝置。通訊鏈路可以被部署在諸如具有多個積體電路（IC）元件的行動終端之類的裝置中。
在本案內容的一個態樣中，揭示一種用於在耦合到3線介面的資料通訊設備中提供校準的方法。該方法包括以下步驟：在該3線介面上產生並且傳輸校準模式，其中該產生該模式包括：在預定時間間隔內將三條介面線路中的兩條介面線路從一個電壓位準切換到另一電壓位準。此外，該產生該模式包括：在該預定時間間隔內將剩餘的第三條介面線路維持在共模電壓位準處，其中在該預定時間間隔內僅發生單次轉換。另外，該方法包括以下步驟：基於所傳輸的校準模式來推導校準資料。
根據另外的態樣，揭示一種用於在3線3相介面上提供校準的裝置。該裝置包括：用於在該3線介面上產生並且傳輸校準模式的構件，其中該用於產生該模式的構件包括：用於在預定時間間隔內將三條介面線路中的兩條介面線路從一個電壓位準切換到另一電壓位準的構件；及用於在單位間隔時間段內將剩餘的第三條介面線路維持在共模電壓位準處的構件，其中在該預定時間間隔內僅發生單次轉換。
在另一態樣中，揭示一種處理器可讀取儲存媒體。該媒體包括用於進行以下操作的代碼：在3線介面上產生並且傳輸校準模式，該產生該模式包括：在預定時間間隔內將三條介面線路中的兩條介面線路從一個電壓位準切換到另一電壓位準；及在單位間隔時間段內將剩餘的第三條介面線路維持在共模電壓位準處，其中在該預定時間間隔內僅發生單次轉換。
在另一態樣中，揭示一種用於資料通訊的系統。該系統包括：在傳輸器中的校準模式決定電路系統，該校準模式決定電路系統被配置為在3線介面上產生校準模式。該產生該模式包括：在預定時間間隔內將三條介面線路中的兩條介面線路從一個電壓位準切換到另一電壓位準；及在該預定時間間隔內將剩餘的第三條介面線路維持在共模電壓位準處，其中在該預定時間間隔內僅發生單次轉換。該系統亦包括：在耦合到該3線介面的接收器中的校準資料決定電路系統，該校準資料決定電路系統被配置為基於所傳輸的校準模式來推導校準資料。
下文結合附圖闡述的詳細描述意欲作為對各種配置的描述，而不是意欲表示可以在其中實施本文所描述的概念的僅有配置。為了提供對各種概念的透徹理解，詳細描述包括特定細節。但是，對於熟習此項技術者而言將顯而易見的是，可以在不使用該等特定細節的情況下實施該等概念。在一些例子中，以方塊圖形式圖示公知的結構和元件，以避免對此種概念造成模糊。
如本案中所使用的，術語「元件」、「模組」、「系統」等意欲包括電腦相關實體，例如不限於硬體、韌體、硬體和軟體的組合、軟體或者執行中的軟體。例如，元件可以是但不限於是：在處理器上執行的過程、處理器、物件、可執行檔案、執行的執行緒、程式及/或電腦。經由說明的方式，在計算設備執行上的應用程式和計算設備二者皆可以是元件。一或多個元件可以位於過程及/或執行的執行緒中，並且元件可以定位於一個電腦上及/或分佈在兩個或更多個電腦之間。此外，該等元件可以從具有儲存在其上的各種資料結構的各種電腦可讀取媒體來執行。元件可以例如根據具有一或多個資料封包的信號（例如，來自經由信號的方式與本端系統、分散式系統中的另一個元件進行互動，及/或跨越諸如網際網路之類的網路與其他系統進行互動的一個元件的資料），經由本端及/或遠端過程的方式進行通訊。
此外，術語「或」意欲意指包含性的「或」而不是排他性的「或」。亦即，除非另有規定或根據上下文清楚可知，否則短語「X使用A或B」意欲意指任何自然的包含性的排列。亦即，任何以下例子滿足短語「X使用A或B」：X使用A；X使用B；或者X使用A和B二者。另外，除非另有規定或者根據上下文清楚可知針對單數形式，否則在本案以及所附的請求項中所使用的冠詞「一（a）」和「一個（an）」通常應當被解釋為意指「一或多個」。 C-PHY 介面的概述
本發明的某些態樣可以適用於由MIPI聯盟規定的C-PHY介面，其可以被部署為連接作為諸如電話、行動計算設備、電器、汽車電子產品、航空電子系統等的行動裝置的子元件的電子設備。行動裝置的實例係包括蜂巢式電話、智慧型電話、通信期啟動協定（SIP）電話、膝上型電腦、筆記本、小筆電、智慧型電腦、個人數位助理（PDA）、衛星無線電單元、全球定位系統（GPS）設備、多媒體設備、視訊設備、數位音訊播放機（例如，MP3播放機）、相機、遊戲控制台、可穿戴計算設備（例如，智慧手錶、健康或健身追蹤器等）、電器、感測器、自動售貨機或任何其他類似功能的設備。
C-PHY介面是高速序列介面，其可以在頻寬受限的通道上提供高輸送量。C-PHY介面可以被部署為將應用處理器連接到周邊設備（包括顯示器和相機）。C-PHY介面將資料編碼成符號，該等符號是在一組三條線（該組三條線可以被稱為三件套（trio）或三件套的線）上以三相信號來傳輸的。在三件套中的每條線上以不同的相位來傳輸三相信號。每個三線三件套在通訊鏈路上提供通道。符號間隔可以被定義為其中單個符號控制三件套的信號傳遞狀態的時間間隔。在每個符號間隔中，一條線是「未被驅動的」，而三條線中的其餘兩條線被差分驅動，使得兩條差分驅動的線中的一條線呈現第一電壓位準，而另一差分驅動的線呈現不同於第一電壓位準的第二電壓位準。未被驅動的線可以浮動、被驅動及/或被端接，使得其呈現處於第一和第二電壓位準之間的中間位準電壓處或接近其的第三電壓位準。在一個實例中，驅動電壓位準可以是+V和–V，其中未驅動電壓是0 V。在另一實例中，驅動電壓位準可以是+V和0 V，其中未驅動電壓是+V/2。在每個連續傳輸的符號對中傳輸不同的符號，並且可以在不同的符號間隔中差分地驅動不同的線對。
圖1圖示了可以採用C-PHY 3相通訊鏈路的裝置100的實例。裝置100可以包括無線通訊設備，其經由射頻（RF）通訊收發機106與無線電存取網路（RAN）、核心存取網路、網際網路及/或另一網路進行通訊。通訊收發機106可以可操作地耦合到處理電路102。處理電路102可以包括一或多個IC元件，例如特殊應用IC（ASIC）108。ASIC 108可以包括一或多個處理設備、邏輯電路等。處理電路102可以包括及/或耦合到諸如記憶體設備112（其可以包括儲存和維護資料和指令以供處理電路102和設備執行或其他使用的處理器可讀取設備）及/或支援顯示器124的記憶卡之類的處理器可讀取儲存裝置。處理電路102可以由作業系統和應用程式設計介面（API）110層中的一項或多項來控制，作業系統和API 110層支援並且使得能夠執行常駐在儲存媒體（例如，無線設備的記憶體設備112）中的軟體模組。記憶體設備112可以包括唯讀記憶體（ROM）、動態隨機存取記憶體（DRAM）、一或多個類型的可程式設計唯讀記憶體（PROM）、快閃記憶卡或可以在處理系統和計算平臺中使用的任何記憶體類型。處理電路102可以包括或存取本端資料庫114，本端資料庫114可以維護用於配置和操作裝置100的操作參數和其他資訊。本端資料庫114可以使用以下各項中的一項或多項來實現：資料庫模組、快閃記憶體、磁性媒體、電子可抹除PROM（EEPROM）、光學媒體、磁帶、軟碟或硬碟等。處理電路亦可以可操作地耦合到外部設備，例如，天線122、顯示器124、操作員控制裝置（例如，除了其他元件之外，亦有按鈕128和小鍵盤126）。
圖2是圖示裝置200的某些態樣的方塊示意圖，裝置200包括複數個IC元件202和230，IC元件202和230可以經由通訊鏈路220來交換資料和控制資訊。通訊鏈路220可以用於連接一對IC元件202和230，其位於彼此非常接近的位置或者在實體上位於裝置200的不同部分中。在一個實例中，可以在承載IC元件202和230的晶片載體、基板或電路板上提供通訊鏈路220。在另一實例中，第一IC元件202可以位於翻蓋手機的小鍵盤部分中，而第二IC元件230可以位於翻蓋手機的顯示器部分中。在另一實例中，通訊鏈路220的一部分可以包括電纜或光學連接。
通訊鏈路220可以包括多個通道222、224和226。一或多個通道226可以是雙向的，並且可以以半雙工及/或全雙工模式進行操作。一或多個通道222和224可以是單向的。通訊鏈路220可以是非對稱的，其在一個方向上提供更高的頻寬。在本文描述的一個實例中，第一通訊通道222可以被稱為前向通道222，而第二通訊通道224可以被稱為反向通道224。第一IC元件202可以被指定為主機系統或傳輸器，而第二IC元件230可以被指定為客戶端系統或接收器，即使IC設備202和230二者皆被配置為在通訊通道222上進行傳輸和接收。在一個實例中，當從第一IC元件202向第二IC元件230傳送資料時，前向通道222可以以較高的資料速率來操作，而當從第二IC元件230向第一IC元件202傳送資料時，反向通道224可以以較低的資料速率來操作。
IC元件202和230均可以包括處理器或其他處理及/或計算電路或設備206、236。在一個實例中，第一IC元件202可以執行裝置200的核心功能，其包括經由無線收發機204和天線214建立和維護無線通訊，而第二IC元件230可以支援管理或操作顯示器控制器232的使用者介面，並且可以使用相機控制器234來控制相機或視訊輸入設備的操作。由IC元件202和230中的一或多個支援的其他特徵可以包括鍵盤、語音辨識元件和其他輸入或輸出設備。顯示器控制器232可以包括支援諸如液晶顯示器（LCD）面板、觸控式螢幕顯示器、指示器等的顯示器的電路和軟體驅動器。儲存媒體208和238可以包括暫時性及/或非暫時性儲存設備，其適於維護由相應的處理器206和236，及/或IC元件202和230的其他元件使用的指令和資料。每個處理器206、236和其對應的儲存媒體208和238以及其他模組和電路之間的通訊可以經由一或多個內部匯流排212和242及/或通訊鏈路220的通道222、224及/或226來促進。
反向通道224可以以與前向通道222相同的方式進行操作，並且前向通道222和反向通道224能夠以相當的速度或以不同的速度進行傳輸，其中速度可以被表示為資料傳輸速率及/或時脈速率。前向和反向資料速率可以基本上是相同的或者相差若干數量級，此情形取決於應用。在一些應用中，單個雙向通道226可以支援第一IC元件202和第二IC元件230之間的通訊。前向通道222及/或反向通道224可以可被配置為在雙向模式下進行操作，例如當前向通道222和反向通道224共享相同的實體連接並且以半雙工方式操作時。在一個實例中，可以操作通訊鏈路220以根據行業或其他標準來在第一IC元件202和第二IC元件230之間傳送控制、命令和其他資訊。
圖2的通訊鏈路220可以根據用於C-PHY的MIPI聯盟規範來實現，並且可以提供包括複數條信號線（表示為 M條線）的有線匯流排。 M條線可以被配置為在高速數位介面（例如，行動顯示數位介面（MDDI））中攜帶 N相編碼資料。 M條線可以促進在通道222、224和226中的一或多個通道上的 N相極性編碼。實體層驅動器210和240可以被配置或適於產生 N相極性編碼資料以在通訊鏈路220上傳輸。對 N相極性編碼的使用提供高速資料傳輸，並且可以消耗其他介面的一半或更少的功率，是因為在 N相極性編碼資料連結中較少的驅動器是活動的。
N相極性編碼設備210及/或240通常可以在通訊鏈路220上的每次轉換編碼多個位元。在一個實例中，3相編碼和極性編碼的組合可以用於支援不具有訊框緩衝器的寬視訊圖形陣列（WVGA）每秒80訊框LCD驅動器IC，從而以810 Mbps來遞送圖元資料以用於顯示器刷新。
圖3是圖示可以用於實現在圖2中所圖示的通訊鏈路220的某些態樣的3線3相極性編碼器的示意圖300。選擇3線3相編碼的實例僅是為了簡化本發明的某些態樣的描述。針對3線3相編碼器揭示的原理和技術可以應用於 M線 N相極性編碼器的其他配置中。
在3線3相極性編碼方案中針對3條線中的每條線定義的信號傳遞狀態可以包括未驅動狀態、正驅動狀態和負驅動狀態。可以經由在信號線310a、310b及/或310c中的兩條信號線之間提供電壓差，及/或經由驅動電流通過信號線310a、310b及/或310c中的串聯的兩條信號線使得電流在兩條信號線310a、310b及/或310c中在不同的方向上流動，從而獲得正驅動狀態和負驅動狀態。可以經由將信號線310a、310b或310c的驅動器的輸出置於高阻抗模式來實現未驅動狀態。替代地或另外，可以經由被動地或主動地使得「未驅動的」信號線310a、310b或310c達到基本上處於在驅動信號線310a、310b及/或310c上提供的正電壓位準和負電壓位準之間的中間的電壓位準，來在信號線310a、310b或310c上獲得未驅動狀態。通常，不存在明顯的電流流過未驅動的信號線310a、310b或310c。可以使用三個電壓或電流狀態（+1、-1和0）來表示針對3線3相極性編碼方案定義的信號傳遞狀態。
3線3相極性編碼器可以使用線路驅動器308來控制信號線310a、310b和310c的信號傳遞狀態。驅動器308可以被實現為單元級電流模式或電壓模式驅動器。在一個實例中，每個驅動器308可以接收信號316a、316b和316c中的兩個或更多個信號的集合，其決定對應的信號線310a、310b和310c的輸出狀態。在一個實例中，兩個信號316a、316b和316c的集合可以包括上拉信號（PU信號）和下拉信號（PD信號），其在為高時啟用上拉和下拉電路，該兩個電路分別將信號線310a、310b和310c朝向更高位準或更低位準的電壓的驅動。在該實例中，當PU信號和PD信號二者皆為低時，信號線310a、310b和310c可以終止於中間位準電壓。
對於 M線 N相極性編碼方案之每一者傳輸符號間隔，至少一個信號線310a、310b或310c處於中間/未驅動（0）電壓或電流狀態，而正驅動（+1電壓或電流狀態）信號線310a、310b或310c的數量等於負驅動（-1電壓或電流狀態）信號線310a、310b或310c的數量，使得流動到接收器的電流之和始終為零。對於每個符號，至少一條信號線310a、310b或310c的狀態從在先前傳輸間隔中傳輸的符號改變。
在操作時，映射器302可以接收16位元資料310並且將其映射到7個符號312。在3線實例中，7個符號之每一者符號定義信號線310a、310b和310c在一個符號間隔內的狀態。可以使用並行到串列轉換器304來將7個符號312序列化，並行到串列轉換器304為每條信號線310a、310b和310c提供符號314的定時序列。通常使用傳輸時鐘來對符號314的序列進行定時。3線3相編碼器306每次一個符號地，接收由映射器產生的7個符號314的序列，並且計算每條信號線310a、310b和310c在每個符號間隔內的狀態。3線編碼器306基於當前輸入符號314和信號線310a、310b和310c的先前狀態來選擇信號線310a、310b和310c的狀態。
使用 M線 N相編碼允許在複數個符號中編碼多個位元，其中每個符號的位元不是整數。在3線通訊鏈路的實例中，存在可以被同時驅動的2條線的3種可用組合，以及在被驅動的線對上的2種可能的極性組合，從而產生6種可能的狀態。由於每次轉換皆是從當前狀態發生的，因此在每次轉換時6種狀態中的5種狀態是可用的。在每次轉換時需要改變至少一條線的狀態。對於5種狀態，每個符號可以編碼log 2(5)@2.32位元。因此，映射器可以接受16位元的字並且將其轉變為7個符號，是因為每個符號攜帶2.32位元的7個符號可以編碼16.24位元。換言之，編碼五種狀態的七個符號的組合具有5 7（78,125）個排列。因此，可以使用7個符號來編碼16位元的2 16（65,536）個排列。
圖4包括用於使用三相調制資料編碼方案來編碼的信號的時序圖400的實例，其是基於循環狀態圖450的。可以以一系列信號傳遞狀態（其中例如，線或連接器處於由循環狀態圖450定義的三種相位狀態 S 1、 S 2和 S 3中的一種相位狀態下）來對資訊進行編碼。每種狀態可以經由120°相移與其他狀態分開。在一個實例中，可以以線或連接器上的相位狀態的旋轉方向對資料進行編碼。信號中的相位狀態可以在順時針方向452和452’或逆時針方向454和454’上旋轉。例如，在順時針方向452和452’上，相位狀態可以按照包括從 S 1到 S 2的轉換、從 S 2到 S 3的轉換以及從 S 3到 S 1的轉換中的一項或多項的順序前進。在逆時針方向454和454’上，相位狀態可以按照包括從 S 1到 S 3的轉換、從 S 3到 S 2的轉換以及從 S 2到 S 1的轉換中的一項或多項的順序前進。三條信號線310a、310b和310c攜帶相同信號的不同版本，其中各版本可以相對於彼此相移120°。每種信號傳遞狀態可以被表示為線或連接器上的不同電壓位準及/或電流通過線或連接器的方向。在3線系統中的一系列信號傳遞狀態中的每種信號傳遞狀態期間，每條信號線310a、310b和310c處於與其他線不同的信號傳遞狀態。當在3相編碼系統中使用多於3條信號線310a、310b和310c時，在每個信號傳遞間隔處，兩條或更多條信號線310a、310b及/或310c可以處於相同的信號傳遞狀態，但是在每個信號傳遞間隔中，每種狀態存在於至少一條信號線310a、310b及/或310c上。
可以在每次相位轉換410處以旋轉方向來對資訊進行編碼，並且3相信號可以針對每種信號傳遞狀態改變方向。可以經由考慮何者信號線310a、310b及/或310c在相位轉換之前和之後處於「0」狀態來決定旋轉方向，是因為未驅動信號線310a、310b及/或310c在旋轉的三相信號中的每種信號狀態下改變，而不管旋轉方向如何。
編碼方案亦可以以主動驅動的兩個導體310a、310b及/或310c的極性408來對資訊進行編碼。在3線實現中的任何時間處，導體310a、310b和310c中的恰好兩個導體是利用相反方向的電流及/或利用電壓差來驅動的。在一種實現中，可以使用兩位元值412來對資料進行編碼，其中一位元在是在相位轉換410的方向上編碼的，而第二位元是以針對當前狀態的極性408來編碼的。
時序圖400圖示使用相位旋轉方向和極性二者的資料編碼。曲線402、404和406係關於在三條信號線310a、310b和310c上攜帶的分別用於多種相位狀態的信號。最初，相位轉換410是按照順時針方向的，並且最高有效位元被設置為二進位「1」，直到相位轉換410的旋轉在時間414處切換到如最高有效位元的二進位「0」所表示的逆時針方向。最低有效位元反映信號在每種狀態下的極性408。
根據本文所揭示的某些態樣，可以在3線3相編碼系統中以旋轉或相位變化來對資料的一位元進行編碼，並且可以以兩條驅動線的極性來對額外位元進行編碼。經由允許從當前狀態轉換到任何可能的狀態，可以在3線3相編碼系統的每次轉換中編碼額外資訊。給定3個旋轉相位和針對每個相位的兩個極性的情況下，在3線3相編碼系統中6種狀態是可用的。因此，從任何當前狀態可獲得5種狀態，並且可以存在每個符號（轉換）編碼的log 2(5)@2.32位元，此情形允許映射器302接受16位元的字並且將其編碼為7個符號。
N相資料傳輸可以使用在通訊媒體（例如匯流排）中提供的多於三條的線。使用可以同時驅動的額外信號線提供了更多的狀態和極性組合，並且允許在狀態之間的每次轉換時編碼更多位元的資料。與使用多個差分對來傳輸資料位元的方法相比，此舉可以顯著地提高系統的輸送量，並且降低功耗，同時提供增加的頻寬。
在一個實例中，編碼器可以使用6條線來傳輸符號，其中2對線被驅動用於每種狀態。6條線可以被標記為A至F，以使得在一種狀態下，線A和F被驅動為正的，線B和E被驅動為負的，而C和D是未被驅動的（或者不攜帶電流）。對於六條線，可以存在： 種可能的主動驅動線組合，其中針對每種相位狀態： 種不同的極性組合。
15種不同的主動驅動線組合可以包括如下的被驅動的4條線、被驅動為正的兩條線的可能組合（而其他兩條線必須是負的）： A B C D A B C E A B C F A B D E A B D F A B E F A C D E A C D F A C E F A D E F B C D E B C D F B C E F B D E F C D E F 。極性組合可以包括： + + - - + - - + + - + - - + - + - + + - - - + +
因此，可以將不同狀態的總數計算為15x6=90。為了保證符號之間的轉換，從任何當前狀態可獲得89種狀態，並且可以在每個符號中編碼的位元數量可以被計算為：每符號log 2(89)@6.47位元。在該實例中，給定5x6.47=32.35位元的情況下，映射器可以將32位元的字編碼為5個符號。
可以針對任何尺寸的匯流排驅動的線組合的數量的通用等式是匯流排中的線數量和被同時驅動的線數量的函數： 用於計算正被驅動的線的極性組合的數量的一個等式是： 每個符號的等效位元數量可以闡述為：
圖5是圖示3線3相通訊鏈路的一個實例中的6種狀態和30種可能的狀態轉換的狀態圖500。狀態圖500中的可能狀態502、504、506、512、514和516包括在圖4的循環狀態圖450中所示的狀態並且在其上展開。如狀態元素520的實例所示，狀態圖500中的每種狀態502、504、506、512、514和516包括：圖示（分別在信號線310a、310b和310c上傳輸的）信號A、B和C的電壓狀態的欄位522；圖示分別由差分接收器（例如，參見圖6的差分放大器/接收器602）減去線電壓的結果的欄位524；及指示旋轉方向的欄位526。例如，在狀態502（+x）中，線A=+1，線B=-1並且線C=0，從而產生差分接收器的輸出702a (A-B)=+2，差分接收器的輸出702b (B-C)=-1，以及差分接收器的輸出702c (C-A)=+1。如狀態圖所示，由接收器中的相位變化偵測電路系統作出的轉換決策是基於由差分接收器產生的5個可能位準的，其包括-2、-1、0、+1和+2電壓狀態。
圖6是圖示3線3相解碼器600的某些態樣的圖。差分接收器602和線狀態解碼器604被配置為提供三條傳輸線（例如，在圖3中圖示的信號線310a、310b和310c）相對於彼此的狀態的數位表示，並且偵測三條傳輸線的狀態與在先前的符號週期中傳輸的狀態相比的變化。串列到並行轉換器606對七種連續狀態進行組裝，以獲得要由解映射器608處理的7個符號的集合。解映射器608產生16位元的資料，其可以被緩衝在先進先出（FIFO）暫存器610中。
線狀態解碼器604可以從在信號線310a、310b和310c上接收的經相位編碼的信號中提取符號614的序列。如本文所揭示的，符號614被編碼為相位旋轉和極性的組合。線狀態解碼器可以包括CDR電路624，其提取可以用於從信號線310a、310b和310c可靠地擷取符號的恢復時鐘626（RCLK）。在每個符號邊界處在信號線310a、310b和310c中的至少一條信號線上發生轉換，並且CDR電路624可以被配置為基於一次轉換或多次轉換的發生來產生時鐘626。可以延遲時鐘的邊沿以允許用於所有信號線310a、310b和310c已經穩定的時間，並且由此確保擷取當前符號以用於解碼目的。
3相傳輸器包括在傳輸通道上提供高、低和中間位準的電壓的驅動器。此舉導致連續符號間隔之間的一些可變轉換。低到高以及高到低的電壓轉換可以被稱為全擺動轉換，而低到中間以及高到中間的電壓轉換可以被稱為半擺動轉換。不同類型的轉換可能具有不同的上升或下降時間，並且可能導致接收器處的不同過零。該等差異可能導致「編碼信號干擾」，此舉可能會影響鏈路信號完整性效能。
圖7是示例性時序圖700，其圖示在C-PHY 3相傳輸器的輸出處的轉換可變性的某些態樣。信號轉換時間的可變性可以歸因於在3相信號傳遞中使用的不同電壓及/或電流位準的存在。時序圖700圖示在從單個信號線310a、310b或310c接收的信號中的轉換時間。在第一符號間隔中傳輸第一符號Sym n 702，第一符號間隔在第二符號間隔中傳輸第二符號Sym n +1724的時間722處結束。第二符號間隔可以在第三符號間隔中傳輸第三符號Sym n +2706的時間726處結束，第三符號間隔可以在第四符號間隔中傳輸第四符號Sym n +3708時結束。從由第一符號702決定的狀態到對應於第二符號704的狀態的轉換可以是在延遲712之後可偵測到的，延遲712可歸因於信號線310a、310b或310c中的電壓達到閾值電壓718及/或720所花費的時間。閾值電壓可以用於決定信號線310a、310b或310c的狀態。從由第二符號704決定的狀態到第三符號706的狀態的轉換可以是在延遲714之後可偵測到的，延遲714可歸因於信號線310a、310b或310c中的電壓達到閾值電壓718及/或720中的一項所花費的時間。從由第三符號706決定的狀態到第四符號708的狀態的轉換可以是在延遲716之後可偵測到的，延遲716可歸因於信號線310a、310b或310c中的電壓達到閾值電壓718及/或720所花費的時間。延遲712、714和716可以具有不同的持續時間，此情形可以部分地歸因於設備製造製程和操作條件的變化，此情形可能對與3種狀態相關聯的不同電壓或電流位準之間的轉換及/或不同轉換大小產生不等的影響。該等差異可能會導致C-PHY 3相接收器中的信號干擾和其他問題。
圖8包括圖示可以在C-PHY 3相介面中的接收器中提供的CDR電路的某些態樣的方塊圖800。差分接收器802a、802b和802c的集合被配置為經由將三件套中的三條信號線310a、310b和310c中的每條信號線與三件套中的三條信號線310a、310b和310c中的其他信號線進行比較，來產生差分信號810集合。在所圖示的實例中，第一差分接收器802a將信號線310a和310b的狀態進行比較，第二差分接收器802b將信號線310b和310c的狀態進行比較，並且第三差分接收器802c將信號線310a和310c的狀態進行比較。因此，轉換偵測電路804可以被配置為偵測相位變化的發生，是因為差分接收器802a、802b和802c中的至少一者的輸出在每個符號間隔結束時改變。
傳輸的符號之間的某些轉換可以是可由單個差分接收器802a、802b或802c偵測到的，而其他轉換可以由差分接收器802a、802b和802c中的兩個或更多個來偵測。在一個實例中，兩條線的狀態或相對狀態可以在轉換之後不變，並且對應的差分接收器802a、802b或802c的輸出在相位轉換之後亦可以不改變。在另一實例中，一對信號線310a、310b及/或310c中的兩條線可以在第一時間間隔中處於相同狀態，並且兩條線可以在第二時間間隔中處於相同的第二狀態，並且對應的差分接收器802a、802b或802c在相位轉換之後可以不變。因此，時鐘產生電路806可以包括轉換偵測電路804及/或用於監測所有差分接收器802a、802b和802c的輸出以便決定何時已經發生相位轉換的其他邏輯單元。時鐘產生電路可以基於偵測到的相位轉換來產生接收時鐘信號808。
對於信號線310a、310b及/或310c的不同組合，可以在不同的時間處偵測3條線的信號傳遞狀態的變化。對信號傳遞狀態變化的偵測的時序可以根據已經發生的信號傳遞狀態變化的類型而改變。在圖8的時序圖850中圖示此種可變性的結果。標記822、824和826表示提供給轉換偵測電路804的差分信號810中的轉換的發生。僅為了清楚說明，標記822、824和826在時序圖850中被分配不同的高度，並且標記822、824和826的相對高度並不意欲圖示與用於時鐘產生或資料解碼的電壓或電流位準、極性或加權值的特定關係。時序圖850圖示與在三條信號線310a、310b和310c上以相位和極性傳輸的符號相關聯的轉換的時序的影響。在時序圖850中，一些符號之間的轉換可以導致可變擷取訊窗830a、830b、830c、830d、830e、830f及/或830g（被統稱為符號擷取訊窗830），在此期間可以可靠地擷取符號。偵測到的狀態變化的次數以及其相對時序可能導致時鐘信號808上的信號干擾。
C-PHY通訊鏈路的輸送量可能受到信號轉換時間的持續時間和可變性的影響。例如，偵測電路的可變性可能是由製造製程公差、電壓和電流源的變動和穩定性以及工作溫度，以及信號線310a、310b和310c的電特性引起的。偵測電路的可變性可能限制通道頻寬。
圖9包括時序圖900和920，其表示在某些連續符號之間從第一信號傳遞狀態到第二信號傳遞狀態的轉換的某些實例。選擇時序圖900和920中所示的信號傳遞狀態轉換是為了說明的目的，並且可以在C-PHY介面中發生其他轉換和轉換組合。時序圖900和920係關於3線3相通訊鏈路的實例，其中由於三件套的線上的信號位準之間的上升和下降時間的差異，在每個符號間隔邊界處可能發生多次接收器輸出轉換。同樣參照圖8，第一時序圖900圖示三件套的信號線310a、310b和310c在轉換之前和之後的信號傳遞狀態（A、B和C），並且第二時序圖920圖示差分接收器802a、802b和802c的輸出，其提供表示信號線310a、310b和310c之間的差異的差分信號810。在許多情況下，差分接收器802a、802b和802c的集合可以被配置為經由比較兩條信號線310a、310b和310c的不同組合來擷取轉換。在一個實例中，該等差分接收器802a、802b和802c可以被配置為經由決定其相應的輸入電壓的差（例如，經由減法）來產生輸出。
在時序圖900和920中所示的每個實例中，初始符號（-z）516（參見圖8）轉換為不同的符號。如時序圖902、904和906所示，信號A最初處於+1狀態，信號B處於0狀態，並且信號C處於-1狀態。因此，差分接收器802a、802b最初量測到+1差值924，並且差分接收器802c量測到-2差值926，如在時序圖922、932、938中針對差分接收器輸出所示的。
在對應於時序圖902、922的第一實例中，發生從符號（-z）516到符號（-x）512（參見圖8）的轉換，其中信號A轉換為-1狀態，信號B轉換為+1狀態，並且信號C轉換為0狀態，其中差分接收器802a從+1差值924轉換為-2差值930，差分接收器802b保持在+1差值924、928處，並且差分接收器802c從-2差值926轉換為+1差值928。
在對應於時序圖904、932的第二實例中，發生從符號（-z）516到符號（+z）506的轉換，其中信號A轉換為-1狀態，信號B保持在0狀態處，並且信號C轉換為+1狀態，其中兩個差分接收器802a和802b從+1差值924轉換到-1差值936，並且差分接收器802c從-2差值926轉換到+2差值934。
在對應於時序圖906、938的第三實例中，發生從符號（-z）516到符號（+x）502的轉換，其中信號A保持在+1狀態處，信號B轉換為-1狀態，並且信號C轉換為0狀態，其中差分接收器802a從+1差值924轉換為+2差值940，差分接收器802b從+1差值924轉換為-1差值942，並且差分接收器802c從-2差值926轉換為-1差值942。
該等實例圖示差值跨度0、1、2、3、4和5級別的轉換。用於典型的差分或單端串列傳輸器的預加重技術是針對兩級轉換而開發的，並且若在MIPI聯盟C-PHY 3相信號上使用，則可能會引入某些不利影響。具體地，在轉換期間將信號過驅動的預加重電路可能在跨度1或2級的轉換期間引起過衝，並且可能導致在邊沿敏感電路中發生錯誤觸發。
圖10圖示作為多個符號間隔的疊加而產生的眼圖1000，其包括單個符號間隔1002。信號轉換區域1004表示在兩個符號之間的邊界處可變的信號上升時間妨礙可靠解碼的不決定性的時間段。可以在由「眼開啟度（eye opening）」內的眼範本（eye mask）1006定義的區域中可靠地決定狀態資訊，該「眼開啟度」表示其中符號是穩定的並且可以被可靠地接收和解碼的時間段。眼範本1006遮罩其中不發生過零的區域，並且解碼器使用眼範本來防止由於在符號間隔邊界處在第一信號過零之後的後續過零的影響而導致的多次定時。
在使用時鐘資料恢復電路的系統的設計、調適和配置期間，對信號的週期性取樣和顯示的概念是有用的，其中時鐘資料恢復電路使用在所接收的資料中出現的頻繁轉換來重新建立所接收的資料時序信號。基於串列器/解串器（SERDES）技術的通訊系統是如下系統的實例：其中眼圖1000可以用作用於基於眼圖1000的眼開啟度來判斷可靠地恢復資料的能力的基礎。
諸如3線3相編碼器之類的 M線 N相編碼系統可以對在每個符號邊界處具有至少一個轉換的信號進行編碼，並且接收器可以使用彼等保證的轉換來恢復時鐘。接收器可能需要緊接在符號邊界處的第一信號轉換之前的可靠資料，並且亦必須能夠可靠地遮罩與相同符號邊界相關的多次轉換的任何發生。由於在 M線（例如，三件套的線）上攜帶的信號之間的上升和下降時間的微小差異並且由於在接收的信號對（例如，圖6的差分接收器802a、802b和802c的A-B、B-C和C-A輸出）的組合之間的信號傳播時間的微小差異，可能發生多次接收器轉換。
圖11圖示針對C-PHY 3相信號來產生的眼圖1100的實例。眼圖1100可以從多個符號間隔1102的疊加來產生。眼圖1100可以使用固定及/或符號無關的觸發器1130來產生。眼圖1100包括增加數量的電壓位準1120、1122、1124、1126、1128，其可以歸因於由差分接收器802a、802b、802c N相接收器電路（參見圖8）量測的多個電壓位準。在該實例中，眼圖1100可以對應於提供給差分接收器802a、802b和802c的3線3相編碼信號中的可能轉換。三個電壓位準可以使得差分接收器802a、802b和802c產生針對正極性和負極性二者的強電壓位準1126、1128和弱電壓位準1122、1124。通常，在任何符號中僅有一條信號線310a、310b和310c是未被驅動的，並且差分接收器802a、802b和802c不產生0狀態（此處是0伏）輸出。與強位準和弱位準相關聯的電壓不需要相對於0伏位準均勻地間隔開。例如，弱電壓位準1122、1124表示可以包括未驅動信號線310a、310b和310c達到的電壓位準的電壓的比較。眼圖1100可以與由差分接收器802a、802b和802c產生的波形重疊，是因為當在接收設備處擷取資料時，同時考慮所有三對信號。由差分接收器802a、802b和802c產生的波形表示差分信號810，其表示三對信號（A-B、B-C和C-A）的比較。
在C-PHY 3相解碼器中使用的驅動器、接收器和其他設備可以表現出不同的切換特性，該等切換特性可能在從三條線接收的信號之間引入相對延遲。由於在三件套的信號線310a、310b、310c的三個信號之間的上升和下降時間的微小差異並且由於在從信號線310a、310b、310c接收的信號對的組合之間的信號傳播時間的微小差異，可能在每個符號間隔邊界1108及/或1114處觀察到多次接收器輸出轉換。眼圖1100可以擷取上升和下降時間的變化作為在每個符號間隔邊界1108和1114附近的轉換的相對延遲。上升和下降時間的變化可能是由於3相驅動器的不同特性導致的。對於任何給定符號，上升和下降時間的差異亦可能導致符號間隔1102的持續時間有效縮短或延長。
信號轉換區域1104表示不決定性的時間或時段，其中可變的信號上升時間妨礙可靠的解碼。可以在表示其中符號是穩定的並且可以可靠地被接收和解碼的時間段的「眼開啟度」1106中可靠地決定狀態資訊。在一個實例中，眼開啟度1106可以被決定為在信號轉換區域1104的結束1112處開始，並且在符號間隔1102的符號間隔邊界1114處結束。在圖11中圖示的實例中，可以決定眼開啟度1106在信號轉換區域1104的結束1112處開始，並且在信號線310a、310b、310c的信號傳遞狀態及/或三個差分接收器802a、802b和802c的輸出已經開始改變以反映下一個符號的時間1116處結束。
被配置用於 N相編碼的通訊鏈路220的最大速度可能受到與對應於所接收的信號的眼開啟度1106相比信號轉換區域1104的持續時間的限制。符號間隔1102的最小時段可以經由與例如在圖6中所示的解碼器600中的CDR電路624相關聯的嚴格設計餘量來約束。不同的信號傳遞狀態轉換可以與對應於兩條或更多條信號線310a、310b及/或310c的信號轉換時間的不同變化相關聯，從而使得接收設備中的差分接收器802a、802b和802c的輸出在不同的時間處及/或以不同的速率相對於符號間隔邊界1108（在此處，差分接收器802a、802b和802c的輸入開始變化）變化。信號轉換時間之間的差異可能導致兩個或更多個差分信號810中的信號傳遞轉換之間的時序偏差。CDR電路可以包括用於適應差分信號810之間的時序偏差的延遲元件和其他電路。 CDR 實現
圖13圖示將半速率時鐘產生與C-PHY輸入增量脈衝產生分開的示例性CDR設計1300。如圖所示，C-PHY輸入增量包括AB、BC和CA差分信號1302、1304、1306，該等差分信號被輸入到具有邏輯閘1308a、1308b和1308c（在該實例中為XOR閘）、邏輯閘1310a、1310b和1310c以及OR閘1312的網路，以便基於差分信號1302、1304、1306中的轉換來產生第一時鐘信號或脈衝1314。
信號或脈衝1314被輸入到觸發器邏輯單元1316（例如D觸發器），其中觸發器邏輯單元1316由信號或脈衝1314進行定時，其中輸入值（資料或D）被保持在輸出（Q）上，直到在時鐘輸入（CLK）處輸入脈衝或斷言值為止。觸發器邏輯單元1316進而耦合在延遲迴路中，延遲迴路包括耦合到觸發器邏輯單元1316的輸出Q的可程式設計產生器1318。產生器1318可以是半UI產生器，其被配置為產生基於半UI的恢復時鐘（亦即，具有等於兩個UI的循環或者傳入的第一時鐘信號或脈衝的時脈速率的一半速率的時鐘）。由產生器1318引起的產生的半速率或延遲RCLK時鐘1320被回饋到作為延遲迴路的一部分的觸發器邏輯單元的資料輸入，延遲迴路包括反轉由產生器1318輸出的信號的反相器1319。因為觸發器邏輯單元1316是經由信號或脈衝1314（在一個態樣中利用D觸發器）來定時的，由觸發器邏輯單元1316進行的重新取樣將在每個脈衝上升沿發生。注意的是，可以根據預定演算法/度量來預先配置或配置半UI產生器。此外，可以在接收器中接收到高速資料短脈衝之前預先校準產生器1318。隨後，觸發器邏輯單元1316的輸出Q亦用於在通過反相器1324和1326之後推導出所恢復的時鐘信號（RCLK）1322，以在接收器的解碼器（例如，如圖6中所示的解碼器600）中使用。
在其他態樣中，一旦在CDR 1300處接收到第一資料轉換，就將建立自動半UI追蹤脈衝，而不管可能在一個UI內的輸入資料中發生的其他可能轉換。第一轉換用作用於半UI產生器產生針對邏輯單元1318的脈衝以將電壓下拉以產生基於半UI的恢復時鐘的開始指示符。觸發器邏輯單元1318的Q輸出亦構成所恢復的時鐘信號RCLK 1322，其將是半UI或半速率時鐘。在圖13中所示的示例性電路結構的優點在於：該電路系統不經受PVT或通道之間的不匹配，是因為該電路系統僅考慮絕對UI時序關係。
為了支援三級信號傳遞系統的更高資料速率，針對時鐘和資料恢復（CDR）的校準/訓練變得非常關鍵，尤其是在通道狀況隨著長度被延伸以支援多個應用而變得更差的情形下。此外，難以控制同一晶片上的每條線之間的導致問題的延遲以具有針對CDR的緊密時序。作為提出的一套校準措施，該序列意欲一次為三個接收器提供校準，而不需要額外的模式，因為比較器將以相等的值輸出線1、線2和線3之間的差。此外，所提出的校準序列經由偵測器和產生器的組合來為系統提供半UI的資訊。 校準模式
如前所論述的，為了在三級信號傳遞系統中支援更高的資料速率，針對CDR的校準或訓練變得重要，尤其是在通道狀況隨著實體通道（亦即，線A、B、C）的長度被延伸以支援多個應用時變得更差的情形下。可以嘗試在同一晶片上控制在每條線中的信號傳遞之間發生的延遲，以便導致針對CDR的緊密時序（此舉增加了正確校準CDR的重要性），以及確保接收器時鐘（例如，SCLK）的工作循環失真被校正。
典型的C-PHY校準模式通常具有高到低電壓模式，或者替代地具有低到高模式。相反，本案內容特徵在於改良的校準模式，其提供關於UI長度/持續時間的準確校準資料，以及能夠提供用於校正時鐘工作循環失真的準確資訊。如下文將更加詳細論述的，本案內容尤其提供經由以下操作來產生的校準模式：切換該等線中的任何兩條線（例如，A和B）並且將剩餘的第三條線（例如，C）保持在共模下以每個預定時間段或UI僅產生一次轉換。單次轉換提供絕對UI長度/持續時間資訊，其可以在接收器CDR中用於時序校準和工作循環校正二者。
圖13圖示根據本案內容的某些態樣的示例性校準模式1300。模式1300是經由以下操作來產生的校準模式：在每個預定時間段1308切換兩條線（例如，1302、1304），同時剩餘的第三條線1306保持恆定位準（例如，作為一個實例但不限於此，如MIPI C-PHY規範所指定的大約200 mV的常見恆定電壓）。儘管在所圖示的實例中，線A和C 1302、1304被示為進行切換並且線B 1306是恆定的，但是校準模式並不限於此種特定線，因為線A、B或C中的任何兩條線可以被切換。該校準模式每次僅產生單次轉換，並且經歷對預定時間間隔1308或UI的準確度的可忽略的信號干擾影響，由此產生具有可忽略的變化的UI量測。因此，校準模式1300向接收器或校準產生器提供準確的UI週期。進一步注意的是，校準模式1300亦可以用作所揭示的差分信號傳遞系統中的時鐘模式。此外，應注意的是，校準模式1300亦可以用於向任何差分信號傳遞系統提供時鐘模式，並且因此可以在不同的差分信號傳遞系統上利用產生此種模式的校準產生器。
在一個態樣中，校準模式1300可以是在傳輸器側產生的，例如傳輸器側或主側，諸如圖2中的202或圖3中的300，但不限於此。此外，在切換到高速資料傳輸模式之前，可以針對如MIPI C-PHY規範中所規定的每種低功率模式來產生和傳輸模式1300。
圖14圖示在C-PHY接收器介面（例如，圖6中的接收器600）處的3條線路的單端信號的示例性圖1400，該等單端信號是由於在3線介面上應用校準模式（其類似於圖13中的模式1300）而引起的。從該實例中可以看出，A和C線路電壓在最大和最小電壓之間以彼此180度異相來切換，而線路B的電壓保持或維持在恆定電壓處。
圖15圖示在C-PHY接收器介面處的3條線路的差分信號的圖1500，該等差分信號是由於校準模式而引起的。可以利用諸如在圖8中所示的802之類的差分接收器來推導出差分信號。因此，信號1502是A和B線路之間的差，信號1504是B和C線路之間的差，並且信號1506是C和A線路之間的差。信號1508是信號轉換觸發的時鐘信號，其中信號1508是所恢復的時鐘，其可以用於對資料進行取樣以用於串列到並行轉換。 處理電路和方法的實例
圖16是圖示用於採用處理電路1602的裝置的硬體實現的實例的概念圖1600，處理電路1602可以被配置為執行本文揭示的一或多個功能。根據本案內容的各個態樣，可以利用處理電路1602來實現如本文中揭示的元素，或元素的任何部分，或元素的任何組合。處理電路1602可以包括由硬體和軟體模組的某種組合控制的一或多個處理器1604。處理器1604的實例係包括微處理器、微控制器、數位信號處理器（DSP）、現場可程式設計閘陣列（FPGA）、可程式設計邏輯設備（PLD）、狀態機、定序器、閘控邏輯、個別硬體電路和被配置為執行貫穿本案內容描述的各種功能的其他適當的硬體。一或多個處理器1604可以包括專用處理器，其執行特定功能，並且可以由軟體模組1616中的一個軟體模組進行配置、擴增或者控制。一或多個處理器1604可以經由在初始化期間載入的軟體模組1616的組合來進行配置，並且進一步經由在操作期間載入或者卸載一或多個軟體模組1616來進行配置。
在所圖示的實例中，處理電路1602可以利用匯流排架構（通常由匯流排1610表示）來實現。根據處理電路1602的特定應用和整體設計約束，匯流排1610可以包括任意數量的互連匯流排和橋接。匯流排1610將各種電路連接在一起，該等電路包括一或多個處理器1604以及儲存裝置1606。儲存裝置1606可以包括記憶體設備以及大型儲存設備，並且在本文中可以被稱為電腦可讀取媒體及/或處理器可讀取媒體。匯流排1610亦可以連接各種其他電路，例如，定時源、計時器、周邊設備、電壓調節器和功率管理電路。匯流排介面1608可以提供匯流排1610與一或多個收發機1612之間的介面。可以提供收發機1612以用於處理電路支援的每種聯網技術。在一些例子中，多種聯網技術可以共享收發機1612中找到的電路系統或者處理模組中的一些或者全部。每個收發機1612提供用於在傳輸媒體上與各種其他裝置進行通訊的方式。根據裝置的性質，亦可以提供使用者介面1618（例如，小鍵盤、顯示器、揚聲器、麥克風、操縱桿），並且使用者介面1618可以直接地或者經由匯流排介面1608通訊地耦合到匯流排1610。
處理器1604可以負責管理匯流排1610以及負責一般處理，其可以包括對在可以包括儲存裝置1606的電腦可讀取媒體中儲存的軟體的執行。在該點上，包括處理器1604的處理電路1602可以用於實現本文揭示的方法、功能和技術中的任何一種。儲存裝置1606可以用於儲存由處理器1604在執行軟體時操縱的資料，並且軟體可以被配置為實現本文揭示的方法中的任何一種。
處理電路1602中的一或多個處理器1604可以執行軟體。無論被稱為軟體、韌體、中間軟體、微代碼、硬體描述語言還是其他名稱，軟體皆應當被廣義地解釋為意指指令、指令集、代碼、程式碼片段、程式碼、程式、副程式、軟體模組、應用程式、軟體應用程式、套裝軟體、常式、子常式、物件、可執行檔案、執行的執行緒、程序、函數、演算法等。軟體可以以電腦可讀取形式位於儲存裝置1606中，或者位於外部電腦可讀取媒體中。外部電腦可讀取媒體及/或儲存裝置1606可以包括非暫時性電腦可讀取媒體。舉例而言，非暫時性電腦可讀取媒體包括磁儲存設備（例如，硬碟、軟碟、磁條）、光碟（例如，壓縮光碟（CD）或數位多功能光碟（DVD））、智慧卡、快閃記憶體設備（例如，「快閃記憶體驅動」、卡、棒或鍵式驅動）、隨機存取記憶體（RAM）、ROM、PROM、可抹除PROM（EPROM）、EEPROM、暫存器、可移除磁碟和用於儲存可以由電腦存取和讀取的軟體及/或指令的任何其他適當的媒體。舉例而言，電腦可讀取媒體及/或儲存裝置1606亦可以包括載波、傳輸線以及用於傳輸可以由電腦存取和讀取的軟體及/或指令的任何其他適當的媒體。電腦可讀取媒體及/或儲存裝置1606可以位於處理電路1602中、處理器1604中、處理電路1602之外或者跨越包括處理電路1602的多個實體而分佈。電腦可讀取媒體及/或儲存裝置1606可以體現在電腦程式產品中。舉例而言，電腦程式產品可以包括封裝材料中的電腦可讀取媒體。熟習此項技術者將認識到如何根據特定應用和施加在整體系統上的整體設計約束來最佳地實現貫穿本案內容提供的所述功能。
儲存裝置1606可以維護以可載入程式碼片段、模組、應用程式、程式等維護及/或組織的軟體，其在本文中可以被稱為軟體模組1616。軟體模組1616之每一者軟體模組可以包括如下的指令和資料：該等指令和資料在被安裝或者載入到處理電路1602上並且由一或多個處理器1604執行時對於控制一或多個處理器1604的操作的運行時間映射1614起作用。在被執行時，某些指令可以使得處理電路1602執行根據本文描述的某些方法、演算法和過程的功能。
軟體模組1616中的一些軟體模組可以在處理電路1602的初始化期間載入，並且該等軟體模組1616可以將處理電路1602配置為使得能夠執行本文揭示的各種功能。例如，一些軟體模組1616可以配置處理器1604的內部設備及/或邏輯電路1622，並且可以管理對外部設備（例如，收發機1612、匯流排介面1608、使用者介面1618、計時器、數學輔助處理器等）的存取。軟體模組1616可以包括控製程式及/或作業系統，其與中斷處理常式以及設備驅動程式進行互動，並且控制對由處理電路1602提供的各種資源的存取。該等資源可以包括記憶體、處理時間、對收發機1612、使用者介面1618的存取等。
處理電路1602中的一或多個處理器1604可以是多功能的，其中軟體模組1616中的一些軟體模組被載入以及被配置為執行不同的功能或者相同功能的不同例子。一或多個處理器1604可以另外適於管理回應於來自例如使用者介面1618、收發機1612和設備驅動程式的輸入而啟動的幕後工作。為了支援對多種功能的執行，一或多個處理器1604可以被配置為提供多工環境，其中根據需要或者期望，複數種功能中的每種功能實現為由一或多個處理器1604服務的任務集。在一個實例中，多工環境可以使用分時程式1620來實現，分時程式1620在不同的任務之間傳遞對處理器1604的控制，其中每個任務在任何未解決的操作完成之後及/或回應於諸如中斷之類的輸入，將對一或多個處理器1604的控制返回給分時程式1620。當任務具有對一或多個處理器1604的控制時，處理電路有效地專用於與進行控制的任務相關聯的功能所針對的目的。分時程式1620可以包括作業系統、在循環的基礎上傳遞控制的主循環、根據功能的優先化來分配對一或多個處理器1604的控制的函數，及/或經由向處理函數提供對一或多個處理器1604的控制來對外部事件進行相應的中斷驅動主循環。
圖17是用於在3線多相通訊匯流排或介面中提供校準資料的方法1700的流程圖，該方法可以由耦合到可以被配置為MIPI C-PHY介面的3線多相通訊匯流排或介面的傳輸器和接收器電路來執行。方法1700包括以下步驟：在3線介面上產生並且傳輸校準模式，其中產生模式包括：在預定時間間隔內將三條介面線路中的兩條介面線路從一個電壓位準切換到另一電壓位準，如方塊1702中所示。此外，產生校準模式包括：在單位間隔時間段內將剩餘的第三條介面線路維持在共模電壓位準處，如方塊1704中所示。在僅切換兩條線路同時將第三條線路維持在共模電壓位準處的情況下，在預定時間間隔內僅發生單次轉換。對於MIPI C-PHY系統，共模電壓位準可以設置為大約200毫伏，此舉是基於MIPI C-PHY標準的。
如方塊1706中所示，在3線介面上傳輸所決定的校準模式。注意的是，在一個態樣中，傳輸並且產生校準模式的過程可以同時實現，其中傳輸設備被配置為切換兩條線路並且將第三條線路維持在恆定電壓處，其中在3條線路上提供此種電壓的過程固有地實現經由調制3線介面的線路電壓來傳輸校準模式。
方法1700隨後亦包括以下步驟：基於所傳輸的校準模式來推導校準資料，如在方塊1708處所示。在方塊1708中推導出校準資料的該過程亦可以包括：在差分接收器處接收校準模式；及決定眼圖或眼示圖以量測預定時間間隔，其可以是單個單位間隔（UI）。如前所論述的，校準資料用於提供UI的精確時序，是因為利用本校準模式，信號干擾是可忽略的。此外，校準模式可以用於基於校準模式信號的時序來決定針對時鐘的時鐘模式或工作循環。在一些態樣中，所推導出的時鐘模式將具有一個單位間隔（UI）的循環，其中時鐘模式用於校正在耦合到3線介面的接收器設備內的接收器時鐘的工作循環。
在另外的態樣中，方法1700可以包括以下步驟：使用所推導出的校準資料來在從3線3相介面擷取符號的時鐘和資料恢復（CDR）電路系統中設置延遲產生器。在一個實例中，延遲產生器是半UI產生器，例如圖12中的產生器1218。由於在一些態樣中預定時間段可以是單個UI，因此基於所推導出的校準資料，容易且準確地決定半UI間隔。方法1700亦可以被配置為使得在轉換到C-PHY介面上的高速資料傳輸模式之前，針對3線介面上的每種低功率模式，來在3線介面上產生並且傳輸校準模式。
圖18是圖示用於採用處理電路1802的裝置1800的硬體實現的實例的圖。在所圖示的實例中，處理電路1802可以在用於3線多相介面（例如，C-PHY介面）的傳輸器內實現。在另外的態樣中，裝置1800可以被實現為主設備中的傳輸器的一部分，但是亦可以在從設備內的傳輸器中實現。
處理電路1802通常包含處理器或處理電路系統1816，其可以包括微處理器、微控制器、數位信號處理器、定序器和狀態機中的一項或多項。處理電路1802可以利用匯流排架構（通常由匯流排1820表示）來實現。根據處理電路1802的特定應用和整體設計約束，匯流排1820可以包括任意數量的互連匯流排和橋接。匯流排1820將各種電路連接在一起，該等電路包括一或多個處理器及/或硬體模組（由處理器1816表示）、特定模組或電路（例如，校準模式決定模組1804、在各條線路、連接器或線1814上發送信號傳遞的傳輸器/線路介面電路1812）以及電腦可讀取儲存媒體1818。匯流排1820亦可以連接各種其他電路，例如，定時源、周邊設備、電壓調節器和功率管理電路，該等電路皆是本領域公知的，並且因此，將不再進行描述。
處理器1816負責一般處理，其包括對在電腦可讀取儲存媒體1818上儲存的軟體的執行。軟體在被處理器1816執行時使得處理電路1802執行前面針對任何特定裝置所描述的各種功能。電腦可讀取儲存媒體1818亦可以用於儲存由處理器1816在執行軟體時所操縱的資料，其包括針對在連接器或線1814（其可以被配置為資料通道）上傳輸的符號的資料編碼。處理電路1802亦包括至少上述模組1804。包括模組1804的模組可以是在處理器1816中執行的、常駐/儲存在電腦可讀取儲存媒體1818中的軟體模組、耦合到處理器1816的一或多個硬體模組，或其某種組合。包括模組1804的模組可以包括微控制器指令、狀態機配置參數或其某種組合。
在一種配置中，裝置1800可以被配置用於在C-PHY 3相介面上進行資料通訊。裝置1800可以包括被配置為產生上文結合圖13論述的校準模式並且使得傳輸該校準模式的模組及/或電路1804。另外，處理器可讀取儲存媒體1818可以包括代碼1806，其被配置用於使得處理電路系統1816產生所揭示的校準模式。
裝置1800可以被配置用於各種操作模式。在一個實例中，該裝置。
圖19是圖示用於採用處理電路1902的裝置1800的硬體實現的實例的圖。在所圖示的實例中，處理電路1802可以在用於3線多相介面（例如，C-PHY介面）的接收器內實現。在另外的實例中，裝置1900可以被實現為從設備中的接收器的一部分，但是根據某些實例，亦可以在主設備內的接收器中實現。
處理電路1902通常包含處理器1916，其可以包括微處理器、微控制器、數位信號處理器、定序器和狀態機中的一項或多項。處理電路1902可以利用匯流排架構（通常由匯流排1920表示）來實現。根據處理電路1902的特定應用和整體設計約束，匯流排1920可以包括任意數量的互連匯流排和橋接。匯流排1920將各種電路連接在一起，該等電路包括一或多個處理器及/或硬體模組，其由以下各項來表示：處理器1916、模組或電路1904、1906和1908、決定不同對的連接器或線1914之間的差分信號傳遞狀態的差分接收器電路1912，以及電腦可讀取儲存媒體1918。匯流排1920亦可以連接各種其他電路，例如，定時源、周邊設備、電壓調節器和功率管理電路，該等電路皆是本領域公知的，並且因此，將不再進行描述。
處理器1916負責一般處理，其包括對在電腦可讀取儲存媒體1918上儲存的軟體或代碼的執行。軟體或代碼在被處理器1916執行時使得處理電路1902執行前面針對任何特定裝置所描述的各種功能。電腦可讀取儲存媒體1918亦可以用於儲存由處理器1916在執行軟體時所操縱的資料，其包括從在連接器或線1914（其可以被配置為資料通道和時鐘通道）上傳輸的符號中解碼的資料。處理電路1902亦包括模組1904、1906和1908中的至少一個模組。模組1904、1906和1908可以是在處理器1916中執行的、常駐/儲存在電腦可讀取儲存媒體1918中的軟體模組、耦合到處理器1916的一或多個硬體模組，或其某種組合。模組1904、1906及/或1908可以包括微控制器指令、狀態機配置參數或其某種組合。
在一種配置中，裝置1900可以被配置用於在C-PHY 3相介面上進行資料通訊。裝置1900可以包括：被配置為從在連接器或線1914上傳輸的符號序列中嵌入的時序資訊恢復第一時鐘信號的模組及/或電路1904；用於恢復時鐘產生（包括半UI產生）的模組及/或電路1906；及用於根據從傳輸器接收的校準序列或模式來決定校準資料的模組及/或電路1908，例如，如圖18中所示。應注意的是，在模組1908中產生的校準資料可以包括：基於所接收的校準模式（根據本文揭示的模式）的UI量測，以及與可以用於校正時鐘工作循環失真的工作循環有關的資料。模組1906可以利用UI量測或決定來決定用於在接收器內的延遲電路系統中對半UI產生進行程式設計的半UI時間段。工作循環失真校正可以在模組1904中實現，或者在用於工作循環校正的單獨的模組/電路（未圖示）中實現。
在其他實例中，處理器可讀取儲存媒體1918可以包括各種代碼或指令，其包括用於使得處理器1916進行以下操作的代碼：根據所接收的校準模式來決定校準資料；設置半UI產生器（其可以是基於根據所接收的校準模式來決定的校準資料）；及根據所接收的校準模式來決定工作循環校正。裝置1900可以被配置用於各種操作模式，例如MIPI C-PHY低功率模式和高速資料模式。
應理解的是，所揭示的過程中的步驟的特定次序或層次是對示例性方法的說明。應理解的是，基於設計偏好，可以重新排列該等過程中的步驟的特定次序或層次。此外，可以組合或省略一些步驟。所附的方法請求項以取樣次序提供了各個步驟的元素，而非意味著限於所提供的特定次序或者層次。
提供先前的描述以使得任何熟習此項技術者能夠實施本文描述的各個態樣。對於熟習此項技術者而言，對該等態樣的各種修改將是容易顯而易見的，並且可以將本文定義的整體原理應用於其他態樣。因此，請求項並不意欲限於本文展示的各態樣，但是被賦予與文字請求項一致的全部範疇，其中除非特別如此說明，否則對單數元素的提及並不意欲意指「一個且僅有一個」，而是代表「一或多個」。除非另外特別說明，否則術語「一些」代表一或多個。貫穿本案內容描述的各個態樣的元素的所有結構和功能均等物經由引用方式被明確地併入本文，並且其意欲由請求項所涵蓋，該等結構和功能均等物對於一般技術者而言是已知的或者將要是已知的。此外，本文中沒有任何揭示內容意欲奉獻給公眾，不管此種揭示內容是否被明確地記載在請求項中。沒有任何請求項元素將被解釋為構件加功能，除非該元素是使用短語「用於……的構件」來明確記載的。
100‧‧‧裝置
102‧‧‧處理電路
106‧‧‧通訊收發機
108‧‧‧ASIC
110‧‧‧API
112‧‧‧記憶體設備
114‧‧‧本端資料庫
122‧‧‧天線
124‧‧‧顯示器
126‧‧‧小鍵盤
128‧‧‧按鈕
200‧‧‧裝置
202‧‧‧IC元件
204‧‧‧無線收發機
206‧‧‧處理器
208‧‧‧儲存媒體
210‧‧‧實體層驅動器
212‧‧‧內部匯流排
214‧‧‧天線
220‧‧‧通訊鏈路
222‧‧‧前向通道
224‧‧‧反向通道
226‧‧‧雙向通道
230‧‧‧IC元件
232‧‧‧顯示器控制器
234‧‧‧相機控制器
236‧‧‧處理器
238‧‧‧儲存媒體
240‧‧‧實體層驅動器
242‧‧‧內部匯流排
300‧‧‧示意圖
302‧‧‧映射器
304‧‧‧並行到串列轉換器
306‧‧‧3線3相編碼器
308‧‧‧線路驅動器
310‧‧‧16位元資料
310a‧‧‧信號線
310b‧‧‧信號線
310c‧‧‧信號線
312‧‧‧符號
314‧‧‧符號
316a‧‧‧信號
316b‧‧‧信號
316c‧‧‧信號
400‧‧‧時序圖
402‧‧‧曲線
404‧‧‧曲線
406‧‧‧曲線
408‧‧‧極性
410‧‧‧相位轉換
412‧‧‧兩位元值
414‧‧‧時間
450‧‧‧循環狀態圖
452‧‧‧順時針方向
452’‧‧‧順時針方向
454‧‧‧逆時針方向
454’‧‧‧逆時針方向
500‧‧‧狀態圖
502‧‧‧可能狀態
504‧‧‧可能狀態
506‧‧‧可能狀態
512‧‧‧可能狀態
514‧‧‧可能狀態
516‧‧‧可能狀態
520‧‧‧狀態元素
522‧‧‧欄位
524‧‧‧欄位
526‧‧‧欄位
600‧‧‧3線3相解碼器
602‧‧‧差分接收器
604‧‧‧線狀態解碼器
606‧‧‧串列到並行轉換器
608‧‧‧解映射器
610‧‧‧先進先出（FIFO）暫存器
614‧‧‧符號
624‧‧‧CDR電路
626‧‧‧時鐘
700‧‧‧時序圖
702‧‧‧第一符號
704‧‧‧第二符號
706‧‧‧第三符號Sym n +2
708‧‧‧第四符號Sym n +3
712‧‧‧延遲
714‧‧‧延遲
716‧‧‧延遲
718‧‧‧閾值電壓
720‧‧‧閾值電壓
722‧‧‧時間
724‧‧‧第二符號Sym n +1
726‧‧‧時間
800‧‧‧方塊圖
802a‧‧‧差分接收器
802b‧‧‧差分接收器
802c‧‧‧差分接收器
804‧‧‧轉換偵測電路
806‧‧‧時鐘產生電路
808‧‧‧接收時鐘信號
810‧‧‧差分信號
822‧‧‧標記
824‧‧‧標記
826‧‧‧標記
830‧‧‧符號擷取訊窗
830a‧‧‧可變擷取訊窗
830b‧‧‧可變擷取訊窗
830c‧‧‧可變擷取訊窗
830d‧‧‧可變擷取訊窗
830e‧‧‧可變擷取訊窗
830f‧‧‧可變擷取訊窗
830g‧‧‧可變擷取訊窗
900‧‧‧時序圖
902‧‧‧時序圖
904‧‧‧時序圖
906‧‧‧時序圖
920‧‧‧時序圖
922‧‧‧時序圖
924‧‧‧+1差值
926‧‧‧-2差值
928‧‧‧+1差值
930‧‧‧-2差值
932‧‧‧時序圖
934‧‧‧+2差值
936‧‧‧-1差值
938‧‧‧時序圖
940‧‧‧+2差值
942‧‧‧-1差值
1000‧‧‧眼圖
1002‧‧‧符號間隔
1004‧‧‧信號轉換區域
1006‧‧‧眼範本
1100‧‧‧眼圖
1102‧‧‧符號間隔
1104‧‧‧信號轉換區域
1106‧‧‧眼開啟度
1108‧‧‧符號間隔邊界
1112‧‧‧結束
1114‧‧‧符號間隔邊界
1116‧‧‧時間
1120‧‧‧電壓位準
1122‧‧‧電壓位準
1124‧‧‧電壓位準
1126‧‧‧電壓位準
1128‧‧‧電壓位準
1130‧‧‧觸發器
1218‧‧‧產生器
1300‧‧‧CDR設計
1302‧‧‧差分信號
1304‧‧‧差分信號
1306‧‧‧差分信號
1308‧‧‧邏輯閘
1400‧‧‧圖
1500‧‧‧圖
1502‧‧‧信號
1504‧‧‧信號
1506‧‧‧信號
1508‧‧‧信號
1600‧‧‧概念圖
1602‧‧‧處理電路
1604‧‧‧處理器
1606‧‧‧儲存裝置
1608‧‧‧匯流排介面
1610‧‧‧匯流排
1612‧‧‧收發機
1614‧‧‧運行時間映射
1616‧‧‧軟體模組
1618‧‧‧使用者介面
1620‧‧‧分時程式
1622‧‧‧邏輯電路
1700‧‧‧方法
1702‧‧‧方塊
1704‧‧‧方塊
1706‧‧‧方塊
1708‧‧‧方塊
1800‧‧‧裝置
1802‧‧‧處理電路
1804‧‧‧校準模式決定模組
1806‧‧‧代碼
1812‧‧‧線路介面電路
1814‧‧‧線
1816‧‧‧處理器
1818‧‧‧電腦可讀取儲存媒體
1820‧‧‧匯流排
1900‧‧‧裝置
1902‧‧‧處理電路
1904‧‧‧模組
1906‧‧‧模組
1908‧‧‧模組
1912‧‧‧差分接收器電路
1914‧‧‧線
1916‧‧‧處理器
1918‧‧‧電腦可讀取儲存媒體
1920‧‧‧匯流排
圖1圖示了在IC元件之間採用資料連結的裝置，該資料連結根據複數種可用標準之一來選擇性地操作。
圖2圖示用於在IC元件之間採用資料連結的裝置的系統架構，該資料連結根據複數種可用標準之一來選擇性地操作。
圖3圖示C-PHY 3相資料編碼器。
圖4圖示C-PHY 3相編碼介面中的信號傳遞。
圖5是圖示在C-PHY 3相編碼介面中的潛在狀態轉換的狀態圖。
圖6圖示C-PHY 3相解碼器。
圖7是信號上升時間對C-PHY解碼器中的轉換偵測的影響的實例。
圖8圖示C-PHY解碼器中的轉換偵測。
圖9圖示在C-PHY介面上傳輸的連續符號對之間發生的信號轉換的一個實例。
圖10圖示眼圖（eye-pattern）中的轉換區域和眼區域。
圖11圖示針對C-PHY 3相介面所產生的眼圖的實例。
圖12圖示用於C-PHY 3相介面的CDR電路的實例。
圖13圖示根據本文揭示的某些態樣的示例性校準模式。
圖14圖示在C-PHY接收器介面處由校準模式引起的3條線路的單端信號的圖。
圖15圖示在C-PHY接收器介面處由校準模式引起的3條線路的差分信號的圖。
圖16是圖示採用可以根據本文揭示的某些態樣來調適的處理電路的裝置的實例的方塊圖。
圖17是根據本文揭示的某些態樣的時鐘產生的方法的流程圖。
圖18是圖示採用根據本文揭示的某些態樣來調適的處理電路的裝置的硬體實現的實例的圖。
圖19是圖示採用根據本文揭示的某些態樣來調適的處理電路的裝置的另一硬體實現的實例的圖。
國內寄存資訊 (請依寄存機構、日期、號碼順序註記) 無
國外寄存資訊 (請依寄存國家、機構、日期、號碼順序註記) 無

Claims (30)

  1. 一種用於在耦合到一3線介面的資料通訊設備中提供校準的方法，包括以下步驟： 在該3線介面上產生並且傳輸一校準模式，該產生該模式包括：在一預定時間間隔內將三條介面線路中的兩條介面線路從一個電壓位準切換到另一電壓位準；及在該預定時間間隔內將一剩餘的第三條介面線路維持在一共模電壓位準處，其中在該預定時間間隔內僅發生一單次轉換；及基於所傳輸的該校準模式來推導校準資料。
  2. 根據請求項1之方法，亦包括以下步驟： 其中該預定時間間隔是一單個單位間隔（UI），並且該校準資料用於提供該UI的一準確時序。
  3. 根據請求項1之方法，亦包括以下步驟： 使用所推導出的該校準資料來在從該3線介面擷取符號的一時鐘和資料恢復（CDR）電路系統中設置一延遲產生器。
  4. 根據請求項3之方法，其中該延遲產生器包括一半單位間隔（UI）產生器，並且該預定時間段是一單個UI，其中該半UI是基於所推導出的該校準資料來決定的。
  5. 根據請求項1之方法，其中該校準資料用於推導具有一個單位間隔（UI）的一循環的一時鐘模式，其中該時鐘模式用於校正耦合到該3線介面的一接收器設備內的一接收器時鐘的一工作循環。
  6. 根據請求項1之方法，其中該3線介面是一行動行業處理器介面（MIPI）C-PHY介面。
  7. 根據請求項6之方法，其中該校準模式是在轉換到該MIPI C-PHY介面上的高速資料傳輸模式之前，針對該3線介面上的每種低功率模式來在該3線介面上產生並且傳輸的。
  8. 根據請求項1之方法，其中該共模電壓位準被設置為大約200毫伏。
  9. 一種用於在一3線3相介面上提供校準的裝置，包括： 用於在該3線介面上產生並且傳輸一校準模式的構件，該用於產生該模式的構件包括：用於在一預定時間間隔內將三條介面線中的兩條介面線從一個電壓位準切換到另一電壓位準的構件；及用於在該單位間隔時間段內將一剩餘的第三條介面線路維持在一共模電壓位準處的構件，其中在該預定時間間隔內僅發生一單次轉換。
  10. 根據請求項9之裝置，亦包括： 用於在耦合到該3線介面的一接收器設備內基於所傳輸的該校準模式來推導校準資料的構件。
  11. 根據請求項9之裝置，其中該預定時間間隔是一單個單位間隔（UI），並且該校準資料用於提供該UI的一準確時序。
  12. 根據請求項10之裝置，亦包括： 用於使用所推導出的該校準資料來在用於從該3線介面擷取符號的一時鐘和資料恢復（CDR）電路系統中設置一延遲產生器的構件。
  13. 根據請求項12之裝置，其中該延遲產生器包括一半單位間隔（UI）產生器，並且該預定時間段是一單個UI，其中該半UI是基於所推導出的該校準資料來決定的。
  14. 根據請求項9之裝置，其中該校準資料用於推導具有一個單位間隔（UI）的一循環的一時鐘模式，其中該時鐘模式用於校正在耦合到該3線介面的一接收器設備內的一接收器時鐘的一工作循環。
  15. 根據請求項9之裝置，其中該3線介面是一MIPI C-PHY介面。
  16. 根據請求項15之裝置，其中該校準模式是在轉換到該MIPI C-PHY介面上的高速資料傳輸模式之前，針對該3線介面上的每種低功率模式來在該3線介面上產生並且傳輸的。
  17. 一種處理器可讀取的非暫時性儲存媒體，包括用於進行以下操作的代碼： 在一3線3相介面上產生並且傳輸一校準模式，該產生該模式包括：在一預定時間間隔內將三條介面線路中的兩條介面線路從一個電壓位準切換到另一電壓位準；及在該單位間隔時間段內將一剩餘的第三條介面線路維持在一共模電壓位準處，其中在該預定時間間隔內僅發生一單次轉換。
  18. 根據請求項17之媒體，亦包括：用於基於所傳輸的該校準模式來推導校準資料的代碼。
  19. 根據請求項17之媒體，其中該預定時間間隔是一單個單位間隔（UI），並且該校準資料用於提供該UI的一準確時序。
  20. 根據請求項18之媒體，亦包括用於進行以下操作的代碼： 使用所推導出的該校準資料來在從該3線介面擷取符號的一時鐘和資料恢復（CDR）電路系統中設置一延遲產生器。
  21. 根據請求項20之媒體，其中該延遲產生器包括一半單位間隔（UI）產生器，並且該預定時間段是一單個UI，其中該半UI是基於所推導出的該校準資料來決定的。
  22. 根據請求項17之媒體，其中該校準資料被配置為用於推導具有一個單位間隔（UI）的一循環的一時鐘模式，其中該時鐘模式用於校正在耦合到該3線介面的一接收器設備內的一接收器時鐘的一工作循環。
  23. 根據請求項17之媒體，其中該3線介面是一MIPI C-PHY介面。
  24. 根據請求項23之媒體，其中該校準模式是在轉換到該MIPI C-PHY介面上的高速資料傳輸模式之前，針對該3線介面上的每種低功率模式來在該3線介面上產生並且傳輸的。
  25. 一種用於資料通訊的系統，包括： 在一接收器中的校準資料決定電路系統，該校準資料決定電路系統被配置為：在一3線介面上從一傳輸器接收一校準模式，其中該模式是經由以下操作來產生的：在一預定時間間隔內將三條介面線路中的兩條介面線路從一個電壓位準切換到另一電壓位準，以及在該預定時間間隔內將一剩餘的第三條介面線路維持在一共模電壓位準處，其中在該預定時間間隔內僅發生一單次轉換；及基於所接收的該校準模式來推導校準資料。
  26. 根據請求項25之系統，其中該預定時間間隔被配置為一單個單位間隔（UI），並且該校準資料用於向該接收器提供該UI的時序。
  27. 根據請求項25之系統，亦包括： 在該接收器中的時鐘和資料恢復（CDR）電路系統，其包括被配置為使用所推導出的該校準資料來在該時鐘和資料恢復（CDR）電路系統中設置一延遲產生器的電路系統。
  28. 根據請求項27之系統，其中該延遲產生器包括一半單位間隔（UI）產生器，並且該預定時間段是一單個UI，其中該半UI是基於所推導出的該校準資料來決定的。
  29. 根據請求項25之系統，其中該校準資料由該接收器用於推導具有一個單位間隔（UI）的一循環的一時鐘模式，其中該時鐘模式用於校正在該接收器內的一接收器時鐘的一工作循環。
  30. 根據請求項25之系統，其中該3線介面是一MIPI C-PHY介面。
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