[go: up one dir, main page]

TWI676177B - 半導體裝置、記憶體系統以及對具有列冗餘之嵌入式快閃記憶體進行組態之方法 - Google Patents

半導體裝置、記憶體系統以及對具有列冗餘之嵌入式快閃記憶體進行組態之方法 Download PDF

Info

Publication number
TWI676177B
TWI676177B TW107127284A TW107127284A TWI676177B TW I676177 B TWI676177 B TW I676177B TW 107127284 A TW107127284 A TW 107127284A TW 107127284 A TW107127284 A TW 107127284A TW I676177 B TWI676177 B TW I676177B
Authority
TW
Taiwan
Prior art keywords
memory
section
sections
physical
erase
Prior art date
Application number
TW107127284A
Other languages
English (en)
Other versions
TW201921365A (zh
Inventor
柯比 丹能
Kobi Danon
優倫 貝德薩
Yoram Betser
烏利 卡特利奇
Uri Kotlicki
阿里 菲爾德曼
Arieh Feldman
Original Assignee
美商賽普拉斯半導體公司
Cypress Semiconductor Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商賽普拉斯半導體公司, Cypress Semiconductor Corporation filed Critical 美商賽普拉斯半導體公司
Publication of TW201921365A publication Critical patent/TW201921365A/zh
Application granted granted Critical
Publication of TWI676177B publication Critical patent/TWI676177B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G11C29/4401—Indication or identification of errors, e.g. for repair for self repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/806—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout by reducing size of decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/814—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for optimized yield
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/816—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

本發明描述用於具有列冗餘之快閃記憶體的技術。在一實例實施例中，一種半導體裝置包含一嵌入式快閃記憶體。該嵌入式快閃記憶體包含包括多個實體區段之一記憶體組，其中各實體區段包含複數個抹除區段。在該記憶體組中，一額外抹除區段之多個部分分別分散於該多個實體區段當中。該額外抹除區段之該多個部分經組態為用於該記憶體組之一列冗餘區段。

Description

半導體裝置、記憶體系統以及對具有列冗餘之嵌入式快閃記憶體進行組態之方法
本公開大體上係關於非揮發性記憶裝置，且詳言之，係關於在快閃記憶體中提供硬體列冗餘。
優先權
本申請案主張2017年8月29日申請之之美國臨時申請案第62/551,314號的優先權，該美國臨時申請案以全文引用之方式併入本文中。
非揮發性記憶體，諸如快閃記憶體，廣泛地用於在計算裝置中儲存資料及指令。快閃記憶體典型地包括具有以列及行配置之記憶體胞元之實體區段的一或多個記憶體組。一些半導體裝置，諸如微控制器，可包括在同一半導體晶片上嵌入於其中之快閃記憶體。
需要提供具有列冗餘之嵌入式快閃記憶體以在製造後校正製造缺陷，但以有效率之方式實施此類列冗餘係相當重要的。舉例而言，在一些應用中，所需列冗餘之量係實體區段之四分之一的大小。然而，將此類少量快閃記憶體添加至各記憶體組需要使用具有小非標準大小之隔離式實體區段，但此就晶粒區域而言引發較大開銷。此係因為需要具有正常大小之X解碼器及Y解碼 器來對小型非標準實體區段執行記憶體操作，且此類正常X解碼器及Y解碼器佔據與操作正常實體區段所需之解碼器大小相同的晶粒區域。
根據本發明之一個態樣，其提供一種半導體裝置，其包含：一嵌入式快閃記憶體，其包含包括多個實體區段之一記憶體組，其中各實體區段包含複數個抹除區段，且其中：一額外抹除區段之多個部分分別分散於該多個實體區段當中；且該額外抹除區段之該多個部分經組態為用於該記憶體組之一列冗餘區段。
根據本發明之一個態樣，其提供一種系統，其包含：一微控制器單元；及一快閃記憶體，其嵌入於該微控制器單元內，該快閃記憶體包含一記憶體組，其包括多個實體區段，其中各實體區段包含複數個抹除區段，且其中一額外抹除區段之多個部分分別分散於該多個實體區段當中；且該額外抹除區段之該多個部分經組態為用於該記憶體組之一列冗餘區段。
根據本發明之一個態樣，其提供一種對具有列冗餘之嵌入式快閃記憶體進行組態之方法，該方法包含：提供安置於該嵌入式快閃記憶體中之一記憶體組之多個實體區段中的第一字線(WL)，其中各實體區段包含複數個抹除區段；及除了該些第一WL以外，提供安置於該多個實體區段內之第二WL，其中該些第二WL耦接至一額外抹除區段之分別分散於該多個實體區段當中的多個部分中的第二記憶體胞元，且其中該額外抹除區段經組態為用於該記憶體組之一列冗餘區段。
100‧‧‧x2結構
101‧‧‧晶粒區域
102a‧‧‧實體區段
102b‧‧‧實體區段
103‧‧‧晶粒區域
105‧‧‧晶粒區域
106‧‧‧選擇閘極(SG)驅動器
108‧‧‧源極線(SL)驅動器
110‧‧‧記憶體閘極(MG)驅動器
200‧‧‧記憶體組
201‧‧‧感測放大器
202‧‧‧實體區段
202_0‧‧‧抹除區段
202_1‧‧‧抹除區段
202_2‧‧‧抹除區段
202_3‧‧‧抹除區段
300‧‧‧記憶體組
301‧‧‧感測放大器
302‧‧‧實體區段
302_0‧‧‧抹除區段
302_1‧‧‧抹除區段
302_2‧‧‧抹除區段
302_3‧‧‧抹除區段
304‧‧‧部分
402‧‧‧實體區段
402_0‧‧‧抹除區段
402_3‧‧‧抹除區段
404‧‧‧部分
406_0‧‧‧選擇閘極(SG)線
406_3‧‧‧選擇閘極(SG)線
408_0‧‧‧源極線(SL)
408_3‧‧‧源極線(SL)
410_0‧‧‧記憶體閘極(MG)線
410_3‧‧‧記憶體閘極(MG)線
416‧‧‧選擇閘極(SG)線
418‧‧‧源極線(SL)
420‧‧‧記憶體閘極(MG)線
500‧‧‧微控制器單元(MCU)
502‧‧‧中央處理單元(CPU)核心
504‧‧‧唯讀記憶體(ROM)
506‧‧‧靜態隨機存取記憶體(SRAM)
508‧‧‧互連件
510‧‧‧快閃記憶體
512‧‧‧快閃控制器
514‧‧‧X解碼器
516‧‧‧Y解碼器
520‧‧‧記憶體陣列
520a‧‧‧感測放大器
圖1係說明根據一些實施例之x2實體區段結構之實例晶粒佈局的方塊圖。
圖2係說明不具有列冗餘之快閃記憶體之實例記憶體組的方塊圖。
圖3係說明根據一些實施例之具有分散式列冗餘之快閃記憶體之實例記憶體組的方塊圖。
圖4係說明根據一些實施例之具有分散式列冗餘之實例實體區段之結構的方塊圖。
圖5係說明根據一些實施例之具有嵌入式快閃記憶體之實例微控制器的方塊圖。
以下描述闡述多個特定細節，諸如特定系統、組件、方法等等之實例，以便提供對本文中所描述之用於快閃記憶體中之分散式列冗餘之技術之各種實施例的良好理解。然而，熟習此項技術者將顯而易見，至少一些實施例可在無此等特定細節之情況下實踐。在其他情況下，並不詳細描述或以簡單方塊圖格式呈現熟知的組件或方法以免不必要地混淆本文中所描述之技術。因此，下文所闡述之特定細節僅係例示性的。特定實施方案可不同於此等例示性細節且仍涵蓋在本發明之精神及範圍內。
本說明書對「一實施例」、「一個實施例」、「一實例實施例」、「一些實施例」及「各種實施例」之參考意謂結合該(等)實施例所描述之特定特徵、結構或特性包括於本發明之至少一個實施例中。此外，在本說明書中各處出現的片語「一實施例」、「一個實施例」、「一實例實施例」、「一些實施例」及「各種實施例」未必皆指相同實施例。
本說明書包括對附圖之參考，附圖形成詳細描述之一部分且其中類似附圖標記可指代類似組件或操作。圖式展示根據例示性實施例之說明。充 分詳細地描述亦可在本文中被稱作「實例」之此等實施例，以使熟習此項技術者能夠實踐本文中所描述之所主張主題的實施例。在不脫離所主張主題之範圍及精神的情況下，可組合該些實施例，可利用其他實施例，或可進行結構、邏輯及電改變。應理解，本文中所描述之實施例並不意欲限制主題之範圍，而是使熟習此項技術者能夠實踐、製作及/或使用此主題。
諸如嵌入式快閃記憶體之快閃記憶體典型地需要具有可替換具有列相關製造缺陷(例如，諸如沿著記憶體胞元陣列中之X方向的缺陷)之記憶體胞元之某一量的列冗餘記憶體胞元。可基於諸如產率分析、實體區段大小等等之各種製造參數而判定必需列冗餘之量。在一些應用中，標準要求係具有用於在製造後替換有缺陷地製造之抹除區段的至少一個抹除區段(例如，每~1MB記憶體組)，其中四個抹除區段可包含記憶體組中之一個實體區段。若在排序流程操作期間在抹除區段中在製造後發現列相關缺陷，則必須以用於所有快閃操作(例如，程式化、抹除、驗證及讀取)之冗餘區段選擇閘極(select gate；SG)線(亦被稱作字線或WL)、記憶體閘極(memory gate；MG)線及源極線(source line；SL)替換有缺陷抹除區段。排序流程操作係可由測試探測器及晶粒上之其他製造設備執行之後製造操作，但當晶粒安置於封裝中時或將封裝運出給客戶之前的任何其他時間時，該設備仍在該晶圓上。缺陷可由可取決於製造技術之排序流程操作偵測到，且列相關缺陷可包括MG至MG短路、SG至SG短路、MG至SL短路、MG至BL(位元線)短路、MG開路、SG開路及SL開路等等。
添加列冗餘之挑戰係最小化晶粒區域損失。舉例而言，一些應用可使用實體區段之x2結構，此意謂無法自行添加實體區段但其必須亦添加其鄰近區段。原因係使用本地差動感測放大器(sense amplifier；SA)來執行記憶體讀取操作，SA使用自定位於鄰近實體區段上之參考胞元(cell)提供的參考電流。舉例而言，在需要一次對一個實體區段進行記憶體存取之應用中，此類x2結構 可為較佳的，此係因為SA之相同集合可用於兩個實體區段，藉此保存將在各實體區段具有其自有SA之情況下以其他方式必需之晶粒區域。圖1係說明根據一些實施例之此x2實體區段結構之實例晶粒佈局的方塊圖。
在圖1中，x2結構100包括具有快閃記憶體胞元之核心區域及晶粒區域101、103及105，該些區域基本上係「外圍」晶粒區域開銷(overhead)。晶粒區域101安置於兩個鄰近實體區段102a與102b之間，該些實體區段各自包括具有以列及行配置之快閃記憶體胞元的核心區域。快閃記憶體胞元典型地包括選擇閘極、記憶體閘極、及安置於在積體電路(integrated circuit；IC)基板形成於該基板上之源極區與汲極區中之通道上方的一或多個記憶體電晶體。晶粒區域101容納本地SA(其對實體區段102a及102b進行操作)及經組態以選擇頂部(奇數及偶數兩者)SG線之電路。晶粒區域103容納該電路以選擇底部/偶數SG線，晶粒區域105容納該電路以選擇底部/奇數SG線。x2結構100亦包括SG驅動器106、SL驅動器108及MG驅動器110。驅動器係經組態以在耦接至其之其他電子元件或組件(例如，導電線、記憶體胞元等等)上施加某些電壓及/或電流之電子元件(例如，電晶體、二極體、邏輯閘等等)的電路。在圖1中，SG驅動器106經組態以驅動耦接至實體區段102a及102b中之記憶體胞元之選擇閘極的SG線(亦被稱作字線)。SL驅動器108經組態以驅動耦接至實體區段102a及102b中之記憶體胞元之源極區的源極線。MG驅動器110經組態以驅動耦接至實體區段102a及102b中之記憶體胞元之記憶體閘極的MG線。應瞭解，在晶粒上，各種驅動器中之半導體元件的間距大於快閃記憶體胞元安置於實體區段102a及102b之核心區域中的間距。
用於實施列冗餘之一個習知方法係向記憶體陣列添加專用實體區段。舉例而言，在使用x2實體區段結構(例如，如圖1中所展示)之應用中，替換一個抹除區段所需之WL的恰當量需要作為單獨(即使小)之實體區段添 加。此方法存在兩個問題。首先，需要獨立於用以操作核心快閃記憶體胞元之外圍電路添加x2實體區段結構所需之外圍電路(例如，SA及選擇元件)。其次，專用列冗餘區段中之WL的數目僅係正常實體區段之¼。此兩個問題對X解碼器(例如，在其中包括有SG、SL及MG驅動器)強加大的佈局問題，此係因為專用區段之區段高度僅係正常區段之¼，且存在足夠之寬度以適配圖1中所展示之MG及SL驅動器。此引起解碼器之寬度增大，此會影響整個陣列之寬度。儘管對於正常實體區段，共用MG及SL驅動器可為廣泛的(藉此減小X解碼器之總寬度)，但專用列冗餘區段之共用選項係有限的，且導致X解碼器更寬。
為了解決此等及其他問題，在本文中描述了用於快閃記憶體中之分散式列冗餘之技術的各種實施例。在此等實施例中，以上問題之解決方案為使列冗餘(row redundancy；RR)WL分散於多個正常實體區段內，使得耦接至RR WL之記憶體胞元的總大小等於將用作列冗餘區段之至少一個抹除區段的大小。當列冗餘區段實際上經組態以替換有缺陷抹除區段時，記憶體操作將存取相同但具有不同經解碼位址目標之正常實體區段，該些目標將指向耦接至分散式列冗餘區段中之RR WL的記憶體胞元。以此方式，本文中所描述之分散式列冗餘技術將使用相同解碼集合及用於正常實體區段之輔助電路。舉例而言，X解碼器(例如，具有其SG、MG及SL驅動器)、選擇Y解碼電晶體及用於正常實體區段之SA將與用以選擇分散式列冗餘區段中之RR WL的X解碼器共用相同晶粒區域。此大大節省了晶粒區域且產生穩健的冗餘方案。
在一個實例實施例中，一種半導體裝置包含包括具有多個實體區段之一記憶體組的一嵌入式快閃記憶體。各實體區段包含複數個抹除區段，其中一額外抹除區段之多個部分分別分散於該多個實體區段當中，且該額外抹除區段之該多個部分經組態為用於該記憶體組之一列冗餘區段。在此實施例之一個態樣中，該記憶體組包括一有缺陷抹除區段(例如，在該嵌入式快閃記憶體 上之一排序流程操作期間加以判定)，且該額外抹除區段之該多個部分經組態以替換該記憶體組內之該有缺陷抹除區段。在一實例態樣中，該嵌入式快閃記憶體經組態以在該記憶體組上之一記憶體操作期間存取該額外抹除區段之該多個部分而非該有缺陷抹除區段。該記憶體操作可為例如一讀取操作或一程式化操作。該記憶體操作亦可為對該多個實體區段串列或平行地執行以抹除該額外抹除區段之該多個部分中之每一者的一抹除操作。在一個態樣中，該半導體裝置包含耦接至該多個實體區段中之第一記憶體胞元的第一WL、及分散於該多個實體區段當中的第二WL以及該些第一WL，其中該些第二WL耦接至該額外抹除區段之該多個部分中的第二記憶體胞元。在另一態樣中，除了該多個實體區段以外，該記憶體組亦包含不包括該額外抹除區段之一部分的一或多個實體區段。
在另一實例實施例中，一種系統包含一微控制器及嵌入於該微控制器內之一快閃記憶體。該快閃記憶體包含包括多個實體區段之一記憶體組。各實體區段包含複數個抹除區段，其中一額外抹除區段之多個部分分別分散於該多個實體區段當中，且該額外抹除區段之該多個部分經組態為用於該記憶體組之一列冗餘區段。在此實施例之一個態樣中，該記憶體組包括一有缺陷抹除區段(例如，在該嵌入式快閃記憶體上之一排序流程操作期間加以判定)，且該額外抹除區段之該多個部分經組態以替換該記憶體組內之該有缺陷抹除區段。在一實例態樣中，該快閃記憶體經組態以在該記憶體組上之一記憶體操作期間存取該額外抹除區段之該多個部分而非該有缺陷抹除區段。該記憶體操作可為例如一讀取操作或一程式化操作。該記憶體操作亦可為對該多個實體區段串列或平行地執行以抹除該額外抹除區段之該多個部分中之每一者的一抹除操作。
在另一實例實施例中，一種對具有列冗餘之嵌入式快閃記憶體進行組態之方法包含：提供安置於該嵌入式快閃記憶體中之一記憶體組之多個實 體區段中的第一WL，其中各實體區段包含複數個抹除區段；及除了該些第一WL以外，提供安置於該多個實體區段內之第二WL，其中該些第二WL經組態以形成一額外抹除區段之分別分散於該多個實體區段當中的多個部分，且其中該額外抹除區段經組態為用於該記憶體組之一列冗餘區段。在此實施例之一個態樣中，該方法進一步包含：判定(例如，在該嵌入式快閃記憶體上之一排序流程操作期間)該記憶體組包括一有缺陷抹除區段；及對該嵌入式快閃記憶體進行組態以用該記憶體組中之該額外抹除區段的該多個部分替換該有缺陷抹除區段。在一實例態樣中，該方法可進一步包含針對存取該額外抹除區段之該多個部分而非該有缺陷抹除區段之一記憶體操作(例如，一讀取或一程式化操作)而對該嵌入式快閃記憶體進行組態。在另一實例態樣中，該方法可進一步包含針對應對該多個實體區段串列或平行地執行以抹除該額外抹除區段之該多個部分中之每一者的一抹除操作而對該嵌入式快閃記憶體進行組態。
根據本文中所描述之技術，習知解決方案之替代方案係在用於使用者資料之正常實體區段當中分散必需列冗餘區段。舉例而言，圖2說明不具有列冗餘之快閃記憶體的1MB記憶體組。在圖2中，記憶體組200包括耦接至各自具有128KB之快閃記憶體胞元之八個實體區段202的感測放大器201。應瞭解，儘管感測放大器201說明為安置於記憶體組200之底部處，但在各種架構中，感測放大器201可佔據不同晶粒區域。舉例而言，在使用x2實體區段結構之記憶體組中，感測放大器201可分散且安置於四對實體區段202中之每一者之間。如圖2中所說明，各實體區段202包括各自具有32KB之快閃記憶體胞元的四個抹除區段202_0、202_1、202_2及202_3。
為了向圖2中之記憶體組添加列冗餘，在一些實施例中，實體區段之總體上等於快閃記憶體胞元之32KB之抹除區段的多個部分分散於各實體區段內。在圖3中說明此分散式列冗餘之實例。
在圖3中，記憶體組300包括耦接至八個實體區段302之感測放大器301，其中各實體區段302具有128KB之快閃記憶體胞元及記憶體組之列冗餘抹除區段的4KB部分。應瞭解，在各種架構中，感測放大器301可佔據不同晶粒區域。舉例而言，在使用x2實體區段結構之記憶體組中，感測放大器301可分散且安置於四對實體區段302中之每一者之間。各實體區段302包括各自具有32KB之快閃記憶體胞元的四個抹除區段302_0、302_1、302_2及302_3，及列冗餘區段之具有4KB之快閃記憶體胞元的部分304。
根據本文中所描述之技術，一組快閃記憶體配備有組態資訊，以用有缺陷抹除區段替換列冗餘區段之分散於記憶體組中之正常實體區段當中的部分。舉例而言，當排序流程操作標識記憶體組中之有缺陷抹除區段時，在記憶體組中之組態正反器、暫存器及/或合成邏輯中記錄有缺陷區段之位置。組態觸發器、暫存器及/或合成邏輯可永久地經程式化以儲存此類位置資訊或可在啟動之後即刻以此資訊再新。接著，基於此位置資訊，替代地對列冗餘區段執行定向至存取有缺陷區段之記憶體操作。舉例而言，X解碼器之內部邏輯可使用此位置資訊以判定目標位址係針對有缺陷抹除區段中之記憶體胞元及對目標位址進行解碼以指示分散式列冗餘區段中之安置於正常實體區段中之一對應部分。以此方式，列冗餘分散於多個正常實體區段當中的實情僅關乎位址解碼。讀取及程式化記憶體操作(其對單個WL基底執行)不受影響，且可串列地執行抹除操作(其對整個列冗餘區段執行)，在正常實體區段中一次一個位置，而不強加任何顯著之效能損失。
圖4係說明根據本文中所描述之技術的一些實施例之具有分散式列冗餘之實例實體區段402之結構的方塊圖。實體區段402包括四個抹除區段402_0至402_3及列冗餘區段之部分404。抹除區段402_0已在其中安置SG線406_0、SL 408_0及MG線410_0。抹除區段402_3已在其中安置SG線406_3、SL 408_3及MG線410_3。列冗餘區段之部分404已在其中安置SG線416、SL 418及MG線420。在抹除區段402_0至403_3及列冗餘區段之部分404中之每一者中，各別SG線(例如，406_0至406_3、416)耦接至核心記憶體胞元之選擇閘極；各別SL(408_0至408_3、418)耦接至核心記憶體胞元之源極區；且各別MG線(410_0至410_3、420)耦接至核心記憶體胞元之記憶體閘極。實體區段402中之核心記憶體胞元(例如，抹除區段402_0至402_3中及列冗餘區段之部分404中)可為任何類型之快閃記憶體胞元，包括但不限於分離閘極記憶體胞元、雙電晶體(two-transistor；2T)記憶體胞元、NAND記憶體胞元、NOR記憶體胞元等等。
應瞭解，圖4中之分散式列冗餘線(例如，SG線、SL線及MG線)係實體區段402中之線的均質延伸，且因此最大化實體區段中之區域最佳化且保留其中之記憶體陣列的均一性。亦應瞭解，分散列冗餘WL之總量引起向各正常實體區段添加少量額外WL，使得其幾乎不對於實體區段具有任何類比影響(例如，諸如額外電容、電阻等等)。此關於晶粒區域極有效率且介於與專用冗餘區段相關聯之開銷。因此，不同於使用專用實體區段之習知列冗餘方案，本文中所描述之技術提供具有完整功能性及可靠性之有效率列冗餘方案(晶粒區域而言)而無任何其他損失。
圖5係說明根據實例實施例之具有嵌入式快閃記憶體之實例微控制器單元(microcontroller unit；MCU)的方塊圖。應瞭解，在圖5中，已出於說明之目的而簡化MCU 500，且因此並不意欲係完整描述。亦應瞭解，MCU可包括圖5中之實施例的一些、所有或不同/額外組件。另外，應瞭解，在各種實施例中，除MCU以外之半導體裝置--例如諸如控制器、專用處理器、數位信號處理器(「digital signal processor；DSP」)、特殊應用積體電路(application specific integrated circuit；ASIC)、場可程式化閘陣列(field programmable gate array；FPGA)等等--可實施本文中所描述之分散式列冗餘技術。因此，圖5中之MCU 500 應被視為說明性意義而非限制性意義。
MCU 500實施為半導體基板之單個晶粒上的積體電路(integrated circuit；IC)。MCU 500包括經由互連件508彼此耦接之中央處理單元(central processing unit；CPU)核心502(其可包括一或多個處理器)、唯讀記憶體(read-only memory；ROM)504、靜態隨機存取記憶體(static random access memory；SRAM)506與快閃記憶體510以及其他元件。應注意，在各種實施例中，不同及/或額外元件可包括於具有各選擇或類型之CPU核心的MCU中，且此類元件可耦接至CPU核心及/或直接或經由匯流排、橋接器及/或不同於互連件之其他電路彼此耦接。
CPU核心502經組態以執行可自ROM 504、SRAM 506、快閃記憶體510及/或其他儲存模組提取之指令(若組態此類裝置)。ROM 504經程式化為韌體以儲存可由CPU核心502及MCU 500之其他元件存取的指令及/或資料(例如，諸如組態資料)。SRAM 506係經組態以儲存資料及/或指令而不需要再新(只要對其施加功率即可)之揮發性記憶體裝置，且可按任何次序經寫入或讀取，而不論最後存取之記憶體位置。互連件508經組態以提供CPU 502與其他MCU元件之間的位址、資料及控制介面。
快閃記憶體510係可儲存資料、組態資訊及/或可執行指令之嵌入式非揮發性記憶體(non-volatile memory；NVM)記憶體裝置。快閃記憶體510耦接至互連件508(例如，經由位址、資料及控制匯流排)且經組態以自其接收資訊及向其發送資訊。快閃記憶體510包括快閃控制器512、X解碼器514、Y解碼器516及記憶體陣列520以及其他元件。快閃控制器512經組態有各種硬體組件(例如，電晶體、邏輯閘及各種其他類比及/或數位電路)以為快閃記憶體510提供狀態及命令控制。舉例而言，快閃控制器512係耦接式的以自各種控制線及匯流排接收信號、發送控制及命令信號(例如，發送至X解碼器514、Y解碼器516 等等)、及控制在各種記憶體操作期間施加至記憶體陣列520之信號。
記憶體陣列520係經配置為列及行之快閃記憶體胞元的陣列，使得各記憶體胞元可經由列及行驅動器電路藉由列及行位址加以存取。記憶體胞元可在其記憶體電晶體中儲存可在讀取、程式化及抹除操作中存取之一或多個位元的資訊。在圖5之實施例中，記憶體陣列520中之記憶體胞元安置於可配置為一或多個記憶體組之多個實體區段中，且各實體區段可包括數列及數行記憶體胞元。
記憶體陣列520經由選擇閘極線、源極線及記憶體閘極線以及其他MCU元件耦接至X解碼器514。記憶體陣列520亦經由多個位元線以及其他MCU元件耦接至Y解碼器516。X解碼器514及Y解碼器516包括經組態以在記憶體操作期間自快閃控制器512接收位址資訊及對位址資訊進行解碼以判定對應記憶體胞元之電路。舉例而言，X解碼器514包括可用以在記憶體操作期間標識記憶體胞元之經定址列的SG驅動器、SL驅動器、MG驅動器及各種外圍電路(例如，諸如電荷泵、數位至類比轉換器、放大器等等)，以及其他電路。Y解碼器516包括位元線驅動器及用以在記憶體操作期間標識記憶體胞元之經定址行的各種外圍電路，以及其他電路。
記憶體陣列520包括感測放大器520a。應注意，在各種架構中，感測放大器520a可佔據記憶體陣列520之不同晶粒區域。舉例而言，在使用x2實體區段結構之實施例中，感測放大器可安置於記憶體陣列中之每一對實體區段之間。在記憶體操作期間，感測放大器520a經組態以自記憶體陣列中之記憶體胞元讀取多位元字及將多位元字傳送至受快閃控制器512控制之電路(例如，閂鎖器、資料緩衝器等等)。
在讀取記憶體操作中，自讀取操作中指定之位址讀取儲存於記憶體陣列520中之位元。位址資訊係自快閃控制器512傳遞且由X解碼器514及Y解 碼器516解碼以判定對應記憶體胞元。作為基於電流之感測的實例，為了讀取儲存於經解碼位址處之位元，將電壓施加至對應記憶體胞元之記憶體閘極。精確地產生電壓以使得其在儲存「高」位元時接通記憶體電晶體所必需之目標電壓與儲存「低」位元時接通電晶體所必需之目標電壓之間實質上等距，以便明確區分開兩個狀態。若在讀取操作期間施加電壓使得感測放大器520a偵測到記憶體胞元之源極與汲極之間的相當於目標電流範圍之顯著電流流動，則記憶體胞元保持「高」位元。替代地，若在讀取操作期間施加電壓未使得感測放大器520a偵測到記憶體胞元之源極與汲極之間的相當於目標電流範圍之顯著電流流動，則記憶體胞元保持「低」位元。
在程式化記憶體操作中，將儲存於記憶體陣列520中之位元寫入至程式化操作中指定之位址。將位址資訊傳遞至X解碼器514及Y解碼器516且由其解碼以判定對應記憶體胞元。正電壓施加至記憶體胞元之選擇閘極，而更高正電壓施加至其記憶體閘極。記憶體閘極與記憶體胞元之源極之間的偏壓條件有效地程式化記憶體胞元之記憶體電晶體內的「低」位元，甚至在移除各種電壓之後仍繼續儲存該位元。
在抹除記憶體操作中，基於抹除操作中指定之位址資訊而抹除儲存於記憶體陣列520之給定抹除區段之記憶體胞元中的位元。將位址資訊傳遞至X解碼器514及Y解碼器516且由其解碼以判定目標抹除區段之位置。為了「抹除」可儲存於記憶體胞元之記憶體電晶體內之任何電荷且使其狀態返回至「高」位元，將精確電壓施加至記憶體胞元之源極。記憶體胞元之漏極浮動(或保持於某一偏壓下)，精確地產生之高負電壓施加至其記憶體閘極，且其選擇閘極接地。記憶體閘極與記憶體胞元之源極之間的偏壓條件有效地將記憶體電晶體抹除成「高」位元狀態。
根據本文中所描述之列冗餘技術，在排序流程操作期間標識有缺 陷抹除區段。接著在快閃記憶體520中，例如藉由在組態正反器、暫存器及/或其他邏輯中程式化/儲存有缺陷區段之位置資訊以分散式列冗餘區段替換有缺陷抹除區段。在使用中，當針對有缺陷抹除區段中之位址起始讀取或程式化記憶體操作時，X解碼器514對該位址進行解碼以標識分散式列冗餘區段之一對應部分中的列記憶體胞元。判定對應於所標識列之正常實體區段，且自列冗餘區段之安置於實體區段內之部分讀取所請求資料或將所請求資料程式化成該部分。當針對有缺陷抹除區段起始抹除操作時，X解碼器514在抹除操作中對位址進行解碼且判定其需要抹除分散式列冗餘區段中之記憶體胞元。控制邏輯(例如，快閃控制器512中)接著將必要電壓串列或平行地施加至列冗餘區段之安置於實體區段中之每一者中的各部分，藉此抹除分散式列冗餘區段中之記憶體胞元。
在各種實施例中，使用本文中所描述之分散式列冗餘方案引起用於快閃記憶體產品之晶粒區域的總體減小。分散式冗餘方案提高製造產率且克服列相關製造缺陷之影響。舉例而言，本文中所描述之列冗餘方案實現向記憶體組之多個實體區段添加列冗餘字線、源極線及記憶體閘極線，藉此在正常實體區段當中分散必需冗餘而非使用單獨冗餘區段。此允許安置作為用以操作正常實體區段之類似邏輯之部分或連同該類似邏輯操作列冗餘線所必需之邏輯(例如，組態正反器、暫存器、合成邏輯、驅動器電路等等)。應瞭解，本文中所描述之列冗餘方案特別適用於需要快速存取但需要避免大型晶粒表面損失的非揮發性記憶體架構(例如，諸如嵌入式快閃記憶體)。此類架構之一個實例係用於汽車半導體產品中之快閃記憶體架構，其大體上需要高製造產率，同時有缺陷率低且晶粒區域影響低。
本文中所描述之用於快閃記憶體中之分散式列冗餘技術的各種實施例可包括各種操作。此等操作可藉由硬體組件、韌體或其一組合執行。如本文所使用，術語「耦接至」及「與...耦接」意謂經由一或多個介入組件直接 耦接或間接耦接。本文所描述之經由多種匯流排所提供之信號中之任一者可與其他信號分時多工，且經由一或多個共同匯流排提供。另外，可將電路組件或區塊之間的互連展示為匯流排或單個信號線。匯流排中之每一者可替代地為一或多個單個信號線且單個信號線中之每一者可替代地為匯流排。
儘管可以特定次序展示且描述本文中之任何方法的操作，但可變更各方法之操作的次序以使得可以反向次序執行某些操作或以使得可至少部分地與其他操作同時執行某些操作。在其他實施例中，指令或不同操作之子操作可以間斷及/或交替之方式。
在前述說明書中，已參考本發明的特定例示性實施例描述本發明。然而，可在不偏離如隨附申請專利範圍中所闡述的本發明之更廣泛精神及範圍之情況下對本發明做出各種修改及改變將係顯而易見的。因此，應在說明性意義上而非限制性意義上看待說明書及圖式。

Claims (20)

  1. 一種半導體裝置，其包含：一嵌入式快閃記憶體，其包含包括多個實體區段之一記憶體組，其中各實體區段包含複數個抹除區段，且其中：一額外抹除區段之多個部分分別分散於該多個實體區段當中；且該額外抹除區段之該多個部分經組態為用於該記憶體組之一列冗餘區段。
  2. 如請求項1所述之半導體裝置，其中：該記憶體組包括一有缺陷抹除區段；且該額外抹除區段之該多個部分經組態以替換該記憶體組內之該有缺陷抹除區段。
  3. 如請求項2所述之半導體裝置，其中該嵌入式快閃記憶體經組態以在該記憶體組上之一記憶體操作期間存取該額外抹除區段之該多個部分而非該有缺陷抹除區段。
  4. 如請求項3所述之半導體裝置，其中該記憶體操作係一讀取操作或一程式化操作。
  5. 如請求項3所述之半導體裝置，其中該記憶體操作係對該多個實體區段串列地執行以抹除該額外抹除區段之該多個部分中之每一者的一抹除操作。
  6. 如請求項3所述之半導體裝置，其中該記憶體操作係對該多個實體區段平行地執行以抹除該額外抹除區段之該多個部分中之每一者的一抹除操作。
  7. 如請求項2所述之半導體裝置，其中在該嵌入式快閃記憶體上之一排序流程操作期間判定該有缺陷抹除區段。
  8. 如請求項1所述之半導體裝置，其中該半導體裝置包含：第一字線(WL)，其耦接至該多個實體區段中之第一記憶體胞元；及第二WL，其以及該些第一WL分散於該多個實體區段當中，其中該些第二WL耦接至該額外抹除區段之該多個部分中的第二記憶體胞元。
  9. 如請求項1所述之半導體裝置，其中除了該多個實體區段以外，該記憶體組亦包含不包括該額外抹除區段之一部分的一或多個實體區段。
  10. 一種記憶體系統，其包含：一微控制器單元；及一快閃記憶體，其嵌入於該微控制器單元內，該快閃記憶體包含：一記憶體組，其包括多個實體區段，其中各實體區段包含複數個抹除區段，且其中一額外抹除區段之多個部分分別分散於該多個實體區段當中；且該額外抹除區段之該多個部分經組態為用於該記憶體組之一列冗餘區段。
  11. 如請求項10所述之記憶體系統，其中：該記憶體組包括一有缺陷抹除區段；且該額外抹除區段之該多個部分經組態以替換該記憶體組內之該有缺陷抹除區段。
  12. 如請求項11所述之記憶體系統，其中該快閃記憶體經組態以在該記憶體組上之一記憶體操作期間存取該額外抹除區段之該多個部分而非該有缺陷抹除區段。
  13. 如請求項12所述之記憶體系統，其中該記憶體操作係一讀取操作或一程式化操作。
  14. 如請求項12所述之記憶體系統，其中該記憶體操作係對該多個實體區段串列地執行以抹除該額外抹除區段之該多個部分中之每一者的一抹除操作。
  15. 如請求項12所述之記憶體系統，其中該記憶體操作係對該多個實體區段平行地執行以抹除該額外抹除區段之該多個部分中之每一者的一抹除操作。
  16. 一種對具有列冗餘之嵌入式快閃記憶體進行組態之方法，該方法包含：提供安置於該嵌入式快閃記憶體中之一記憶體組之多個實體區段中的第一字線(WL)，其中各實體區段包含複數個抹除區段；及除了該些第一WL以外，提供安置於該多個實體區段內之第二WL，其中該些第二WL耦接至分別分散於該多個實體區段當中之一額外抹除區段的多個部分，且其中該額外抹除區段經組態為用於該記憶體組之一列冗餘區段。
  17. 如請求項16所述之方法，其進一步包含：判定該記憶體組包括一有缺陷抹除區段；及對該嵌入式快閃記憶體進行組態以用該記憶體組中之該額外抹除區段的該多個部分替換該有缺陷抹除區段。
  18. 如請求項17所述之方法，其進一步包含針對存取該額外抹除區段之該多個部分而非該有缺陷抹除區段之一記憶體操作而對該嵌入式快閃記憶體進行組態。
  19. 如請求項18所述之方法，其中該記憶體操作係一讀取操作或一程式化操作。
  20. 如請求項17所述之方法，其進一步包含針對應對該多個實體區段串列地執行以抹除該額外抹除區段之該多個部分中之每一者的一抹除操作而對該嵌入式快閃記憶體進行組態。
TW107127284A 2017-08-29 2018-08-06 半導體裝置、記憶體系統以及對具有列冗餘之嵌入式快閃記憶體進行組態之方法 TWI676177B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762551314P 2017-08-29 2017-08-29
US62/551,314 2017-08-29
US15/850,779 2017-12-21
US15/850,779 US10141065B1 (en) 2017-08-29 2017-12-21 Row redundancy with distributed sectors

Publications (2)

Publication Number Publication Date
TW201921365A TW201921365A (zh) 2019-06-01
TWI676177B true TWI676177B (zh) 2019-11-01

Family

ID=64315600

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107127284A TWI676177B (zh) 2017-08-29 2018-08-06 半導體裝置、記憶體系統以及對具有列冗餘之嵌入式快閃記憶體進行組態之方法

Country Status (6)

Country Link
US (1) US10141065B1 (zh)
JP (2) JP6768173B1 (zh)
CN (1) CN111033628B (zh)
DE (1) DE112018004795T5 (zh)
TW (1) TWI676177B (zh)
WO (1) WO2019045951A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI802971B (zh) * 2021-08-23 2023-05-21 旺宏電子股份有限公司 記憶體晶胞，記憶體裝置之製造方法及其操作方法
US12069857B2 (en) 2021-08-23 2024-08-20 Macronix International Co., Ltd. Memory cell, memory device manufacturing method and memory device operation method thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200404293A (en) * 2002-07-31 2004-03-16 Advanced Micro Devices Inc A system and method for erase voltage control during multiple sector erase of a flash memory device
US7590001B2 (en) * 2007-12-18 2009-09-15 Saifun Semiconductors Ltd. Flash memory with optimized write sector spares

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1996036050A1 (en) 1995-05-12 1996-11-14 Advanced Micro Devices, Inc. Sector architecture for flash memory device
US6081878A (en) * 1997-03-31 2000-06-27 Lexar Media, Inc. Increasing the memory performance of flash memory devices by writing sectors simultaneously to multiple flash memory devices
US5881003A (en) * 1997-07-16 1999-03-09 International Business Machines Corporation Method of making a memory device fault tolerant using a variable domain redundancy replacement configuration
US6553510B1 (en) * 1999-09-02 2003-04-22 Micron Technology, Inc. Memory device including redundancy routine for correcting random errors
US6397313B1 (en) * 1999-10-19 2002-05-28 Advanced Micro Devices, Inc. Redundant dual bank architecture for a simultaneous operation flash memory
JP2001291395A (ja) * 2000-04-10 2001-10-19 Hitachi Ltd 半導体記憶装置
US6496425B1 (en) * 2000-08-21 2002-12-17 Micron Technology, Inc Multiple bit line column redundancy
KR100375998B1 (ko) 2000-11-17 2003-03-15 (주)실리콘세븐 자동 테스트 및 리페어 기능을 내장하는 반도체 메모리장치 및 그 방법
ITRM20010516A1 (it) 2001-08-29 2003-02-28 Micron Technology Inc Architettura a schiera di memorie flash.
US7093156B1 (en) 2002-05-13 2006-08-15 Virage Logic Corp. Embedded test and repair scheme and interface for compiling a memory assembly with redundancy implementation
DE60230592D1 (de) 2002-05-21 2009-02-12 St Microelectronics Srl Selbstreparaturverfahren für nichtflüchtige Speicheranordnung mit Lösch-/Programmierfehlerdetektion, und nichtflüchtige Speicheranordnung dafür
JP2004103143A (ja) * 2002-09-11 2004-04-02 Fujitsu Ltd 冗長構成を有するメモリ回路
CN101002282B (zh) 2004-02-20 2011-12-07 斯班逊有限公司 半导体存储装置及其冗余方法
US8339865B2 (en) 2007-11-01 2012-12-25 Spansion Israel Ltd Non binary flash array architecture and method of operation
US7613042B2 (en) 2007-11-05 2009-11-03 Spansion Llc Decoding system capable of reducing sector select area overhead for flash memory
US7609569B2 (en) 2007-11-19 2009-10-27 International Busines Machines Corporation System and method for implementing row redundancy with reduced access time and reduced device area
US8730729B2 (en) * 2009-10-15 2014-05-20 Densbits Technologies Ltd. Systems and methods for averaging error rates in non-volatile devices and storage systems
CN103631671B (zh) * 2013-11-19 2016-05-04 无锡众志和达数据计算股份有限公司 一种ssd存储器的数据保护方法及控制器
TWI545580B (zh) 2014-01-07 2016-08-11 群聯電子股份有限公司 隨機數產生方法、記憶體儲存裝置及控制電路
TWI529721B (zh) 2014-05-06 2016-04-11 群聯電子股份有限公司 記憶體儲存裝置、記憶體控制電路單元及電源供應方法
KR20170047447A (ko) 2015-10-22 2017-05-08 에스케이하이닉스 주식회사 반도체 메모리 장치
US9741421B1 (en) 2016-04-05 2017-08-22 Micron Technology, Inc. Refresh circuitry

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200404293A (en) * 2002-07-31 2004-03-16 Advanced Micro Devices Inc A system and method for erase voltage control during multiple sector erase of a flash memory device
US7590001B2 (en) * 2007-12-18 2009-09-15 Saifun Semiconductors Ltd. Flash memory with optimized write sector spares

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI802971B (zh) * 2021-08-23 2023-05-21 旺宏電子股份有限公司 記憶體晶胞，記憶體裝置之製造方法及其操作方法
US12069857B2 (en) 2021-08-23 2024-08-20 Macronix International Co., Ltd. Memory cell, memory device manufacturing method and memory device operation method thereof

Also Published As

Publication number Publication date
WO2019045951A1 (en) 2019-03-07
DE112018004795T5 (de) 2020-06-18
CN111033628B (zh) 2022-01-14
JP2021007062A (ja) 2021-01-21
CN111033628A (zh) 2020-04-17
US10141065B1 (en) 2018-11-27
JP7157785B2 (ja) 2022-10-20
TW201921365A (zh) 2019-06-01
JP6768173B1 (ja) 2020-10-14
JP2020532036A (ja) 2020-11-05

Similar Documents

Publication Publication Date Title
CN105009215B (zh) 三维存储器中的子块停用
US9455048B2 (en) NAND flash word line management using multiple fragment pools
US20080115043A1 (en) Semiconductor memory system and signal processing system
US20080043535A1 (en) Method and system for minimizing number of programming pulses used to program rows of non-volatile memory cells
US8929139B2 (en) Method and apparatus for leakage suppression in flash memory
CN109785892B (zh) 包括字线缺陷检测电路的存储器器件
US8681548B2 (en) Column redundancy circuitry for non-volatile memory
US12469565B2 (en) Fast bit erase for upper tail tightening of threshold voltage distributions
JP2024071403A (ja) Ｎａｎｄメモリプログラミングのためのアーキテクチャおよび方法
JP4606694B2 (ja) 同時動作フラッシュメモリ用デュアルポートｃａｍ
US8947913B1 (en) Circuits and methods having programmable impedance elements
US6772273B1 (en) Block-level read while write method and apparatus
TWI676177B (zh) 半導體裝置、記憶體系統以及對具有列冗餘之嵌入式快閃記憶體進行組態之方法
JP4757978B2 (ja) 不揮発性メモリ装置
JP2009146548A (ja) 不揮発性半導体記憶装置
US20230207019A1 (en) Multi-level cell and multi-sub-block programming in a memory device
JP4209598B2 (ja) 不揮発性半導体記憶装置
CN100477012C (zh) 用于在内存阵列的特定行附近界定备用范围的方法及系统
TW202145237A (zh) 測試記憶體電路的方法以及記憶體電路
US20240248637A1 (en) Low pass through voltage on lower tier wordlines for read disturb improvement
US12360850B2 (en) System recovery during CGI-WL defect
US20240311036A1 (en) Configuring erase blocks coupled to a same string as zones
US20220058122A1 (en) Memory system, memory controller, and method of operating memory system
CN118380029A (zh) 用于改进读取干扰的下层级字线上的低通过电压