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TWI674754B - 資料保持電路 - Google Patents

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TWI674754B
TWI674754B TW107147576A TW107147576A TWI674754B TW I674754 B TWI674754 B TW I674754B TW 107147576 A TW107147576 A TW 107147576A TW 107147576 A TW107147576 A TW 107147576A TW I674754 B TWI674754 B TW I674754B
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Abstract

一種資料保持電路包含電源開關、第一反相器與第二反相器。第一反相器的電晶體之二端分別耦接於第一反相器的第一電源端和第一輸出端。電源開關的第一連接端耦接於電源電壓，且第二連接端耦接於第一電源端及第二反相器的第二電源端。第二反相器的第二輸入端與第二輸出端分別耦接於第一反相器的第一輸出端與第一輸入端。於睡眠模式中，電源開關與電晶體截止。第一漏電流流於第一連接端與第二連接端之間。第二漏電流流於第一電源端與第一輸出端之間。第一漏電流與第二漏電流於第二連接端上形成大於或等於資料保持電壓的穩態電壓。

Description

資料保持電路
本發明係關於資料保持技術，特別是一種資料保持電路。
在數位系統中，為了使系統能於電力復原後迅速地執行復電前的工作而不重置，資料保持電路便肩負著保持斷電當下之資料的重要任務。
傳統上，資料保持電路可利用主僕正反器來實現。一般而言，主僕正反器包含主栓鎖器和樸栓鎖器。並且，在進入睡眠模式時，主僕正反器的電源會被關閉，但樸栓鎖器的電源並不會關閉，以藉此透過不斷電的樸栓鎖器來保持資料。但是，如此一來，資料保持電路的保持功率消耗會很大。
在一實施例中，一種資料保持電路包含第一電源開關、第一反相器與第二反相器。第一電源開關具有第一連接端與第二連接端，且第一連接端耦接於電源電壓。第一電源開關於睡眠模式中截止，且第一漏電流流於第一連接端與第二連接端之間。第一反相器具有第一輸入端、第一輸出端與第一電源端。第一電源端耦接於第二連接端。第一反相器包含第一電晶體。第一電晶體的第一端耦接於第一電源端且第一電晶體的第二端耦接於第一輸出端。第一電晶體於睡眠模式中截止，且第二漏電流流於第一電源端與第一輸出端之間。第二反相器具有第二輸入端、第二輸出端與第二電源端。第二輸入端耦接於第一輸出端，第二輸出端耦接於第一輸入端，且第二電源端耦接於第二連接端。第一漏電流與第二漏電流於第二連接端上形成穩態電壓，且穩態電壓大於或等於資料保持電壓。
在一實施例中，一種資料保持電路包含第一電源開關、第一反相器與第二反相器。第一電源開關具有第一連接端與第二連接端，且第一連接端耦接於接地電壓，。第一電源開關於睡眠模式中截止，且第一漏電流流於第一連接端與第二連接端之間。第一反相器具有第一輸入端、第一輸出端與第一電源端。第一電源端耦接於第二連接端。第一反相器包含第一電晶體。第一電晶體的第一端耦接於第一電源端且第一電晶體的第二端耦接於第一輸出端。第一電晶體於睡眠模式中截止，且第二漏電流流於第一電源端與第一輸出端之間。第二反相器具有第二輸入端、第二輸出端與第二電源端。第二輸入端耦接於第一輸出端，第二輸出端耦接於第一輸入端，且第二電源端耦接於第二連接端。第一漏電流與第二漏電流於第二連接端上形成穩態電壓，且穩態電壓小於資料保持電壓。
為使本發明之實施例之上述目的、特徵和優點能更明顯易懂，下文配合所附圖式，作詳細說明如下。
第1圖為資料保持電路之第一實施例的概要示意圖，且第2圖為資料保持電路之第二實施例的概要示意圖。請參閱第1圖與第2圖，資料保持電路100具有兩種操作模式，分別為工作模式與睡眠模式。並且，資料保持電路100可依據切換訊號S1之控制而切換於工作模式與睡眠模式之間。於此，資料保存電路100於睡眠模式中可將資料保存下來，並且於切換回工作模式時可繼續依據保存的資料進行操作。以下，主要針對資料保持電路100於睡眠模式中之操作進行說明，並且因資料保持電路100於工作模式中之操作為本領域中具有通常知識者所周知，故於工作模式中之操作不進行詳細說明。
資料保存電路100包含第一電源開關PW1、第一反相器110以及第二反相器120。其中，第一電源開關PW1耦接於第一反相器110與第二反相器120，且第一反相器110交叉耦合於第二反相器120。
第一電源開關PW1具有第一連接端與第二連接端，且第一電源開關PW1的第一連接端耦接於電源線L1。此外，第一電源開關PW1更具有第一控制端。第一控制端耦接至切換訊號S1，並且可根據切換訊號S1來控制第一連接端與第二連接端之間的電性連結。於此，切換訊號S1可用以切換資料保持電路100的操作模式。舉例而言，切換訊號S1可導通第一電源開關PW1，以使得資料保持電路100可通電並進入工作模式。並且，切換訊號S1可截止第一電源開關PW1，以使得資料保持電路100斷電並進入睡眠模式。
第一反相器110具有第一輸入端、第一輸出端與第一電源端，且第二反相器120具有第二輸入端、第二輸出端與第二電源端。其中，第一反相器110的第一電源端與第二反相器120的第二電源端皆耦接於第一電源開關PW1的第二連接端。
第一反相器110包含第一電晶體M1。第一電晶體M1具有第一端、第二端與控制端。於此，第一電晶體M1的第一端耦接至第一反相器110的第一電源端，第一電晶體M1的第二端耦接至第一反相器110的第一輸出端，且第一電晶體M1的控制端耦接至第一反相器110的第一輸入端。
當切換訊號S1截止第一電源開關PW1時，資料保持電路100可進入睡眠模式。此時，第一電源開關PW1雖然截止，但實際上仍會有一第一漏電流I1流於第一電源開關PW1的第一連接端與第二連接端之間。此外，於第一電源開關PW1截止時，倘若第一反相器110的第一輸入端此時所接收到的訊號亦會截止第一反相器110的第一電晶體M1，雖然第一電晶體M1可被截止，但實際上同樣仍會有一第二漏電流I2流於第一電晶體M1的第一端與其第二端之間(即第一反相器110的第一電源端與其第一輸出端之間)。於此，第一漏電流I1與第二漏電流I2在第一電源開關PW1的第二連接端(即第一電源開關PW1與第一反相器110的相連處)上為一進一出的關係，並且於達到穩態時，第一漏電流I1與第二漏電流I2可在第一電源開關PW1的第二連接端上形成穩態電壓Vm。
請參閱第1圖，在第一實施例中，電源線L1上可具有電源電壓VDD，且第一電源開關PW1的第一連接端可透過電源線L1耦接到電源電壓VDD。此時，第一電源開關PW1可稱為頭部(header)電源開關。此外，第二反相器120的第二輸入端和第一反相器110的第一輸出端耦接至輸入資料D1，且第二反相器120的第二輸出端和第一反相器110的第一輸入端耦接至輸出資料Q1。其中，輸出資料Q1因第二反相器120的邏輯運算功能而反相於輸入資料D1。在一些實施態樣中，電源電壓VDD可為但不限於1.2伏特(V)。
在一些實施態樣中，第一電源開關PW1可包含第二電晶體M2。其中，第二電晶體M2的第一端耦接於第一電源開關PW1的第一連接端，第二電晶體M2的第二端耦接於第一電源開關PW1的第二連接端，且第二電晶體M2的控制端耦接於第一電源開關PW1的控制端。於此，第二電晶體M2的第一連接端可透過電源線L1耦接至電源電壓VDD。
在第一實施例中，第一反相器110中的第一電晶體M1可為P型電晶體。此外，第一反相器110可更包含N型電晶體M3。其中，N型電晶體M3的第一端耦接至接地電壓VSS，N型電晶體M3的第二端耦接至第一反相器110的第一輸出端，且N型電晶體M3的控制端耦接至第一反相器110的第一輸入端。於此，當第一反相器110之第一輸入端於第一電源開關PW1截止時(即進入睡眠模式時)所接收到的輸出資料Q1為高邏輯準位時，第一電晶體M1會截止，N型電晶體M3會導通，而於第一反相器110之第一輸出端產生低邏輯準位的輸入資料D1。
在第一實施例中，第二電晶體M2可為P型電晶體，且此時切換訊號S1可為高邏輯準位以截止第二電晶體M2，並使得資料保存電路100操作於睡眠模式。於睡眠模式之下，第一電源開關PW1的第二電晶體M2雖然截止，但仍會有第一漏電流I1從第二電晶體M2的第一端流向其第二端。此外，於第一電源開關PW1截止且輸出資料Q1為高邏輯準位時，第一反相器110的第一電晶體M1雖會截止，但仍會有第二漏電流I2從第一電晶體M1的第一端流向其第二端。換言之，此時第一漏電流I1可流入第一電源開關PW1的第二連接端，第二漏電流I2可流出第一電源開關PW1的第二連接端，且當第一漏電流I1與第二漏電流I2於第一電源開關PW1的第二連接端達到穩態時，第一電源開關PW1的第二連接端可具有穩態電壓Vm。
在第一實施例中，雖然電源於睡眠模式中被關閉(因第一電源開關PW1截止)，但只要第一漏電流I1與第二漏電流I2所形成的穩態電壓Vm可大於或等於資料保持電路100保持資料所需最小的資料保存電壓，輸出資料Q1的高邏輯準位便可維持不變(即資料不損失)，且具高邏輯準位的輸出資料Q1才可持續致使第一反相器110於其第一輸出端產生具低邏輯準位的輸入資料D1，而達到資料保持之功能。於此，穩態電壓Vm至少需使得第二反相器120中耦接於第一電源開關PW1之第二連接端的電晶體導通，以維持輸出資料Q1的高邏輯準位。換言之，此時最小的資料保存電壓即為使此電晶體導通所需的最小電壓。
在一些實施態樣中，最小的資料保存電壓大致上可介於0.25伏特至0.4伏特之間，但本發明並非以此為限，最小的資料保存電壓可視採用的積體電路製程和電晶體的寬長比而定。
在第一實施例中，因為穩態電壓Vm小於電源電壓VDD，並有第一電源開關PW1於電源電壓VDD和第一電晶體M1的第一端之間形成較大的阻值，使得資料保持電路100的漏電流功耗可因此降低。在一些實施態樣中，穩態電壓Vm可儘量靠近於最小的資料保存電壓，以於達到資料保存之功能的同時達到最大的漏電流功耗降低。因此，本發明實施例之資料保持電路100除可於睡眠模式中保持資料，更可大幅降低保持資料所需的保持功率消耗(retention power)。
在第一實施例中，第二電晶體M2的臨界電壓可小於第一電晶體M1的臨界電壓，且第二電晶體M2的寬長比(W/L ratio)大致上相等於第一電晶體M1的寬長比。如此一來，第一漏電流I1可大於第二漏電流I2，使得於第一電源開關PW1的第二連接端上所形成的穩態電壓Vm可大於或等於最小的資料保存電壓。在一些實施態樣中，此時可約降低50%至80%的漏電流功耗。
在第一實施例中，第二電晶體M2的臨界電壓亦可大致上相等於第一電晶體M1的臨界電壓，且第二電晶體M2的寬長比大於第一電晶體M1的寬長比。如此一來，第一漏電流I1可大於第二漏電流I2，使得於第一電源開關PW1的第二連接端上所形成的穩態電壓Vm可大於或等於最小的資料保存電壓。在一些實施態樣中，第二電晶體M2的寬長比和第一電晶體M1的寬長比的比值可介在3至4之間。
在第一實施例中，資料保持電路100可更包含第一傳輸閘T1。第一傳輸閘T1具有第一連接端與第二連接端。其中，第一傳輸閘T1的第一連接端耦接於第一反相器110的第一輸出端，且第一傳輸閘T1的第二連接端耦接於第二反相器120的第二輸入端。於此，第一傳輸閘T1受控於時脈訊號CK與時脈訊號CKB，並且第一傳輸閘T1可根據時脈訊號CK與時脈訊號CKB來建立或斷開第一反相器110的第一輸出端和第二反相器120的第二輸入端之間的電性連結。其中，時脈訊號CK與時脈訊號CKB互為反相訊號。於此，在睡眠模式中，時脈訊號CK可維持在低邏輯準位且時脈訊號CKB維持在高邏輯準位，以導通第一傳輸閘T1。
第3圖為資料保持電路之第一實施例之一實施態樣的概要示意圖。請參閱第3圖，在第一實施例之一實施態樣中，第一電源開關PW1、第一反相器110、第二反相器120以及第一傳輸閘T1可構成一栓鎖器(以下，可稱之為樸栓鎖器LS1)。並且，資料保持電路100可更包含第二電源開關PW2、第三反相器130、第四反相器140以及第二傳輸閘T2，且第二電源開關PW2、第三反相器130、第四反相器140以及第二傳輸閘T2可構成另一栓鎖器(以下，可稱之為主栓鎖器LM1)。此外，資料保持電路100可更包含第三傳輸閘T3以及第四傳輸閘T4。其中，第三傳輸閘T3耦接於第三反相器130與第二反相器120之間，且第四傳輸閘T4耦接於輸入資料D2與第三反相器130之間。
在第一實施例之一實施態樣中，第二電源開關PW2具有第三連接端、第四連接端與第二控制端。其中，第二電源開關PW2的第三連接端耦接於電源線L1，且第二電源開關PW2的第二控制端耦接至切換訊號S1，以根據切換訊號S1來控制第三連接端與第四連接端之間的電性連結。於此，切換訊號S1可藉由導通第二電源開關PW2來使得資料保持電路100進入工作模式，並且藉由截止第二電源開關PW2來使得資料保持電路100進入睡眠模式。因此，於睡眠模式中，第一電源開關PW1和第二電源開關PW2皆為截止。
第三反相器130具有第三輸入端、第三輸出端與第三電源端，且第四反相器140具有第四輸入端、第四輸出端與第四電源端。其中，第三反相器130的第三電源端與第四反相器140的第四電源端皆耦接於第二電源開關PW2的第二連接端。並且，第四反相器140的第四輸入端耦接於第三反相器130的第三輸出端，且第四反相器140的第四輸出端耦接於第三反相器130的第三輸入端。第二傳輸閘T2具有第三連接端與第四連接端。其中，第二傳輸閘T2的第三連接端耦接於第四反相器140的第四輸出端，第二傳輸閘T2的第四連接端耦接於第三反相器130的第三輸入端，且第二傳輸閘T2受控於時脈訊號CK與時脈訊號CKB，以根據時脈訊號CK與時脈訊號CKB來建立或斷開第四反相器140的第四輸出端和第三反相器130的第三輸入端之間的電性連結。
此外，第三傳輸閘T3具有第五連接端與第六連接端，且第四傳輸閘T4具有第七連接端與第八連接端。其中，第三傳輸閘T3的第五連接端耦接於第三反相器130的第三輸出端，且第三傳輸閘T3的第六連接端耦接於第二反相器120的第二輸入端，以根據時脈訊號CK與時脈訊號CKB來建立或斷開第三反相器130的第三輸出端和第二反相器120的第二輸入端之間的電性連結。並且，第四傳輸閘T4的第七連接端耦接至輸入資料D2，且第四傳輸閘T4的第八連接端耦接於第三反相器130的第三輸入端，以根據時脈訊號CK與時脈訊號CKB來建立或斷開輸入資料D2和第三反相器130的第三輸入端之間的電性連結。於此，輸入資料D2與輸入資料D1可為同一輸入訊號於不同時點的資料值，且輸入資料D2的時點晚於輸入資料D1的時點。
在第一實施例之一實施態樣中，因時脈訊號CK於睡眠模式中維持在低邏輯準位，且時脈訊號CKB於睡眠模式中維持在高邏輯準位，故第一傳輸閘T1和第四傳輸閘T4可導通，且第二傳輸閘T2和第三傳輸閘T3則截止。
在第一實施例之一實施態樣中，第四傳輸閘T4、主栓鎖器、第三傳輸閘T3和樸栓鎖器可構成一組主僕正反器。在另一實施態樣中，資料保持電路100可包含多組主僕正反器。其中，各組主僕正反器中的主栓鎖器LM1可共用同一個第二電源開關PW2，以達到電源共享，且各組主僕正反器中的樸栓鎖器LS1之第一電源開關PW1則彼此獨立互不共用。
請參閱第2圖，在第二實施例中，電源線L1上可具有接地電壓VSS。第一電源開關PW1的第一連接端可透過電源線L1耦接到接地電壓VSS，使得第二電晶體M2的第一連接端可透過電源線L1耦接至接地電壓VSS。此時，第一電源開關PW1可稱為腳部(footer)電源開關。此外，第一反相器110的第一輸入端和第二反相器120的第二輸出端耦接至輸入資料D1，且第一反相器110的第一輸出端和第二反相器120的第二輸入端端耦接至輸出資料Q1。其中，輸出資料Q1因第一反相器110的邏輯運算功能而反相於輸入資料D1。在一些實施態樣中，接地電壓VSS可為但不限於零伏特。
在第二實施例中，第一反相器110中的第一電晶體M1可為N型電晶體。此外，第一反相器110可更包含P型電晶體M4。其中，P型電晶體M4的第一端耦接至電源電壓VDD，P型電晶體M4的第二端耦接至第一反相器110的第一輸出端，且P型電晶體M4的控制端耦接至第一反相器110的第一輸入端。於此，當第一反相器110之第一輸入端於第一電源開關PW1截止時(即進入睡眠模式時)所接收到的輸入訊號D1為低邏輯準位時，第一電晶體M1會截止，P型電晶體M4會導通，而於第一反相器110之第一輸出端產生高邏輯準位的輸出資料Q1。
在第二實施例中，第二電晶體M2可為N型電晶體，且此時切換訊號S1可為低邏輯準位以截止第二電晶體M2，並使得資料保存電路100操作於睡眠模式。於睡眠模式之下，第一電源開關PW1的第二電晶體M2雖然截止，但仍會有第一漏電流I1從第二電晶體M2的第二端流向其第一端。此外，於第一電源開關PW1截止且輸入資料D1為低邏輯準位時，第一反相器110的第一電晶體M1雖會截止，但仍會有第二漏電流I2從第一電晶體M1的第二端流向其第一端。換言之，此時第一漏電流I1可流出第一電源開關PW1的第二連接端，第二漏電流I2可流入第一電源開關PW1的第二連接端，且當第一漏電流I1與第二漏電流I2於第一電源開關PW1的第二連接端達到穩態時，第一電源開關PW1的第二連接端可具有穩態電壓Vm。
在第二實施例中，雖然電源於睡眠模式中被關閉(因第一電源開關PW1截止)，但只要第一漏電流I1與第二漏電流I2所形成的穩態電壓Vm可小於資料保持電路100保持資料所需最大的資料保存電壓，輸入資料D1的低邏輯準位便可維持不變(即資料不損失)，且具低邏輯準位的輸入資料D1才可持續致使第一反相器110於其第一輸出端產生具高邏輯準位的輸出資料Q1，而達到資料保持之功能。於此，穩態電壓Vm至少需使得第二反相器120中耦接於第一電源開關PW1之第二連接端的電晶體導通，以維持輸入資料D1的低邏輯準位。換言之，此時最大的資料保存電壓即為使此電晶體導通所需的最大電壓。
在一些實施態樣中，最大的資料保存電壓大致上可介於(電源電壓VDD減去0.4伏特)至(電源電壓VDD減去0.25伏特)之間，但本發明並非以此為限，最大的資料保存電壓可視採用的積體電路製程和電晶體的寬長比而定。
在第二實施例中，因為穩態電壓Vm大於接地電壓VSS，並有第一電源開關PW1於接地電壓VSS和第一電晶體M1的第一端之間形成較大的阻值，使得資料保持電路100的漏電流功耗可因此降低。在一些實施態樣中，穩態電壓Vm可儘量靠近於最大的資料保存電壓，以於達到資料保存之功能的同時達到最大的漏電流功耗降低。因此，本發明實施例之資料保持電路100除可於睡眠模式中保持資料，更可大幅降低保持資料所需的保持功率消耗。
在第二實施例中，第二電晶體M2的臨界電壓可小於第一電晶體M1的臨界電壓，且第二電晶體M2的寬長比(W/L ratio)大致上相等於第一電晶體M1的寬長比。如此一來，第一漏電流I1可大於第二漏電流I2，使得於第一電源開關PW1的第二連接端上所形成的穩態電壓Vm可小於最大的資料保存電壓。
在第二實施例中，第二電晶體M2的臨界電壓亦可大致上相等於第一電晶體M1的臨界電壓，且第二電晶體M2的寬長比大於第一電晶體M1的寬長比。如此一來，第一漏電流I1可大於第二漏電流I2，使得於第一電源開關PW1的第二連接端上所形成的穩態電壓Vm可小於最大的資料保存電壓。在一些實施態樣中，第二電晶體M2的寬長比和第一電晶體M1的寬長比的比值可介在3至4之間。
在第二實施例中，資料保持電路100可更包含第一傳輸閘T1。第一傳輸閘T1具有第一連接端與第二連接端。其中，第一傳輸閘T1的第一連接端耦接於第二反相器120的第二輸出端，且第一傳輸閘T1的第二連接端耦接於第一反相器110的第一輸入端。於此，第一傳輸閘T1受控於時脈訊號CK與時脈訊號CKB，並且第一傳輸閘T1可根據時脈訊號CK與時脈訊號CKB來建立或斷開第一反相器110的第一輸出端和第二反相器120的第二輸入端之間的電性連結。其中，時脈訊號CK與時脈訊號CKB互為反相訊號。於此，在睡眠模式中，時脈訊號CK可維持在低邏輯準位且時脈訊號CKB維持在高邏輯準位，以導通第一傳輸閘T1。
第4圖為資料保持電路之第二實施例之一實施態樣的概要示意圖。請參閱第4圖，在第二實施例之一實施態樣中，第一電源開關PW1、第一反相器110、第二反相器120以及第一傳輸閘T1可構成一栓鎖器(以下，可稱之為樸栓鎖器LS1)。並且，資料保持電路100可更包含第二電源開關PW2、第三反相器130、第四反相器140以及第二傳輸閘T2，且第二電源開關PW2、第三反相器130、第四反相器140以及第二傳輸閘T2可構成另一栓鎖器(以下，可稱之為主栓鎖器LM1)。此外，資料保持電路100可更包含第三傳輸閘T3以及第四傳輸閘T4。其中，第三傳輸閘T3耦接於第三反相器130與第一反相器110之間，且第四傳輸閘T4耦接於輸入資料D2與第三反相器130之間。
在第二實施例之一實施態樣中，第二電源開關PW2具有第三連接端、第四連接端與第二控制端。其中，第二電源開關PW2的第三連接端耦接於電源線L1，且第二電源開關PW2的第二控制端耦接至切換訊號S1，以根據切換訊號S1來控制第三連接端與第四連接端之間的電性連結。於此，切換訊號S1可藉由導通第二電源開關PW2來使得資料保持電路100進入工作模式，並且藉由截止第二電源開關PW2來使得資料保持電路100進入睡眠模式。因此，於睡眠模式中，第一電源開關PW1和第二電源開關PW2皆為截止。
第三反相器130具有第三輸入端、第三輸出端與第三電源端，且第四反相器140具有第四輸入端、第四輸出端與第四電源端。其中，第三反相器130的第三電源端與第四反相器140的第四電源端皆耦接於第二電源開關PW2的第二連接端。並且，第四反相器140的第四輸入端耦接於第三反相器130的第三輸出端，且第四反相器140的第四輸出端耦接於第三反相器130的第三輸入端。第二傳輸閘T2具有第三連接端與第四連接端。其中，第二傳輸閘T2的第三連接端耦接於第四反相器140的第四輸出端，第二傳輸閘T2的第四連接端耦接於第三反相器130的第三輸入端，且第二傳輸閘T2受控於時脈訊號CK與時脈訊號CKB，以根據時脈訊號CK與時脈訊號CKB來建立或斷開第四反相器140的第四輸出端和第三反相器130的第三輸入端之間的電性連結。
此外，第三傳輸閘T3具有第五連接端與第六連接端，且第四傳輸閘T4具有第七連接端與第八連接端。其中，第三傳輸閘T3的第五連接端耦接於第三反相器130的第三輸出端，且第三傳輸閘T3的第六連接端耦接於第一反相器110的第一輸入端，以根據時脈訊號CK與時脈訊號CKB來建立或斷開第三反相器130的第三輸出端和第一反相器110的第一輸入端之間的電性連結。並且，第四傳輸閘T4的第七連接端耦接至輸入資料D2，且第四傳輸閘T4的第八連接端耦接於第三反相器130的第三輸入端，以根據時脈訊號CK與時脈訊號CKB來建立或斷開輸入資料D2和第三反相器130的第三輸入端之間的電性連結。於此，輸入資料D2與輸入資料D1可為同一輸入訊號於不同時點的資料值，且輸入資料D2的時點晚於輸入資料D1的時點。
在第二實施例之一實施態樣中，因時脈訊號CK於睡眠模式中維持在低邏輯準位，且時脈訊號CKB於睡眠模式中維持在高邏輯準位，故第一傳輸閘T1和第四傳輸閘T4可導通，且第二傳輸閘T2和第三傳輸閘T3則截止。
在第二實施例之一實施態樣中，第四傳輸閘T4、主栓鎖器、第三傳輸閘T3和樸栓鎖器可構成一組主僕正反器。在另一實施態樣中，資料保持電路100可包含多組主僕正反器。於此，各組主僕正反器中的主栓鎖器LM1可共用同一個第二電源開關PW2，以達到電源共享，且各組主僕正反器中的樸栓鎖器LS1之第一電源開關PW1則彼此獨立互不共用。
綜上所述，本發明之實施例提供一種資料保持電路，其於睡眠模式中透過截止第一電源開關時產生的第一漏電流和透過截止第一反相器中第一電晶體時產生的第二漏電流來形成資料保持電路保持資料所需的穩態電壓，以達到保持資料功能。此外，透過第一電晶體的大阻值，更可使得資料保持電路的漏電流功耗可因此降低。因此，本發明之任一實施例的資料保持電路除可於睡眠模式中保持資料，更可大幅降低保持資料所需的保持功率消耗。
本發明之實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明實施例之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧資料保存電路
110‧‧‧第一反相器
120‧‧‧第二反相器
130‧‧‧第三反相器
140‧‧‧第四反相器
CK‧‧‧時脈訊號
CKB‧‧‧時脈訊號
D1‧‧‧輸入資料
D2‧‧‧輸入資料
I1‧‧‧第一漏電流
I2‧‧‧第二漏電流
L1‧‧‧電源線
LM1‧‧‧主栓鎖器
LS1‧‧‧樸栓鎖器
M1‧‧‧第一電晶體
M2‧‧‧第二電晶體
M3‧‧‧N型電晶體
M4‧‧‧P型電晶體
PW1‧‧‧第一電源開關
PW2‧‧‧第二電源開關
Q1‧‧‧輸出資料
S1‧‧‧切換訊號
T1‧‧‧第一傳輸閘
T2‧‧‧第二傳輸閘
T3‧‧‧第三傳輸閘
T4‧‧‧第四傳輸閘
VDD‧‧‧電源電壓
Vm‧‧‧穩態電壓
VSS‧‧‧接地電壓
第1圖為資料保持電路之第一實施例的概要示意圖。 第2圖為資料保持電路之第二實施例的概要示意圖。 第3圖為資料保持電路之第一實施例之一實施態樣的概要示意圖。 第4圖為資料保持電路之第二實施例之一實施態樣的概要示意圖。

Claims (10)

  1. 一種資料保持電路，包含： 一第一電源開關，具有一第一連接端與一第二連接端，且該第一連接端耦接於一電源電壓，其中，該第一電源開關於一睡眠模式中截止，且一第一漏電流流於該第一連接端與該第二連接端之間； 一第一反相器，具有一第一輸入端、一第一輸出端與一第一電源端，該第一電源端耦接於該第二連接端，該第一反相器包含一第一電晶體，該第一電晶體的第一端耦接於該第一電源端，該第一電晶體的第二端耦接於該第一輸出端，其中，該第一電晶體於該睡眠模式中截止，且一第二漏電流於該第一電源端與該第一輸出端之間；及 一第二反相器，具有一第二輸入端、一第二輸出端與一第二電源端，該第二輸入端耦接於該第一輸出端，該第二輸出端耦接於該第一輸入端，且該第二電源端耦接於該第二連接端；及 其中，該第一漏電流與該第二漏電流於該第二連接端上形成一穩態電壓，且該穩態電壓大於或等於一資料保持電壓。
  2. 如申請專利範圍第1項所述之資料保持電路，其中該第一電源開關包含一第二電晶體，該第二電晶體的臨界電壓小於該第一電晶體的臨界電壓，且該第二電晶體的寬長比和該第一電晶體的寬長比相等。
  3. 如申請專利範圍第1項所述之資料保持電路，其中該第一電源開關包含一第二電晶體，該第二電晶體的臨界電壓和該第一電晶體的臨界電壓相等，且該第二電晶體之寬長比大於該第一電晶體之寬長比。
  4. 如申請專利範圍第3項所述之資料保持電路，其中該第二電晶體之該寬長比與該第一電晶體之該寬長比的比值係介於3至4之間。
  5. 如申請專利範圍第1項所述之資料保持電路，更包含： 一第二電源開關，具有一第三連接端與一第四連接端，且該第三連接端耦接於該電源電壓，其中該第二電源開關於該睡眠模式中截止； 一第三反相器，具有一第三輸入端、一第三輸出端與一第三電源端，且該第三電源端耦接於該第四連接端；及 一第四反相器，具有一第四輸入端、一第四輸出端與一第四電源端，該第四輸入端耦接於該第三輸出端，該第四輸出端耦接於該第三輸入端，且該第四電源端耦接於該第四連接端； 一第一傳輸閘，耦接於該第一輸出端與該第二輸入端之間； 一第二傳輸閘，耦接於該第三輸入端與該第四輸出端之間； 一第三傳輸閘，耦接於耦接於該第三輸出端與該第二輸入端之間；及 一第四傳輸閘，耦接於一輸入資料與該第三輸入端之間。
  6. 一種資料保持電路，包含： 一第一電源開關，具有一第一連接端與一第二連接端，且該第一連接端耦接於一接地電壓，其中，該第一電源開關於一睡眠模式中截止，且一第一漏電流流於該第一連接端與該第二連接端之間； 一第一反相器，具有一第一輸入端、一第一輸出端與一第一電源端，該第一電源端耦接於該第二連接端，該第一反相器包含一第一電晶體，該第一電晶體的第一端耦接於該第一電源端，該第一電晶體的第二端耦接於該第一輸出端，其中，該第一電晶體於該睡眠模式中截止，且一第二漏電流於該第一電源端與該第一輸出端之間；及 一第二反相器，具有一第二輸入端、一第二輸出端與一第二電源端，該第二輸入端耦接於該第一輸出端，該第二輸出端耦接於該第一輸入端，且該第二電源端耦接於該第二連接端；及 其中，該第一漏電流與該第二漏電流於該第二連接端上形成一穩態電壓，且該穩態電壓小於一資料保持電壓。
  7. 如申請專利範圍第6項所述之資料保持電路，其中該第一電源開關包含一第二電晶體，該第二電晶體的臨界電壓小於該第一電晶體的臨界電壓，且該第二電晶體的寬長比和該第一電晶體的寬長比相等。
  8. 如申請專利範圍第6項所述之資料保持電路，其中該第一電源開關包含一第二電晶體，該第二電晶體的臨界電壓和該第一電晶體的臨界電壓相等，且該第二電晶體之寬長比大於該第一電晶體之寬長比。
  9. 如申請專利範圍第8項所述之資料保持電路，其中該第二電晶體之該寬長比與該第一電晶體之該寬長比的比值係介於3至4之間。
  10. 如申請專利範圍第6項所述之資料保持電路，更包含： 一第二電源開關，具有一第三連接端與一第四連接端，且該第三連接端耦接於該接地電壓，其中該第二電源開關於該睡眠模式中截止； 一第三反相器，具有一第三輸入端、一第三輸出端與一第三電源端，且該第三電源端耦接於該第四連接端；及 一第四反相器，具有一第四輸入端、一第四輸出端與一第四電源端，該第四輸入端耦接於該第三輸出端，該第四輸出端耦接於該第三輸入端，且該第四電源端耦接於該第四連接端； 一第一傳輸閘，耦接於該第二輸出端與該第一輸入端之間； 一第二傳輸閘，耦接於該第三輸入端與該第四輸出端之間； 一第三傳輸閘，耦接於該第三輸出端與該第一輸入端之間；及 一第四傳輸閘，耦接於一輸入資料與該第三輸入端之間。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220158631A1 (en) * 2020-11-16 2022-05-19 Micron Technology, Inc. Sub-threshold current reduction circuit switches and related apparatuses and methods
US11387819B2 (en) * 2020-12-10 2022-07-12 Qualcomm Incorporated Fault resilient flip-flop with balanced topology and negative feedback

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060152267A1 (en) * 2005-01-10 2006-07-13 Sumant Ramprasad Multi-threshold MOS circuits
US20070176639A1 (en) * 2004-02-19 2007-08-02 Mosaid Delaware, Inc. Low leakage and data retention circuitry
US9490807B2 (en) * 2005-11-10 2016-11-08 Intel Corporation Power reducing logic and non-destructive latch circuits and applications

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4030213B2 (ja) * 1999-02-22 2008-01-09 株式会社ルネサステクノロジ 半導体回路装置
US7020041B2 (en) * 2003-12-18 2006-03-28 Intel Corporation Method and apparatus to clamp SRAM supply voltage
KR100984406B1 (ko) * 2004-02-19 2010-09-29 모사이드 테크놀로지스 코포레이션 저 누설 및 데이터 보유 회로소자
US7328413B2 (en) * 2005-02-25 2008-02-05 Purdue Research Foundation Method and circuit for reducing leakage and increasing read stability in a memory device
TW200707177A (en) * 2005-08-08 2007-02-16 Ind Tech Res Inst Leakage current control circuit with a single low voltage power supply and method thereof
US7852113B2 (en) * 2005-08-16 2010-12-14 Novelics, Llc. Leakage control
US20070103195A1 (en) * 2005-11-07 2007-05-10 Jeong Duk-Sohn High speed and low power SRAM macro architecture and method
US20070152745A1 (en) * 2005-12-30 2007-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for reducing leakage current of an integrated circuit
US7400545B2 (en) * 2006-08-31 2008-07-15 Freescale Semiconductor, Inc. Storage circuit with efficient sleep mode and method
CN101212221B (zh) * 2006-12-29 2010-08-18 上海贝岭股份有限公司 超低功耗集成电路中的缓冲器
CN101312344B (zh) * 2007-05-24 2010-05-19 武汉芯动科技有限公司 积分数据接收方法及接收器
US7733687B2 (en) * 2008-02-20 2010-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. WAK devices in SRAM cells for improving VCCMIN
KR101488166B1 (ko) * 2008-03-26 2015-02-02 삼성전자주식회사 정적 메모리 장치 및 라이트 어시시트 기능을 구비하는에스램
US8659936B2 (en) * 2010-07-06 2014-02-25 Faraday Technology Corp. Low power static random access memory
CN202196566U (zh) * 2011-09-21 2012-04-18 京东方科技集团股份有限公司 移位寄存器及其栅极驱动装置
US9338036B2 (en) * 2012-01-30 2016-05-10 Nvidia Corporation Data-driven charge-pump transmitter for differential signaling
JP5932133B2 (ja) * 2012-03-30 2016-06-08 インテル コーポレイション 書込マージンを改善されたメモリセル
CN102739198B (zh) * 2012-07-18 2016-03-02 上海交通大学 一种基于tgms结构的d触发器
US9207750B2 (en) * 2012-12-14 2015-12-08 Intel Corporation Apparatus and method for reducing leakage power of a circuit
US8854858B2 (en) * 2013-01-30 2014-10-07 Texas Instruments Incorporated Signal level conversion in nonvolatile bitcell array
US9859876B1 (en) * 2016-08-25 2018-01-02 Intel Corporation Shared keeper and footer flip-flop
US10803928B2 (en) * 2018-06-18 2020-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Low voltage memory device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070176639A1 (en) * 2004-02-19 2007-08-02 Mosaid Delaware, Inc. Low leakage and data retention circuitry
US20060152267A1 (en) * 2005-01-10 2006-07-13 Sumant Ramprasad Multi-threshold MOS circuits
US9490807B2 (en) * 2005-11-10 2016-11-08 Intel Corporation Power reducing logic and non-destructive latch circuits and applications

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