TWI672911B - 解碼方法及相關電路 - Google Patents

Abstract

本發明揭露了一電路，其包含有一第一記憶體、一解碼器以及一控制電路。在該電路的操作中，該第一記憶體用以接收一資料串流；該解碼器用以接收該資料串流以依序形成多個訊框，並依序對該多個訊框進行解碼以分別產生對應的多個碼字；以及該控制電路用以根據該解碼器對於一目前訊框之至少一先前訊框在完成解碼操作時所使用的疊代圈數，以決定該目前訊框進行解碼時所允許的最多疊代圈數。

Description

解碼方法及相關電路

本發明係有關於解碼器，尤指一種包含低密度奇偶檢查(Low-density parity-check，LDPC)解碼器的電路。

在數據傳輸系統中通常會設置有錯誤更正功能的解碼器(error correction decoder)來消除傳輸過程中在通道因雜訊/干擾(noise/interference)而導致的錯誤。對於LDPC解碼器來說，其特徵是具有疊代性(iterative)以及相信傳遞(belief propagation)，以將含有機率資訊的本質訊息(intrinsic message)按照特定交互連接的規則交換鄰近節點機率資訊後，推算出新的節點機率資訊(亦可稱為外部訊息(extrinsic message))；之後再綜合本質訊息與外部訊息以判斷解碼是否正確，若解碼正確則終止解碼操作並產生出正確的碼字(codeword)，而若是解碼錯誤則繼續進行疊代操作直至零錯誤(error free)。

理論上，對於沒有陷入陷阱集合(trapping set)的本質訊息，且受傳輸干擾錯誤較多的訊框(frame)，LDPC解碼器只需要較多次的疊代操作便能完全除錯。然而，實務上，受限於不同規格中對於傳輸遞延時間的限制，LDPC解碼器對於每一個訊框在解碼過程中所允許的最多疊代圈數(iteration count)是有限制的，例如7~8次，以作為每一個訊框的最長解碼時間。然而，經過實驗統計結果 來看，大多數的未受嚴重干擾的訊框只需要2~3次疊代操作即可解碼成功(亦即，零錯誤)，而受到嚴重干擾的訊框需要疊代的次數又可能會超過所允許的最多疊代圈數，因此，使用固定之疊代圈數來進行解碼會使得少數受到嚴重干擾的訊框無法正確解碼，致使解碼後碼字中的位元錯誤(bit error)增加，因而降低了解碼效率。

因此，本發明的目的之一在於提出一種解碼方法及相關的電路，其可以動態地調整LDPC解碼器對於每一個訊框進行解碼時所允許的最多疊代圈數，以增加受到嚴重干擾之訊框解碼成功的機率，來提高LDPC解碼器的解碼能力，以解決先前技術中所述的問題。

在本發明的一個實施例中，揭露了一電路，其包含有一第一記憶體、一解碼器以及一控制電路。在該電路的操作中，該第一記憶體用以接收一資料串流；該解碼器用以接收該資料串流以依序形成多個訊框，並依序對該多個訊框進行解碼以分別產生對應的多個碼字；以及該控制電路用以根據該解碼器對於一目前訊框之至少一先前訊框在完成解碼操作時所使用的疊代圈數，以決定該目前訊框進行解碼時所允許的最多疊代圈數。

在本發明的另一個實施例中，揭露了一種解碼方法，其包含有以下步驟：使用一第一記憶體以接收一資料串流；自該第一記憶體接收該資料串流以依序形成多個訊框，並依序對該多個訊框進行解碼以分別產生對應的多個碼字；以及根據對於一目前訊框之至少一先前訊框在完成解碼操作時所使用的疊代圈數，以決定該目前訊框進行解碼時所允許的最多疊代圈數。

100‧‧‧電路

110‧‧‧解碼器

112‧‧‧輸入緩衝器

114‧‧‧解碼電路

116‧‧‧輸出緩衝器

120‧‧‧第一記憶體

130‧‧‧第二記憶體

140‧‧‧控制電路

Din‧‧‧資料串流

S200~S218‧‧‧步驟

F0~F3‧‧‧訊框

CW0~CW2‧‧‧碼字

第1圖為根據本發明一實施例之電路的示意圖。

第2圖為根據本發明一實施例之解碼方法的流程圖。

第3圖為根據本發明一實施例之電路接收資料串流之多個訊框並進行處理的時序圖。

第4圖為根據本發明另一實施例之電路接收資料串流之多個訊框並進行處理的時序圖。

第1圖為根據本發明一實施例之電路100的示意圖。如第1圖所示，電路100包含了一解碼器110、一第一記憶體120、一第二記憶體130以及一控制電路140，其中解碼器110包含了一輸入緩衝器112、一解碼電路114以及一輸出緩衝器116。在本實施例中，解碼器110係一LDPC解碼器、解碼電路114為一LDPC解碼電路、且電路100可應用在任何需要接收資料串流並進行解碼的電子裝置中，例如可應用於一網路卡。

在本實施例中，電路100係用來接收一資料串流Din以依序產生多個碼字(codeword)至後端電路，且透過對於第一記憶體120以及一第二記憶體130的特殊存取方法，控制電路140可以動態地決定解碼電路114對於每一個訊框在進行解碼時所允許的最多疊代圈數，以提高LDPC解碼器的解碼能力。詳細來說，同時參考第1圖的電路架構以及第2圖所示之解碼方法的流程圖，在步驟S200，流程開始。在步驟S202，電路100開始接收一資料串流Din並儲存在第一記憶體 120中，且控制電路140持續監控第一記憶體120內所儲存的資料量大小。在步驟S204，當第一記憶體120內的資料量高於一臨界值時，控制電路140傳送訊息給解碼器110，以使得解碼器110使用較高的讀取速率來讀取第一記憶體120內的資料並儲存在輸入緩衝器112中。舉例來說明步驟S202、S204，假設資料串流120寫入至第一記憶體120的速率是fs，且解碼電路114的一個解碼單元(一個訊框)的大小為n個本質訊息(舉例來說，在10G BASE-T乙太網路LDPC解碼器相關領域中，一個訊框大小為2048個帶有機率資訊的對數似然比(Log-likelihood Ratio，LLR))，則當第一記憶體120所儲存的資料量到訊框的一半時(亦即，臨界值為n/2個本質訊息)時，解碼器110便可使用2*fs的讀取速率以讀取第一記憶體120內的本質訊息，其中n為正整數。需注意的是，上述fs、2*fs以及臨界值為n/2個本質訊息只是作為範例說明，而並非是本發明的限制，只要解碼器110在第一記憶體120內的資料量高於臨界值時才開始讀取資料，且輸入緩衝器112自第一記憶體120接收資料串流Din的速率高於第一記憶體120自外部接收資料串流Din的速率，其相關速率以及臨界值可以根據實際狀況而有不同的設定。

在步驟S206，當輸入緩衝器112已經儲存到一個訊框(例如，2048個本質訊息)時，且輸出緩衝器116內有空間儲存解碼該訊框所產生的碼字時，則解碼電路114便可對該訊框進行疊代解碼操作，在一個疊代操作中，解碼電路114將含有機率資訊的本質訊息按照特定交互連接的規則交換鄰近節點機率資訊後，推算出新的節點機率資訊，以產生修改後的多個本質訊息。在步驟208，解碼電路114根據修改後的多個本質訊息以判斷本次的疊代操作是否解碼成功(亦即，零錯誤)，若解碼成功則流程進入步驟S212；若解碼失敗則進入步驟S210。在步驟S210，解碼電路114判斷該訊框已經進行的疊代操作次數是否已到達所允許的最多疊代圈數，若是，則流程進入步驟S212；若否，則流程回到步驟S206 以對該訊框進行下一次的疊代操作來進行解碼。

在步驟S212，解碼電路114根據解碼結果以產生該訊框所對應的多個碼字。在步驟S214，該訊框所對應的多個碼字被暫時儲存在輸出緩衝器116中。 在步驟S216，解碼器110將儲存在輸出緩衝器116中的多個碼字傳送至第二記憶體130，且儲存在第二記憶體130中的多個碼字等到適合的時機依序被傳送至一後端電路中。在本實施例中，解碼器110將該多個碼字寫入至第二記憶體130的速率高於第二記憶體130將該多個碼字傳送至該後端電路的速率。

在步驟S218，控制電路140根據解碼電路114在該訊框完成解碼操作時所使用的疊代圈數，以決定出解碼電路114在解碼下一個訊框時所允許的最多疊代圈數。在一實施例中，控制電路140可以根據第N~(N+K)個訊框在完成解碼操作時所使用的疊代圈數來決定出第(N+K+1)個訊框在進行解碼時所允許的最多疊代圈數，其中K可以為任意適合的正整數，例如K可以等於1、2或3。具體來說，假設第N~(N+K)個訊框在完成解碼操作時所使用的疊代圈數的總合小於一臨界值，則控制電路140可以增加第N~(N+K)個訊框在進行解碼時所允許的最多疊代圈數，例如設定第(N+K+1)個訊框進行解碼時所允許的最多疊代圈數的執行時間大於第一記憶體120接收資料串流Din之一個訊框的時間。另外，假設第N~(N+K)個訊框在完成解碼操作時所使用的疊代圈數總和大於該臨界值時，控制電路140可以設定第(N+K+1)個訊框進行解碼時所允許的最多疊代圈數的執行時間等於或小於第一記憶體120接收資料串流Din之一個訊框的時間。

第3圖為根據本發明一實施例之電路100接收資料串流Din之多個訊框並進行處理的時序圖，其中本實施例係假設每一個訊框在完成解碼所需的時 間小於第一記憶體120接收一個訊框的時間，且第一記憶體120接收每一個訊框的時間實質上相同。如第3圖所示，在時間t0，第一記憶體120以速率fs來接收第一個訊框F0，且在第一記憶體120所儲存的資料量高於臨界值時解碼器110使用速率2*fs以自第一記憶體120讀取第一個訊框F0。在本實施例中，第一記憶體120在時間點t1接收到完整的第一個訊框F0，而解碼器110內的輸入緩衝器112也在時間點t1後接收到完整的第一個訊框F0。接著，在時間點t1，解碼電路114對第一個訊框F0進行解碼，並產生對應的多個碼字CW0，並在時間點t2以速率2*fs將多個碼字CW0寫入到第二記憶體130中。接著，在時間點t3~t4中，第二記憶體130內的多個碼字CW0以速率fs被傳送到後端電路。

同樣地，在時間t1，第一記憶體120以速率fs來接收第二個訊框F1，且在第一記憶體120所儲存的資料量高於臨界值時解碼器110使用速率2*fs以自第一記憶體120讀取第二個訊框F1。在本實施例中，第一記憶體120在時間點t2接收到完整的第二個訊框F1，而解碼器110內的輸入緩衝器112也在時間點t2後接收到完整的第二個訊框F1。接著，在時間點t2，解碼電路114對第二個訊框F1進行解碼，並產生對應的多個碼字CW1，並在時間點t3以速率2*fs將多個碼字CW1寫入到第二記憶體130中。接著，在時間點t4~t5中，第二記憶體130內的多個碼字CW1以速率fs被傳送到後端電路。

第三個訊框F2以及後續訊框的操作類似上述的第一個訊框F0以及第二個訊框F1，故細節不再贅述。

在第3圖的實施例中，由於每一個圖框完成解碼所需的時間小於第一記憶體120接收一個訊框的時間，亦即解碼電路114在成功解碼每一個訊框所使 用之疊代圈數小於一預設值(在本實施例中，該預設值係在第一記憶體120接收一個訊框的時間內解碼電路114可以執行疊代操作的次數)，因此，控制電路140可以增加後續訊框在進行解碼時所允許的最多疊代圈數。舉例來說，假設疊代圈數的該預設值為“8”，則控制電路140可以控制解碼電路114，以使得第四個訊框F3在解碼時允許使用的疊代圈數為“16”，亦即最多進行16次的疊代操作。

第4圖為根據本發明另一實施例之電路100接收資料串流Din之多個訊框並進行處理的時序圖，其中本實施例係假設第一個訊框F0遭遇到嚴重干擾而無法在第一記憶體120接收一個訊框的時間內成功解碼，第一個訊框F0在解碼時允許使用之疊代圈數為接近第一記憶體120接收兩個訊框的時間，且假設第一記憶體120接收每一個訊框的時間實質上相同。如第4圖所示，在時間t0，第一記憶體120以速率fs來接收第一個訊框F0，且在第一記憶體120所儲存的資料量高於臨界值時解碼器110使用速率2*fs以自第一記憶體120讀取第一個訊框F0。在本實施例中，第一記憶體120在時間點t1接收到完整的第一個訊框F0，而解碼器110內的輸入緩衝器112也在時間點t1後接收到完整的第一個訊框F0。接著，在時間點t1，解碼電路114對第一個訊框F0進行解碼，並產生對應的多個碼字CW0，由於第一個訊框F0受到嚴重干擾而直到時間點t3才完成解碼，因此，解碼器110在時間點t3才以速率2*fs將多個碼字CW0寫入到第二記憶體130中。同時地，為了持續順利地傳送碼字，在時間點t3，第二記憶體130也將剛剛自解碼器110所接收到的多個碼字CW0以速率fs被傳送到後端電路。

由於第一個訊框F0的解碼時間超過了第一記憶體120接收一個訊框的時間，亦即第一個訊框F0在解碼過程中所使用之疊代圈數高於該預設值，因此控制電路140會控制解碼電路114，以使得第二個訊框F1在解碼時所允許使用 的疊代圈數小於或等於該預設值(在本實施例中，該預設值係在第一記憶體120接收一個訊框的時間內，解碼電路114可以執行疊代操作的次數)。

關於第二個訊框F1，在時間t1，第一記憶體120以速率fs來接收第二個訊框F1，且在第一記憶體120所儲存的資料量高於臨界值時解碼器110使用速率2*fs以自第一記憶體120讀取第二個訊框F1。在本實施例中，第一記憶體120在時間點t2接收到完整的第二個訊框F1，而解碼器110內的輸入緩衝器112也在時間點t2後接收到完整的第二個訊框F1。由於第一個訊框F0的解碼時間為t1~t3，因此解碼電路114在時間點t3才開始對第二個訊框F1進行解碼，並產生對應的多個碼字CW1，並在時間點t4以速率2*fs將多個碼字CW1寫入到第二記憶體130中。同時地，為了持續順利地傳送碼字，在時間點t4，第二記憶體130也將剛剛自解碼器110所接收到的多個碼字CW1以速率fs被傳送到後端電路。

需注意的是，由於第二個訊框F1在解碼時所允許使用的疊代圈數小於或等於該預設值(亦即，不允許超過第一記憶體120接收一個訊框的時間)，因此，即使在時間t4的時候第二個訊框F1尚未成功解碼，解碼電路114也必須將多個碼字CW1傳送至第二記憶體130。

此外，由於第一個訊框F0的解碼時間為t1~t3，因此，在時間點t2~t3，即使第一記憶體120已經接收到完整的第三個訊框F2，但考慮到輸入緩衝器112的空間問題，解碼器110於時間點t3才開始以速率2*fs自第一記憶體120依序取得第三個訊框F2以及第四個訊框F3，且解碼電路114在時間點t4開始對第三個訊框F2進行解碼，並產生對應的多個碼字CW2，並在時間點t5以速率2*fs將多個碼字CW2寫入到第二記憶體130中。同時地，為了持續順利地傳送碼字，在時間點t5， 第二記憶體130也將剛剛自解碼器110所接收到的多個碼字CW2以速率fs被傳送到後端電路。

需注意的是，在第3圖的實施例中，解碼器110將多個碼字CW0、CW1、CW2傳送至第二記憶體130的時間可以分別根據第一個訊框F0、第二個訊框F1以及第三個訊框F2的解碼完成時間來動態的調整。具體來說，若是第一個訊框F0在時間點t2之前便已成功解碼，則解碼器110可以在時間點t2之前便將多個碼字CW0傳送至第二記憶體130。

如第4圖所示，由於第一個訊框F0在解碼時所允許使用的最多疊代圈數增加了，因此可以增加第一個訊框F0解碼成功的機率。此外，第4圖所示的實施例在輸出碼字CW0~CW2的時間點與第3圖所示之實施例在輸出碼字CW0~CW2的時間點相同，這也表示了第4圖所示之動態調整疊代圈數的實施例不會影響到碼字的輸出時序。

需注意的是，在第4圖的實施例中，解碼器110將多個碼字CW0、CW1、CW2傳送至第二記憶體130的時間可以分別根據第一個訊框F0、第二個訊框F1以及第三個訊框F2的解碼完成時間來動態的調整。具體來說，若是第二個訊框F1在時間點t5之前便已成功解碼，則解碼器110可以在時間點t5之前便將多個碼字CW1傳送至第二記憶體130。

簡要歸納本發明，在本發明之解碼方法及相關的電路中，係根據先前訊框的解碼狀況來動態地調整解碼器對於每一個訊框進行解碼時所允許的最多疊代圈數，以增加受到嚴重干擾之訊框解碼成功的機率來提高解碼器的解碼 能力。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

Claims (10)

1. 一種包含一解碼器的電路，包含有：一第一記憶體，用以接收一資料串流；該解碼器，耦接於該第一記憶體，用以接收該資料串流以依序形成多個訊框(frame)，並依序對該多個訊框進行解碼以分別產生對應的多個碼字；以及一控制電路，耦接於該解碼器，用以根據該解碼器對於一目前訊框之至少一先前訊框在完成解碼操作時所使用的疊代圈數(iteration count)，以決定該目前訊框進行解碼時所允許的最多疊代圈數。
2. 如申請專利範圍第1項所述之電路，其中當該至少一先前訊框在完成解碼操作時所使用的疊代圈數小於一臨界值時，該控制電路增加該目前訊框進行解碼時所允許的最多疊代圈數。
3. 如申請專利範圍第2項所述之電路，其中當該至少一先前訊框在完成解碼操作時所使用的疊代圈數小於該臨界值時，該控制電路設定該目前訊框進行解碼時所允許的最多疊代圈數的執行時間大於該第一記憶體接收該資料串流之一個訊框的時間。
4. 如申請專利範圍第2項所述之電路，其中當該至少一先前訊框在完成解碼操作時所使用的疊代圈數大於該臨界值時，該控制電路設定該目前訊框進行解碼時所允許的最多疊代圈數的執行時間等於或小於該第一記憶體自該接收該資料串流之一個訊框的時間。
5. 如申請專利範圍第1項所述之電路，其中該第一記憶體係自該電路外接收該資料串流，該解碼器包含一輸入緩衝器以自該第一記憶體接收該資料串流；其中該輸入緩衝器自該第一記憶體接收該資料串流的速率係高於該第一記憶體係自該電路外接收該資料串流的速率。
6. 如申請專利範圍第1項所述之電路，另包含有：一第二記憶體，耦接於該解碼器，其中用以自該解碼器接收一個訊框所對應到的該多個碼字，並將該多個碼字傳送至一後端電路；其中該解碼器將該多個碼字寫入至該第二記憶體的速率高於該第二記憶體將該多個碼字傳送至該後端電路的速率。
7. 如申請專利範圍第1項所述之電路，其中該解碼器為一低密度奇偶檢查(Low-density parity-check，LDPC)解碼器。
8. 一種解碼方法，包含有：使用一第一記憶體以接收一資料串流；自該第一記憶體接收該資料串流以依序形成多個訊框(frame)，並依序對該多個訊框進行解碼以分別產生對應的多個碼字；以及根據對於一目前訊框之至少一先前訊框在完成解碼操作時所使用的疊代圈數(iteration count)，以決定該目前訊框進行解碼時所允許的最多疊代圈數。
9. 如申請專利範圍第8項所述的解碼方法，其中根據決定該目前訊框進行解碼時所允許的最多疊代圈數的步驟包含有： 其中當該至少一先前訊框在完成解碼操作時所使用的疊代圈數小於一臨界值時，設定該目前訊框進行解碼時所允許的最多疊代圈數的執行時間大於該第一記憶體接收該資料串流中一個訊框的時間。
10. 如申請專利範圍第8項所述的解碼方法，其中根據決定該目前訊框進行解碼時所允許的最多疊代圈數的步驟包含有：當該至少一先前訊框在完成解碼操作時所使用的疊代圈數大於一臨界值時，該控制電路設定該目前訊框進行解碼時所允許的最多疊代圈數的執行時間等於或小於該第一記憶體自該接收該資料串流之一個訊框的時間。