TWI671873B - 半導體封裝結構 - Google Patents

Abstract

本發明實施例提供一種半導體封裝結構。半導體封裝結構包括半導體晶粒以及重佈線結構。重佈線結構設置於半導體晶粒的前側上。重佈線結構包括多層封裝絕緣層以及導電牆。多層封裝絕緣層堆疊於半導體晶粒的前側上。導電牆縱向貫穿多層封裝絕緣層的多者。導電牆實質上豎立於半導體晶粒的前側上，且電性連接於半導體晶粒。

Description

半導體封裝結構

本發明是有關於一種半導體封裝結構，且特別是有關於一種晶圓級（wafer-level）半導體封裝結構。

晶圓級（wafer-level）半導體封裝結構包括扇入式（fan-in）結構以及扇出式（fan-out）結構。扇出式結構中的重佈線結構可重新安排晶粒接墊的位置，以在相近於或大於晶粒尺寸的情況下得到更高的輸入/輸出數量。一般而言，重佈線結構的至少一層上可形成大面積的導體層，以作為接地/電源面。如此一來，可提高產品的訊號品質及/或電源供應品質。

由於導體材料的熱膨脹係數與晶粒中半導體材料的熱膨脹係數差異甚大。因此，若在重佈線結構中配置大面積的導體材料會使得封裝結構發生翹曲（warpage）的問題。為了解決上述翹曲的問題，可將重佈線結構中的接地/電源面形成為網狀圖案（mesh pattern），以減少接地/電源面的導體材料面積。然而，網狀的接地/電源面無法提供完善的電流回流路徑，進而產生電磁輻射干擾的問題，造成產品的訊號品質及/或電源供應品質下降。

本發明提供一種半導體封裝結構，可有效地提高訊號品質且避免發生翹曲的問題。

本發明提供一種半導體封裝結構，可有效地提高訊號品質與電源供應品質，且可避免發生翹曲的問題。

本發明的半導體封裝結構包括半導體晶粒以及重佈線結構。重佈線結構設置於半導體晶粒的前側上，且包括多層封裝絕緣層以及導電牆。多層封裝絕緣層堆疊於半導體晶粒的前側上。導電牆縱向貫穿多層封裝絕緣層的多者。導電牆實質上豎立於半導體晶粒的前側上，且電性連接於半導體晶粒。

在本發明的一些實施例中，半導體封裝結構更可包括至少一訊號線。至少一訊號線位於多層封裝絕緣層的一者中。

在本發明的一些實施例中，半導體封裝結構更可包括一對訊號線。一對差分對訊號線分別位於多層封裝絕緣層的兩者中，且一對差分對訊號線在半導體晶粒上的正投影具有可彼此重疊區域。

在本發明的一些實施例中，其中重佈線結構更可包括延伸走線。延伸走線設置於多層封裝絕緣層的最遠離半導體晶粒的一者中，且沿著平行於半導體晶粒的前側的方向延伸。延伸走線電性連接於導電牆。

在本發明的一些實施例中，半導體封裝結構更可包括封裝體。半導體晶粒位於封裝體中，且封裝體的一部分位於半導體晶粒與重佈線結構之間。

在本發明的一些實施例中，半導體封裝結構更可包括封裝體以及填充結構。半導體晶粒與填充結構位於封裝體中，且填充結構位於半導體晶粒與重佈線結構之間。

本發明的半導體封裝結構包括半導體晶粒以及重佈線結構。半導體晶粒包括第一接墊與第二接墊。第一接墊與第二接墊位於半導體晶粒的前側。重佈線結構設置於半導體晶粒的前側上，且包括多層封裝絕緣層、第一導電牆以及第二導電牆。多層封裝絕緣層堆疊於半導體晶粒的前側上。第一導電牆與第二導電牆縱向貫穿多層封裝絕緣層的多者。第一導電牆與第二導電牆實質上豎立於半導體晶粒的前側上，且分別電性連接於半導體晶粒的第一接墊與第二接墊。

在本發明的一實施例中，其中重佈線結構更可包括第一延伸走線與第二延伸走線。第一延伸走線與第二延伸走線設置於多層封裝絕緣層的最遠離半導體晶粒的一者中，且沿著平行於半導體晶粒的前側的方向延伸。第一延伸走線與第二延伸走線分別電性連接於第一導電牆與第二導電牆。

在本發明的一實施例中，半導體封裝結構更可包括至少一訊號線。至少一訊號線位於重佈線結構中，且位於第一導電牆與第二導電牆之間。

基於上述，相較於在重佈線結構中設置水平的接地面/電源面，本發明實施例在重佈線結構中設置縱向的導電牆，以作為縱向的接地面/電源面。導電牆的主平面實質上垂直於半導體晶粒的前側。換言之，可避免導電牆的主平面與半導體晶粒的前側彼此面對。如此一來，可縮小導電牆面對半導體晶粒的面積。因此，可減小因熱膨脹係數差異造成半導體封裝結構翹曲的問題。再者，相較於網狀的接地面/電源面，本發明實施例的導電牆可提供完善的電流回流路徑，故可有效地提高半導體封裝結構的訊號品質且可避免產生電磁輻射干擾的問題。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1是依照本發明一些實施例的半導體封裝結構10的剖視示意圖。圖2是圖1的訊號線126以及導電牆124的立體示意圖。

請參照圖1，本發明實施例的半導體封裝結構10包括半導體晶粒100。半導體晶粒100可包括基底以及形成於基底中及/或基底一側的主動元件與被動元件。以簡潔起見，圖1中省略繪示半導體晶粒100的基底、主動元件與被動元件。在一些實施例中，主動元件可包括二極體、雙極電晶體、場效電晶體等。被動元件可包括電阻、電容、電感等。基底可為半導體基底或絕緣體上覆半導體（semiconductor-on-insulator，SOI）基底。半導體基底或半導體上覆絕緣體基底中的半導體材料可包括元素半導體或化合物半導體。舉例而言，元素半導體的材料可包括Si或Ge。化合物半導體的材料可包括SiGe、SiC、SiGeC、III-V族半導體材料或II-VI族半導體材料。III-V族半導體材料可包括GaN、GaP、GaAs、AlN、AlP、AlAs、InN、InP、InAs、GaNP、GaNAs、GaPAs、AlNP、AlNAs、AlPAs、InNP、InNAs、InPAs、GaAlNP、GaAlNAs、GaAlPAs、GaInNP、GaInNAs、GaInPAs、InAlNP、InAlNAs或InAlPAs。II-VI族半導體材料可包括CdS、CdSe、CdTe、ZnS、ZnSe、ZnTe、HgS、HgSe、HgTe、CdSeS、CdSeTe、CdSTe、ZnSeS、ZnSeTe、ZnSTe、HgSeS、HgSeTe、HgSTe、CdZnS、CdZnSe、CdZnTe、CdHgS、CdHgSe、CdHgTe、HgZnS、HgZnSe、HgZnTe、CdZnSeS、CdZnSeTe、CdZnSTe、CdHgSeS、CdHgSeTe、CdHgSTe、HgZnSeS、HgZnSeTe或HgZnSTe。此外，基底可經摻雜為第一導電型或與第一導電型互補的第二導電型。舉例而言，第一導電型可為N型，而第二導電型則可為P型。

半導體晶粒100具有彼此相對的前側FS與背側RS。主動元件與被動元件可相對地靠近前側FS。在一些實施例中，可自半導體晶粒100的背側RS對半導體晶粒100進行薄化製程，以減小半導體晶粒100的厚度。在一些實施例中，半導體晶粒100可包括接墊102a與接墊102b。舉例而言，在一些實施例中，接墊102a可連接至接地電壓V _SS（或可稱為參考電壓），而可稱為接地接墊。接墊102b可用以傳遞類比訊號（analog signal）、數位訊號（digital signal）射頻訊號（RF signal），而可稱為訊號接墊。此些訊號因半導體晶粒100之主動元件或被動元件所構成之電子電路差異，進而分為單端式（single-end）或為差分對（differential pair）。接墊102a與接墊102b位於半導體晶粒100的前側FS。在一些實施例中，接墊102a與接墊102b可分別包括導體層104以及導體柱106。導體柱106完全或局部覆蓋導體層104，且電性連接於導體層104。在一些實施例中，半導體晶粒100更可包括覆蓋於導體層104的絕緣層105。絕緣層105具有開口以暴露出導體層104的一部分，以使導體柱106能夠電性連接於導體層104。在一些實施例中，導體柱106與導體層104的材料可分別包括金屬、金屬合金、金屬化合物或其組合。絕緣層105的材料可包括氧化矽、氮化矽、高分子材料或其組合。

在一些實施例中，接墊102a的數量可為奇數。在此些實施例中，接墊102b可相鄰於一個接墊102a。在其他實施例中，接墊102a可成對地設置於半導體晶粒的前側FS。在此些實施例中，接墊102b可位於一對接墊102a之間。此外，半導體晶粒100可包括一或多個接墊102b。然而，可依據電路設計需求分別調整接墊102a與接墊102b的數量與位置，本發明並不以此為限。

在一些實施例中，半導體封裝結構10更可包括封裝體110。半導體晶粒100位於封裝體110中。在一些實施例中，封裝體110的背側RS1可暴露出半導體晶粒100的背側RS。在一些實施例中，封裝體110的背側RS1可與半導體晶粒100的背側RS共面。另一方面，封裝體的前側FS1可暴露出半導體晶粒100的接墊102a與接墊102b。在一些實施例中，封裝體110的材料可包括環氧樹脂、聚醯亞胺、或其他適合的樹脂材料。

半導體封裝結構10更包括重佈線結構120。重佈線結構120設置於半導體晶粒100的前側FS。在一些實施例中，封裝體110的一部分填滿半導體晶粒100與重佈線結構120之間的空間。重佈線結構120包括多層封裝絕緣層122。多層封裝絕緣層122堆疊於半導體晶粒的前側FS上。在一些實施例中，多層封裝絕緣層122依序形成於封裝體110的前側FS1上。舉例而言，封裝絕緣層122的材料可包括聚乙醯胺（polyimide）、聚苯噁唑（polybenzoxazole）、苯環丁烷（benzocyclobuten）、矽樹脂（silicones）、丙烯酸酯（acrylates）、環氧樹脂（epoxy）或其組合。

請參照圖1與圖2，重佈線結構120更包括導電牆124。導電牆124沿著實質上垂直於半導體晶粒100的表面的法線方向（例如是方向Z或多層封裝絕緣層122的堆疊方向）貫穿封裝絕緣層122中的多者。以圖1所繪示的結構為例，導電牆124沿著方向Z貫穿兩層絕緣層122。此外，導電牆124在封裝體110的前側FS1上更沿方向Z以外的另一方向（例如是方向Y或方向X）延伸，以形成牆面結構。換言之，導電牆124可沿著方向Z以及方向Y（或方向Z以及方向X）延伸，而實質上豎立於半導體晶粒100的前側上。在一些實施例中，考量用於形成容納導電牆124的開口的圖案化製程之精準度，導電牆124的側壁SW1與半導體晶粒100的表面的法線方向（方向Z）之間的夾角範圍可為0度至45度。在另一些實施例中，上述圖案化製程可具有更佳的精準度，而使導電牆124的側壁SW1與半導體晶粒100的表面的法線方向（方向Z）之間的夾角範圍可為0度至20度。導電牆124電性連接於半導體晶粒100。在一些實施例中，導電牆124藉由接墊102a電性連接於半導體晶粒100，且可連接於接地電壓V _SS。在圖1與圖2所示的實施例中，兩個導電牆124均連接於接地電壓V _SS。

在一些實施例中，導電牆124的主平面MS豎立於半導體晶粒100的前側FS上，而導電牆124的頂面TS與底面BS平行於半導體晶粒100的前側FS。換言之，導電牆124的具有較小面積的表面可面對半導體晶粒100，且避免使導電牆124的面積最大的主平面MS面對半導體晶粒100。因此，可降低由半導體晶粒100與導電牆124的熱膨脹係數差異而造成封裝結構翹曲的問題。在此些實施例中，導電牆124的寬度W1相對地小於半導體封裝結構10的長度（L _PKG）或寬度（W _PKG）。在一些實施例中，導電牆124的寬度W1範圍可為1 μm至750 μm。在另一些實施例中，導電牆124的寬度W1範圍可為10 μm至450 μm。在其他實施例中，導電牆124的寬度W1範圍可為50 μm至450 μm。另一方面，導電牆124的高度H1範圍可為1 um至150 um。在另一些實施例中，導電牆124的高度H1範圍可為5 um至100 um。導電牆124的長度L1視訊號線126的長度而定，其目的係提供訊號線一完善的電流回流路徑。

相較於在重佈線結構中設置沿著平行半導體晶粒100的前側FS的方向延伸的水平接地面，本發明實施例在重佈線結構120中設置實質上豎立於半導體晶粒100的前側FS上的導電牆124，以作為縱向接地面。具體而言，本發明實施例的導電牆124具有大面積的主平面MS以及具有相對小面積的頂面TS、底面BS以及側面SS。具有大面積的主平面MS實質上垂直於半導體晶粒100的表面。換言之，具有大面積的主平面MS並非面對半導體晶粒100，而具有相對小面積的頂面TS面對半導體晶粒100。如此一來，可縮小導電牆124面對半導體晶粒100的面積。因此，可減小因熱膨脹係數差異造成半導體封裝結構10翹曲的問題。再者，相較於網狀的接地面，本發明實施例的導電牆124具有完整的接地面。據此，本發明實施例的導電牆124可提供完善的電流回流路徑，故可有效地提高半導體封裝結構的訊號品質且可避免產生電磁輻射干擾的問題。

在一些實施例中，重佈線結構120更可包括延伸走線124a。延伸走線124a設置於最遠離半導體晶粒100的封裝絕緣層122中，且沿著平行於半導體晶粒100的前側FS的方向（例如是方向X及/或方向Y）延伸。此外，延伸走線124a電性連接於導電牆124。在一些實施例中，導電牆124與延伸走線124a的材料可分別包括金屬、金屬合金、金屬化合物或其組合。

在一些實施例中，重佈線結構120更可包括一或多條訊號線126。一或多條訊號線126設置於多層封裝絕緣層122中，且可電性連接於半導體晶粒100的接墊102b。在一些實施例中，訊號線126可用以傳遞類比訊號、數位訊號或射頻訊號。在一些實施例中，一或多條訊號線126可包括一對訊號線126。此一對訊號線126可為一對差分對訊號線，且可分別設置於多層封裝絕緣層122的兩者中。此外，位於不同封裝絕緣層122中的一對差分對訊號線126在半導體晶粒100上的正投影具有可彼此重疊區域。儘管圖2所繪示的訊號線126為平板狀結構，但訊號線126可經圖案化而具有各種形狀，本發明實施例並不以訊號線的形狀為限。在一些實施例中，每一訊號線126的分布寬度W2的範圍可為1 μm至100 μm。在另一些實施例中，每一訊號線126的分布寬度W2的範圍可為1 μm至50 μm。每一訊號線126與最相鄰的導電牆124之間的間距D範圍可為1 um至100 um。在另一些實施例中，每一訊號線126與最相鄰的導電牆124之間的間距D範圍可為1 μm至50 μm。在一些實施例中，重佈線結構120更可包括內連接結構128。內連接結構128設置於多層封裝絕緣層122中。內連接結構128可包括沿著實質上垂直於半導體晶粒100的前側FS的方向延伸的導電通孔（省略繪示）以及沿著平行於半導體晶粒100的前側FS的方向延伸的走線。內連接結構128電性連接於接墊102b以及訊號線126。在一些實施例中，訊號線126與內連線結構128的材料可分別包括金屬、金屬合金、金屬化合物或其組合。

在一些實施例中，半導體封裝結構10更可包括凸塊130。凸塊130設置於多層封裝絕緣層122的相對於半導體晶粒100的一側，且可延伸至最遠離半導體晶粒100的封裝絕緣層122中。一些凸塊130可藉由延伸走線124a而電性連接於導電牆124，且可連接於接地電壓V _SS。如此一來，導電牆124可對半導體晶粒100提供接地電壓V _SS，且可作為訊號線126的接地面。在其他實施例中，導電牆124可對半導體晶粒100提供類比接地電壓 （V _{SS_Analog}）、數位接地電壓（V _{SS_Digital}）或射頻接地電壓（V _{SS_RF}）。此外，另一些凸塊130可藉由內連接結構128而電性連接於訊號線126，且可連接於外部訊號。在一些實施例中，凸塊130的材料可包括金、銅、鎳、鋁、錫鉛合金、導電高分子材料或其組合。在一些實施例中，凸塊130的寬度W3範圍可為100 μm至500 μm。在一些實施例中，凸塊130的寬度W3範圍可為50 μm至500 μm。

基於上述，本發明實施例的導電牆124豎立於半導體晶粒100的前側FS上。相較於在重佈線結構120中設置水平的接地面，本發明實施例在重佈線結構120中設置導電牆124以作為縱向接地面，且導電牆124的主平面MS實質上垂直於半導體晶粒100的前側FS。換言之，可避免導電牆124的主平面MS面對半導體晶粒100。如此一來，可縮小接地面（亦即導電牆124）面對半導體晶粒100的面積。因此，可減小因熱膨脹係數差異造成半導體封裝結構10翹曲的問題。再者，相較於網狀的接地面，本發明實施例的導電牆124具有完整的電流回流路徑，故可有效地提高半導體封裝結構10的訊號品質且可避免產生電磁輻射干擾的問題。

圖3是另一些實施例的訊號線226以及導電牆124的立體示意圖。

請參照圖2與圖3，圖3所示的一對訊號線226與圖2所示的一對訊號線126相似，惟圖3所示的一對訊號線226是位於同一層封裝絕緣層122（省略繪示）中。一對訊號線226彼此分離。在一些實施例中，兩條訊號線226之間的間距D1範圍可為1 μm至100 μm。在另一些實施例中，兩條訊號線226之間的間距D1範圍可為1 μm至50 μm。此外，每一訊號線226與最相鄰的導電牆124之間的間距D範圍可為1 μm至100 μm。在另一些實施例中，每一訊號線126與最相鄰的導電牆124之間的間距D範圍可為1 μm至50 μm。

圖4是依照本發明一些實施例的半導體封裝結構40的剖視示意圖。

請參照圖1與圖4，圖4所示的半導體封裝結構40與圖1所示的半導體封裝結構10相似，惟半導體封裝結構40的重佈線結構420更包括導電牆424。此外，半導體晶粒400除包括接墊102a與接墊102b之外，更包括接墊402c。接墊402c可連接至工作電壓V _DD，而可稱為電源接墊。相似於接墊102a與接墊102b，接墊402c亦可包括彼此電性相連的導體層104與導體柱106。相似於導電牆124，導電牆424縱向貫穿多層封裝絕緣層122的多者，且沿著例如是X方向或Y方向延伸，而豎立於半導體晶粒400的前側FS上。導電牆424電性連接於半導體晶粒400的接墊402c。此外，導電牆424可連接於工作電壓V _DD。換言之，在圖4所示的實施例中，導電牆124連接於接地電壓V _SS，且導電牆424連接於工作電壓V _DD。在一些實施例中，一或多條訊號線426可位於導電牆124與導電牆424之間。此外，一或多條訊號線426可藉由內連接結構128而電性連接於接墊102b與凸塊130之間。在一些實施例中，一或多條訊號線426可位於同一層封裝絕緣層122中。在其他實施例中，一或多條訊號線426包括一對差分對訊號線426。此一對差分對訊號線426分別位於兩層封裝絕緣層122中，且兩者在半導體晶粒400上的正投影具有可彼此重疊區域。

在一些實施例中，重佈線結構420更可包括延伸走線424a。延伸走線424a設置於最遠離半導體晶粒400的封裝絕緣層122中，且沿著平行於半導體晶粒400的前側FS的方向（例如是方向X或方向Y）延伸。此外，延伸走線424a電性連接於導電牆424。再者，藉由延伸走線424a而電性連接於導電牆424的凸塊130連接於工作電壓V _DD。如此一來，導電牆424可對半導體晶粒400提供工作電壓V _DD，且可作為訊號線426的縱向電源面。在一些實施例中，導電牆124可對半導體晶粒100提供類比工作電壓 （V _{DD_Analog}）、數位工作電壓（V _{DD_Digital}）或射頻工作電壓（V _{DD_RF}）。

在其他實施例中，接墊102a與接墊402c均可作為電源接墊。在此些實施例中，導電牆124與導電牆424均連接至工作電壓V _DD，而均可作為縱向電源面。在一些實施例中，導電牆124與導電牆424可對半導體晶粒100提供類比工作電壓（V _{DD_Analog}）、數位工作電壓（V _{DD_Digital}）或射頻工作電壓（V _{DD_RF}）。

圖5是依照本發明一些實施例的半導體封裝結構50的剖視示意圖。

請參照圖4與圖5，圖5所示的半導體封裝結構50相似於圖4所示的半導體封裝結構40。兩者的差異在於圖4的重佈線結構420是形成於半導體晶粒400的前側FS上，而圖5的實施例預先提供重佈線結構520，接著再將半導體晶粒400以覆晶結合（flip chip bonding）的方式結合於重佈線結構520上。在一些實施例中，重佈線結構520更包括多個導體接墊CP以及接著層AD。半導體晶粒400的接墊102a、接墊102b以及接墊402c可經由多個導體接墊CP與接著層AD而分別結合於重佈線結構520上。具體而言，半導體晶粒400的接墊102a、接墊102b以及接墊402c可經由多個導體接墊CP與接著層AD而分別電性連接於重佈線結構520的導電牆124、訊號線426以及導電牆424。在一些實施例中，導體接墊CP的寬度W4範圍可為20 μm至200 μm。在一些實施例中，導體接墊CP的材料可包括金、銅、鎳、鋁、錫鉛合金、導電高分子材料或其組合。接著層AD的材料可包括金、銅、鎳、鋁、錫鉛合金、導電高分子材料或其組合。

在一些實施例中，半導體封裝結構50更可包括填充結構UF。半導體晶粒400與填充結構UF位於封裝體110中，且填充結構UF填充於半導體晶粒400與重佈線結構520之間的空間。在一些實施例中，填充結構UF的材料可包括環氧樹脂、芳香族胺化合物、無機填充材料、有機磷化合物或其組合。

綜上所述，相較於在重佈線結構中設置水平的接地面/電源面，本發明實施例在重佈線結構中設置縱向的導電牆，以作為縱向的接地面/電源面。導電牆的主平面實質上垂直於半導體晶粒的前側。換言之，可避免導電牆的主平面與半導體晶粒的前側彼此面對。如此一來，可縮小導電牆面對半導體晶粒的面積。因此，可減小因熱膨脹係數差異造成半導體封裝結構翹曲的問題。再者，相較於網狀的接地面/電源面，本發明實施例的導電牆可提供完善的電流回流路徑，故可有效地提高半導體封裝結構的訊號品質且可避免產生電磁輻射干擾的問題。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10、40、50‧‧‧半導體封裝結構

100、400‧‧‧半導體晶粒

102a、102b、420c‧‧‧接墊

104‧‧‧導體層

105‧‧‧絕緣層

106‧‧‧導體柱

110‧‧‧封裝體

120、420、520‧‧‧重佈線結構

122‧‧‧封裝絕緣層

124‧‧‧導電牆

124a‧‧‧延伸走線

126、226‧‧‧訊號線

128‧‧‧內連接結構

130‧‧‧凸塊

424‧‧‧導電牆

424a‧‧‧延伸走線

426‧‧‧訊號線

AD‧‧‧接著層

BS‧‧‧底面

CP‧‧‧接墊

D、D1‧‧‧間距

FS、FS1‧‧‧前側

H1‧‧‧高度

L1‧‧‧長度

MS‧‧‧主平面

RS、RS1‧‧‧背側

SS‧‧‧側面

SW、SW1‧‧‧側壁

TS‧‧‧頂面

UF‧‧‧填充結構

V_SS‧‧‧接地電壓

V_DD‧‧‧工作電壓

W1、W3、W4‧‧‧寬度

W2‧‧‧分布寬度

X、Y、Z‧‧‧方向

圖1是依照本發明一些實施例的半導體封裝結構的剖視示意圖。 圖2是圖1的訊號線以及導電牆的立體示意圖。 圖3是另一些實施例的訊號線以及導電牆的立體示意圖。 圖4與圖5是依照本發明其他實施例的半導體封裝結構的剖視示意圖。

Claims (8)

1. 一種半導體封裝結構，包括：半導體晶粒；以及重佈線結構，設置於所述半導體晶粒的前側上，且包括：多層封裝絕緣層，堆疊於所述半導體晶粒的所述前側上；導電牆，縱向貫穿所述多層封裝絕緣層的多者，其中所述導電牆實質上豎立於所述半導體晶粒的所述前側上且電性連接於所述半導體晶粒；以及延伸走線，設置於所述多層封裝絕緣層的最遠離所述半導體晶粒的一者中，且沿著平行於所述半導體晶粒的所述前側的方向延伸，其中所述延伸走線電性連接於所述導電牆。
2. 如申請專利範圍第1項所述的半導體封裝結構，更包括至少一訊號線，位於所述多層封裝絕緣層的一者中。
3. 如申請專利範圍第1項所述的半導體封裝結構，更包括一對差分對訊號線，分別位於所述多層封裝絕緣層的兩者中，且所述一對差分對訊號線在所述半導體晶粒上的正投影具有彼此重疊區域。
4. 如申請專利範圍第1項所述的半導體封裝結構，更包括封裝體，其中所述半導體晶粒位於所述封裝體中，且所述封裝體的一部分位於所述半導體晶粒與所述重佈線結構之間。
5. 如申請專利範圍第1項所述的半導體封裝結構，更包括封裝體以及填充結構，其中所述半導體晶粒與所述填充結構位於所述封裝體中，且所述填充結構位於所述半導體晶粒與所述重佈線結構之間。
6. 一種半導體封裝結構，包括半導體晶粒，包括第一接墊與第二接墊，其中所述第一接墊與所述第二接墊位於所述半導體晶粒的前側；以及重佈線結構，設置於所述半導體晶粒的所述前側上，且包括：多層封裝絕緣層，堆疊於所述半導體晶粒的所述前側上；第一導電牆與第二導電牆，縱向貫穿所述多層封裝絕緣層的多者，其中所述第一導電牆與所述第二導電牆實質上豎立於所述半導體晶粒的所述前側上，且分別電性連接於所述半導體晶粒的所述第一接墊與所述第二接墊；以及第一延伸走線與第二延伸走線，設置於所述多層封裝絕緣層的最遠離所述半導體晶粒的一者中，且沿著平行於所述半導體晶粒的所述前側的方向延伸，其中所述第一延伸走線與所述第二延伸走線分別電性連接於所述第一導電牆與所述第二導電牆。
7. 如申請專利範圍第6項所述的半導體封裝結構，更包括至少一訊號線，其中所述至少一訊號線位於所述重佈線結構中，且位於所述第一導電牆與所述第二導電牆之間，且其中所述至少一訊號線位於所述重佈線結構的一者中。
8. 如申請專利範圍第6項所述的半導體封裝結構，更包括至少一訊號線，其中所述至少一訊號線位於所述重佈線結構中，且位於所述第一導電牆與所述第二導電牆之間，且其中所述至少一訊號線包括一對差分對訊號線，所述一對差分對訊號線分別位於所述多層封裝絕緣層的兩者中，且所述一對訊號線在所述半導體晶粒上的正投影具有彼此重疊區域。