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TWI670823B - 混合式互連裝置及其製造方法 - Google Patents

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TWI670823B
TWI670823B TW107115813A TW107115813A TWI670823B TW I670823 B TWI670823 B TW I670823B TW 107115813 A TW107115813 A TW 107115813A TW 107115813 A TW107115813 A TW 107115813A TW I670823 B TWI670823 B TW I670823B
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die
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Chen-Hua Yu
余振華
Chuei-Tang Wang
王垂堂
Hsing-Kuo Hsia
夏興國
Yu-Kuang Liao
廖祐廣
Chih-Chieh Chang
張智傑
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Taiwan Semiconductor Manufacturing Co., Ltd.
台灣積體電路製造股份有限公司
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Abstract

一種方法包含：形成互連件，所述互連件包含安置於多個介電層中的波導及導電特徵，所述導電特徵包含導電線及通孔，所述波導由具有第一折射率的第一材料形成，所述介電層由具有小於所述第一折射率的第二折射率的第二材料形成；將多個晶粒接合至所述互連件的第一側，所述晶粒由所述導電特徵電連接，所述晶粒由所述波導光學連接；以及在所述互連件的第二側上形成多個導電連接器，所述導電連接器藉由所述導電特徵電連接至所述晶粒。

Description

混合式互連裝置及其製造方法
本發明實施例是有關於互連裝置及其製造方法，且更具體而言是有關於一種混合式互連裝置及其製造方法。
電子傳訊以及處理(electrical signaling and processing)為用於訊號傳輸及處理的一種技術。光學傳訊及處理(optical signaling and processing)近年來已愈來愈多地用於更多應用中，特別是歸因於光纖相關應用用於訊號傳輸。
光學傳訊及處理通常與電子傳訊及處理組合以提供完全成熟的應用。舉例而言，光纖可用於長距離(long-range)訊號傳輸，且電訊號可用於短距離(short-range)訊號傳輸以及處理及控制。因此，整合光學組件及電氣組件的裝置經形成用於在光學訊號與電訊號之間轉換以及用於處理光學訊號及電訊號。封裝因此可包含以下兩者：包含光學裝置的光學(光子(photonic))晶粒及包含電子裝置的電子晶粒。
本發明實施例的一種互連件包含：第一介電層，其包含具有第一折射率的第一材料，第一介電層具有第一表面及相對於第一表面的第二表面；波導在所述第一介電層中，所述波導具有藉由波導中的凹部界定的光柵耦接器，所述波導包含具有大於第一折射率的第二折射率的第二材料；第一介電層的第一表面上的多個第二介電層，所述第二介電層各自包含第一材料；所述第二介電層中的多個導電特徵，導電特徵包含導電線及第一通孔，自光柵耦接器延伸至第二介電層的頂表面的光學傳輸路徑無導電特徵；延伸穿過第一介電層的多個第二通孔；及第一介電層的第二表面上的多個導電連接器，第二通孔電連接導電連接器至導電特徵。
本發明實施例的一種互連件的製造方法包含下列步驟。圖案化基底的部分以形成波導，基底具有第一表面及與第一表面相對的第二表面；將第一介電層沉積於波導且基底的第一表面上；形成延伸穿過第一介電層的通孔；在第一介電層上沉積多個第二介電層；在第二介電層中形成多個導電特徵，第二介電層的第一區域無導電特徵；將多個晶粒附接至第二介電層，晶粒電連接至導電特徵，晶粒經由第二介電層的第一區域光學連接至波導；薄化基底的第二表面以暴露出通孔；及形成電連接至通孔的導電連接器。
本發明實施例的一種互連件的製造方法包含下列步驟。形成互連件，所述互連件包含設置於多個介電層中的波導及導電特徵，所述導電特徵包含導電線及通孔，所述波導由具有第一折射率的第一材料形成，所述介電層由具有小於第一折射率的 第二折射率的第二材料形成；將多個晶粒接合至互連件的第一側，所述晶粒由導電特徵電連接，晶粒由波導光學連接；以及在互連件的第二側上形成多個導電連接器，所述導電連接器藉由導電特徵電連接至晶粒。
100‧‧‧多晶片系統
100A‧‧‧區域
102、102A、102B、102C、102D‧‧‧位點
104‧‧‧光學路徑
106‧‧‧處理器晶粒
108‧‧‧記憶體晶粒
110‧‧‧電子晶粒
112‧‧‧光子晶粒
114‧‧‧雷射源
116‧‧‧晶粒連接器
118‧‧‧光學I/O埠
120‧‧‧光學訊號
202、302‧‧‧基底
204‧‧‧波導
206‧‧‧光柵耦接器
208、213‧‧‧介電層
210‧‧‧開口
212‧‧‧通孔
214‧‧‧導電特徵
216‧‧‧接墊
218‧‧‧光學傳輸路徑
220‧‧‧混合式互連件
222、234‧‧‧導電連接器
224‧‧‧底膠
226‧‧‧密封體
228‧‧‧導電接墊
230‧‧‧鈍化薄膜
232‧‧‧凸塊下金屬(UBM)
302A、302C‧‧‧半導體材料
302B‧‧‧絕緣體層
A-A、B-B‧‧‧剖面
當結合附圖閱讀時，自以下詳細描述最佳地理解本發明實施例的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。實際上，為論述清楚起見，可任意增大或減小各種特徵的尺寸。
圖1A以及圖1B說明根據一些實施例的多晶片系統。
圖2A至圖12B為根據一些實施例的在用於形成多晶片系統的製程期間的中間步驟的各種視圖。
圖13為根據一些實施例的在操作期間得到的多晶片系統的剖面圖。
圖14A至圖24B為根據一些其他實施例的在用於形成多晶片系統的製程期間的中間步驟的各種視圖。
圖25為根據一些其他實施例的在操作期間得到的多晶片系統的剖面圖。
以下揭露內容提供用於實施本發明的不同特徵的許多不同實施例或實例。下文描述組件以及配置的特定實例以簡化本揭露內容。當然，此等組件以及配置僅為實例且不意欲為限制性 的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上的形成可包含第一特徵以及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複參考數字及/或字母。此重複是出於簡單性及清晰性的目的，且本身並不指示所論述的各種實施例及/或組態之間的關係。
另外，例如「在…下面」、「下方」、「下部」、「上方」、「上部」及其類似者的空間相對術語本文中可為了易於描述而使用以描述如諸圖中所說明的一個元件或特徵與另一元件或特徵的關係。除了諸圖中所描繪的定向以外，空間相對術語意欲涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
根據一些實施例，提供包含光學裝置及電氣裝置兩者的三維(Three-dimensional；3D)封裝以及形成三維(3D)封裝的方法。詳言之，混合式互連件(hybrid interconnect)形成為具有用於傳輸電訊號的導電特徵及用於傳輸光學訊號的波導。用於形成不同運算位點(computing sites)的晶粒附接至混合式互連件。不同位點由混合式互連件光學且電連接。根據一些實施例，說明形成封裝的中間階段。論述一些實施例的一些變化。在所有各種視圖及說明性實施例中，相同的參考標號用以標示相同元件。
圖1A以及圖1B說明根據一些實施例的多晶片系統100。多晶片系統100為例如高效能運算(high performance computing；HPC)系統，且包含多個位點(sites)102，所述位點 中的每一者為獨立運算系統。圖1A示出位點102的全部，且圖1B為示出四個位點102A至102D的區域100A的詳細視圖。
位點102藉由光學路徑(optical pathway)104互連，其允許獨立運算系統通訊(communicate)。詳言之，光學路徑104為連接至多晶片系統100的每一位點102的封閉迴圈(或環)。因此，每一位點102可經由光學路徑104與其他位點102中的任一者通訊。在一實施例中，光學路徑104包含多個波導(waveguides)，且每一波導以同級間(peer-to-peer)方式連接至位點102中的兩者。在一些實施例中，光學路徑104為矽光子互連件，但可使用其他類型的光學路徑。每一位點102包含處理器晶粒(processor die)106、記憶體晶粒(memory dies)108、電子晶粒(electronic die)110及光子晶粒(photonic die)112。光學路徑104在每一位點102的一或多個組件下面延伸，但至少在每一位點102的光子晶粒112下面延伸。位點102藉由電路徑(electrical pathway)互連(圖1A以及圖1B中未示出，但下文予以描述)。
處理器晶粒106可為中央處理單元(central processing unit；CPU)、圖形處理單元(graphics processing unit；GPU)、特殊應用積體電路(application-specific integrated circuit；ASIC)或其類似者。記憶體晶粒108為揮發性記憶體，例如動態隨機存取記憶體(dynamic random-access memory；DRAM)、靜態隨機存取記憶體(static random-access memory；SRAM)或其類似者。在所示的實施例中，每一位點包含一個處理器晶粒106及四個記憶體晶粒108，但應瞭解，每一位點102可包含更多或更少的記憶體晶粒108。
光子晶粒112傳輸並接收光學訊號。詳言之，光子晶粒112將來自處理器晶粒106的電訊號轉換為光學訊號，並將來自光學路徑104之光學訊號轉換為電訊號。因此，光子晶粒112對至/自光學路徑104的光學訊號的輸入/輸出(I/O)負責。光子晶粒112可為光子積體電路(photonic integrated circuit；PIC)。光子晶粒112光學耦接至光學路徑104且藉由光學I/O埠118(下文在圖8A以及圖8B中說明)電耦接至電子晶粒110。電子晶粒110包含介接(interface)處理器晶粒106與光子晶粒112所需的電子電路。舉例而言，電子晶粒110可包含控制器、跨阻放大器(transimpedance amplifiers)及其類似者。電子晶粒110根據接收自處理器晶粒106的電訊號(數位或類比)控制光子晶粒112的高頻傳訊。電子晶粒110可為電子積體電路(electronic integrated circuit；EIC)。
雷射源114經由光學路徑104提供載波訊號(carrier signal)至每一位點102。雷射源114可為位點102中的一者的部分或可位於位點102外部，並且藉由邊緣(edge)或光柵耦接(grating coupling)而光學耦接至光學路徑104。雷射源114可沿著光學路徑104的波導中的任一者傳輸載波訊號，使得每一位點102的光子晶粒112接收到所述載波訊號。光子晶粒112藉由根據來自處理器晶粒106的電訊號調變載波訊號而產生光學訊號。
儘管處理器晶粒106、記憶體晶粒108及電子晶粒110繪示為獨立晶粒，但應瞭解，位點102可為系統晶片(system-on-chip；SoC)或積體電路上系統(system-on-integrated-circuit；SoIC)裝置。在此等實施例中，處 理、記憶體及/或電子控制功能性可整合於同一晶粒上。
圖2A至圖12B為根據一些實施例的在用於形成多晶片系統100的製程期間的中間步驟的各種視圖。圖2A至圖12B為剖面圖，其中以「A」標識結尾的圖式繪示圖1B中的A-A剖面(例如沿著處理器晶粒106及記憶體晶粒108)，且以「B」標識結尾的圖式繪示圖1B中的B-B剖面(例如沿著記憶體晶粒108、光子晶粒112及電子晶粒110)。
在圖2A以及圖2B中，提供基底(substrate)202。基底202可為半導體基底，例如塊狀半導體(bulk semiconductor)或其類似者，其可經摻雜(例如由p型或n型摻雜劑摻雜)或未經摻雜。基底202可為晶圓，例如矽晶圓。亦可使用其他基底，例如多層或梯度基底(gradient substrate)。在一些實施例中，基底202的半導體材料可包含矽、鍺、化合物半導體(包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)或其組合。在一實施例中，基底202為矽晶圓，例如12吋矽晶圓。基底可視為具有前側或前表面(例如圖2A以及圖2B中向上的側)及後側或後表面(例如圖2A以及圖2B中的向下的側)。基底202具有若干區域，所述區域包含將形成位點102A所在的第一區域及將形成位點102B的第二區域。
在圖3A及圖3B中，基底202的前側經圖案化以形成波導204。波導204形成連接多晶片系統100的所有位點102的連續環(continuous ring)。圖案化基底202可藉由適當的微影(photolithography)及蝕刻(etching)技術來實現。舉例而言，光 阻(photoresist)可經形成並顯影(develop)於基底202的前側上。光阻可經圖案化以具有對應於波導204的開口。一或多道蝕刻製程可使用經圖案化的光阻作為蝕刻遮罩來執行。詳言之，基底202的前側可經蝕刻以形成界定波導204的凹部(recesses)；基底202的剩餘未凹入部分(unrecessed portions)形成波導204，其中剩餘未凹入部分的側壁界定波導204的側壁。蝕刻製程可為非等向性(anisotropic)濕式或乾式蝕刻。應瞭解，波導204的尺寸取決於應用。在一實施例中，波導204具有自約500nm至約3000nm的寬度(例如約500nm的寬度)及自約220nm至約300nm的高度(例如約250nm的高度)。
波導204包括光柵耦接器206，其形成於波導204的頂部部分中。光柵耦接器206允許波導204傳輸光或接收來自上覆(overlying)的光源或光學訊號源(例如光子晶粒112)的光。光柵耦接器206可藉由適當的微影及蝕刻技術來形成。在一實施例中，光柵耦接器206在界定波導204之後形成。舉例而言，光阻可經形成並顯影於基底202的前側上(例如波導204上且界定波導204的凹部中)。光阻可被圖案化以具有對應於光柵耦接器206的開口。一或多道蝕刻製程可使用經圖案化的光阻作為蝕刻遮罩來執行。詳言之，基底202的前側可經蝕刻以在波導中204中形成界定光柵耦接器206的凹部。蝕刻製程可為非等向性濕式或乾式蝕刻。
在圖4A以及圖4B中，介電層208形成於基底202的前側上。介電層208形成於波導204上方，且界定波導204以及光柵耦接器206的凹部中。介電層208可由氧化矽、氮化矽、其組 合或其類似者形成，且可由CVD、PVD、原子層沈積(atomic layer deposition；ALD)、旋塗介電質製程、類似者或其組合來形成。在形成之後，介電層208可例如藉由化學機械拋光(chemical mechanical polish；CMP)或機械研磨而平坦化，以避免波導204的圖案移轉至介電層208。在一實施例中，介電層208為基底202的材料的氧化物，例如氧化矽。由於波導204及介電層208的材料的折射率(refractive index)差異，波導204具有高的內反射(internal reflection)，使得光被限制於波導204中，其取決於光的波長及各別材料的反射率(reflective index)。在一實施例中，波導204的材料的折射率高於介電層208的材料的折射率。
在圖5A以及圖5B中，開口210形成於介電層208中。開口210可藉由適當的微影及蝕刻技術來形成。可執行一或多道蝕刻步驟，所述一或多道蝕刻步驟對於介電層208的材料為選擇性的，使得開口210並不實質上延伸至基底202中。
在圖6A以及圖6B中，導電材料形成於開口210中，藉此在介電層208中形成通孔212。例如擴散障壁層(diffusion barrier layer)、黏著層或其類似者的襯層(liner)(未圖示)可由TaN、Ta、TiN、Ti、CoW或其類似者形成於開口210中。襯層可藉由例如ALD或其類似者的沉積製程而形成於開口中。可包含銅或銅合金的晶種層(seed layer)(未圖示)可沉積於開口210中。導電材料使用例如ECP或無電鍍覆形成於開口210中。導電材料可為包含金屬或金屬合金的金屬材料，例如銅、銀、金、鎢、鈷、鋁或其合金。可執行例如CMP或機械研磨的平坦化製程以移除沿著介電層208的頂表面的過量導電材料，使得通孔212及介電層208 的頂表面齊平(level)。
在圖7A以及圖7B中，形成介電層213且導電特徵214形成於介電層213中。介電層213可由選自介電層208的候選材料的材料形成或可包含不同材料。介電層213可藉由選自形成介電層208的候選方法的方法形成或可藉由不同方法形成。舉例而言，在一些實施例中，介電層208由低k介電材料形成。導電特徵214可為導線(lines)及通孔(vias)，且可藉由鑲嵌製程(damascene process)例如雙鑲嵌、單鑲嵌或其類似者形成。接墊216經形成並連接至介電層213中的最頂層中的導電特徵214，且可包含微型凸塊(microbumps)、導電接墊(conductive pads)、凸塊下金屬結構(underbump metallization structures)、焊料連接器(solder connectors)及/或其類似者。
導電特徵214僅形成於介電層213的區域的子集(subset)中。詳言之，介電層213的一些區域實質上無導電特徵214。這些區域為介電層213的數個部分，其沿著用於光學訊號的光學傳輸路徑218。光學傳輸路徑218在光柵耦接器206與上覆光源或光學訊號源(例如隨後附接的光子晶粒112)之間延伸。
波導204、介電層208、介電層213、導電特徵214以及接墊216形成的組合在本文中被稱作混合式互連件220。混合式互連件220包含用於以電訊號互連晶粒的導電特徵214，且亦包含用於以光學訊號互連晶粒的波導204。
在圖8A以及圖8B中，處理器晶粒106、記憶體晶粒108、光子晶粒112及電子晶粒110附接至混合式互連件220。各種晶粒各自包含晶粒連接器116，其連接至混合式互連件220的接 墊216。各種晶粒可經接合，使得基底202的前側及處理器晶粒106、記憶體晶粒108、光子晶粒112及電子晶粒110的主動表面面向彼此(「面對面」)。舉例而言，接合可例如為混合式接合(hybrid bonding)、融熔接合(fusion bonding)、直接接合、介電質接合(dielectric bonding)、金屬接合、焊接(solder joints)(例如微凸塊)或其類似者。
在一些實施例中，處理器晶粒106藉由混合式接合而接合至混合式互連件220。在此類實施例中，共價鍵(covalent bonds)在氧化物層情況下形成，例如在介電層213及處理器晶粒106的表面介電層(圖中未示)情況下形成。在執行接合之前，可對處理器晶粒106執行表面處理。接著，可執行預接合製程，其中對準處理器晶粒106與混合式互連件220。處理器晶粒106及混合式互連件220緊靠在一起地按壓以在介電層213的頂部中形成弱鍵(weak bonds)。在預接合製程之後，處理器晶粒106及混合式互連件220經退火(anneal)以加強弱鍵。在退火期間，介電層213的頂部中的OH鍵斷裂以在處理器晶粒106與混合式互連件220之間形成Si-O-Si鍵，藉此加強鍵結。在混合式接合期間，金屬接合亦發生於處理器晶粒106的晶粒連接器116與混合式互連件220的接墊216之間。
在一些實施例中，記憶體晶粒108、光子晶粒112及電子晶粒110藉由導電連接器222接合至混合式互連件220。在此類實施例中，導電連接器222由例如以下各者的導電材料形成：焊料、銅、鋁、金、鎳、銀、鈀、錫、類似者或其組合。在一些實施例中，藉由經例如蒸鍍、電鍍、印刷、焊料轉移、植球或其類 似者的方法最初形成焊料層來形成導電連接器222。一旦焊料層已形成於結構上，便可執行回焊(reflow)以便將導電連接器222塑形成所要的凸塊形狀。導電連接器222在接墊216與記憶體晶粒108、光子晶粒112與電子晶粒110的晶粒連接器116之間形成接點(joints)。
儘管處理器晶粒106說明為藉由混合式接合而接合至混合式互連件220且記憶體晶粒108、光子晶粒112以及電子晶粒110說明為藉由導電連接器接合至混合式互連件220，但應瞭解，晶粒可藉由任何技術來接合。舉例而言，所有晶粒可藉由混合式接合而接合或所有晶粒可藉由導電連接器接合。可使用用於各種晶粒的接合類型的任何組合。另外，儘管各種晶粒中的一些繪示為直接鄰接於彼此，但應瞭解，晶粒可被隔開。
光子晶粒112接合至混合式互連件220，使得每一光子晶粒112的光學I/O埠118沿著各別光學傳輸路徑218而設置。因為光學傳輸路徑218實質上無導電特徵214，所以光學I/O埠118具有至波導204的各別光柵耦接器206的透明視線(clear line of sight)。
在圖9A以及圖9B中，底膠224(underfill)可形成於混合式互連件220與藉由導電連接器222接合的晶粒(例如記憶體晶粒108、光子晶粒112及電子晶粒110)之間。底膠224可為模製底膠、聚合物底膠或其類似者，且可在晶粒附接至混合式互連件220之後，藉由毛細流動製程(capillary flow process)形成，或可在附接晶粒之前，藉由合適的沉積方法形成。底膠224對於用於光學訊號的光的波長可不透明。
在圖10A以及圖10B中，密封體226形成於各種組件上。密封體226可為模製化合物(molding compound)、環氧樹脂(epoxy)或其類似者，且可藉由壓縮成形(compression molding)、轉移成形(transfer molding)或其類似者予以塗覆。密封體226可形成於混合式互連件220上方，使得處理器晶粒106、記憶體晶粒108、光子晶粒112以及電子晶粒110被嵌埋或覆蓋。密封體226接著被固化(cure)。密封體226可例如藉由CMP而被平坦化。
在圖11A以及圖11B中，基底202的背側經薄化以暴露通孔212。基底202可藉由CMP、機械研磨或其類似者來薄化。介電層208及/或通孔212的導電材料相較於基底202的材料具有不同移除率，使得介電層208及/或通孔212充當平坦化終止層。在薄化之後，波導204保持嵌入於介電層208中。
在圖12A以及圖12B中，導電接墊228形成於經暴露的通孔212、介電層208的背側及波導204上。導電接墊228電連接至處理器晶粒106、記憶體晶粒108、光子晶粒112及電子晶粒110。導電接墊228可為鋁接墊或鋁銅接墊，但可使用其他金屬接墊。
鈍化薄膜230形成於介電層208的背側及波導204上，從而覆蓋導電接墊228。鈍化薄膜230可由例如氧化矽、氮化矽、類似者或其組合的介電材料形成。鈍化薄膜230形成開口，以暴露導電接墊228的中心部分。
凸塊下金屬(underbump metallization；UBM)232形成於導電接墊228及鈍化薄膜230上。UBM 232可藉由例如由電鍍在鈍化薄膜230上且在開口中形成毯覆導電層(blanket conductive layer)來形成。導電層可由銅、銅合金、銀、金、鋁、鎳、類似者及其組合來形成。導電層可經圖案化以形成UBM 232。
導電連接器234形成於UBM 232上。導電連接器234可為球狀柵格陣列(ball grid array；BGA)連接器、焊球、金屬柱、控制塌陷晶片連接(controlled collapse chip connection；C4)凸塊、微型凸塊、無電鍍覆鎳-無電鍍覆鈀-浸鍍金技術(electroless nickel-electroless palladium-immersion gold technique；ENEPIG)形成的凸塊或其類似者。導電連接器234可包含導電材料，例如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似者或其一組合。在一些實施例中，藉由例如蒸鍍、電鍍、印刷、焊料轉移、植球或其類似者的此等常用方法最初形成焊料層來形成導電連接器234。一旦焊料層已形成於結構上，則可執行回焊以便將材料塑形成所要凸塊形狀。在另一實施例中，導電連接器234為藉由濺鍍、印刷、電鍍、無電鍍覆、CVD或其類似者所形成的金屬柱(例如銅柱)。金屬柱可無焊料且具有實質上豎直的側壁。在一些實施例中，金屬頂蓋層(metal cap layer)(未圖示)形成於導電連接器234的頂部上。金屬頂蓋層可包含鎳、錫、錫鉛、金、銀、鈀、銦、鎳鈀金、鎳金、其類似者或其一組合，且可藉由電鍍製程形成。
在形成之後，可將形成於晶圓中的多晶片系統100單體化。每一單體化(singulated)的多晶片系統100包含多個位點102。
圖13為根據一些實施例的在操作期間得到的多晶片系統100的剖面圖。詳言之，光學訊號120自位點102A至位點102B的傳輸予以說明。在傳輸期間，電子晶粒110控制傳輸位點102A的光子晶粒112以根據來自處理器晶粒106的電訊號調變載波訊 號並產生光學訊號120。光學訊號120被傳輸至波導204。接收位點102B的光子晶粒112接收光學訊號120並解調變光學訊號以產生對應的電訊號，所述電訊號被發送至處理器晶粒106。光學路徑104因此充當具有低潛時(low latency)的高頻寬及高密度訊號路由裝置(routing device)。詳言之，相較於用矽穿孔(through silicon via；TSV)路由訊號，光學路徑104在高頻率下具有較低訊號衰減、較低串擾(crosstalk)且較低切換雜訊(switching noise)。
圖14A至圖24B為根據一些其他實施例的在用於形成多晶片系統100的製程期間的中間步驟的各種視圖。圖14A至圖24B為橫截面視圖，其中以「A」標識結尾的圖式繪示圖1B中的A-A剖面(例如沿著處理器晶粒106及記憶體晶粒108)，且以「B」標識結尾的圖式繪示圖1B中的B-B剖面(例如沿著記憶體晶粒108、光子晶粒112及電子晶粒110)。
在圖14A以及圖14B中，提供基底302。基底302為絕緣體上半導體(semiconductor-on-insulator；SOI)基底，其包含形成於絕緣體層302B上的一層半導體材料302A。絕緣體層302B可為例如嵌埋式氧化物(buried oxide；BOX)層、氧化矽層或其類似者。絕緣體層302B設置於半導體材料302C上，通常為矽或玻璃基底上。
在圖15A以及圖15B中，基底302的前側經圖案化以形成波導204。圖案化基底302可藉由適當的微影及蝕刻技術來實現。詳言之，在半導體材料302A中蝕刻開口，且半導體材料302A的剩餘部分形成波導204。絕緣體層302B可充當針對蝕刻製程的蝕刻終止層。光柵耦接器206亦形成於波導204的頂部部分中。
在圖16A以及圖16B中，介電層208形成於基底302的前側上。詳言之，介電層208形成於波導204及絕緣體層302B上，半導體材料302A的界定波導204的開口中且界定光柵耦接器206的凹部中。在一些實施例中，介電層208材料與絕緣體層302B相同。
在圖17A以及圖17B中，形成開口210。在所示的實施例中，開口210延伸穿過介電層208，穿過絕緣體層302B且部分延伸至半導體材料302C中。開口210可藉由適當的微影及蝕刻技術來形成。
在圖18A以及圖18B中，導電材料形成於開口210中，藉此在介電層208中形成通孔212。可執行例如CMP或機械研磨的平坦化製程以移除沿著介電層208的頂表面的過量導電材料，使得通孔212及介電層208的頂表面為水平的。
在圖19A以及圖19B中，形成介電層213，且導電特徵214形成於介電層213中。接墊216形成為連接至介電層213的最頂層中的導電特徵214。介電層213的一些區域實質上無導電特徵214，從而界定光學訊號的光學傳輸路徑218。波導204、介電層208、介電層213、導電特徵214及接墊216的組合形成混合式互連件220。
在圖20A及圖20B中，處理器晶粒106、記憶體晶粒108、光子晶粒112及電子晶粒110附接至混合式互連件220。各種晶粒以面對面方式接合。在一些實施例中，處理器晶粒106藉由混合式接合而接合至混合式互連件220，且記憶體晶粒108、光子晶粒112及電子晶粒110藉由導電連接器222接合至混合式互 連件220。光子晶粒112接合至混合式互連件220，使得每一光子晶粒112的光學I/O埠118沿著各別光學傳輸路徑218設置。
在圖21A以及圖21B中，底膠224可形成於混合式互連件220與藉由導電連接器222接合的晶粒(例如記憶體晶粒108、光子晶粒112以及電子晶粒110)之間。
在圖22A以及圖22B中，密封體226形成於各種組件上。密封體226可形成於混合式互連件220上方，使得處理器晶粒106、記憶體晶粒108、光子晶粒112以及電子晶粒110被嵌埋或覆蓋。密封體226接著被固化，且可被平坦化。
在圖23A以及圖23B中，基底202的背側經薄化以暴露通孔212。基底202藉由例如CMP、機械研磨或其類似者的薄化製程來薄化，所述薄化製程薄化半導體材料302C。絕緣體層302B充當針對薄化製程的終止層。在一些實施例中，在平坦化之後，保留半導體材料302C的薄的部分。在薄化之後，波導204保持嵌埋於介電層208中且暴露出通孔212。
在圖24A以及圖24B中，導電接墊228形成於暴露的通孔212及剩餘半導體材料302C的背側中。鈍化薄膜230形成於導電接墊228上及剩餘半導體材料302C的背側上。鈍化薄膜230形成開口，以暴露導電接墊228的中心部分。UBM 232形成於導電接墊228及鈍化薄膜230上。導電連接器234形成於UBM 232上。
在形成之後，可將形成於晶圓中的多晶片系統100單體化。每一單體化的多晶片系統100包含多個位點102。
圖25為根據一些其他實施例的在操作期間得到的多晶片系統100的剖視圖。波導204藉由一種材料包覆所有側，所述 材料具有低於波導204的材料的折射率。詳言之，波導204被介電層208及絕緣體層302B包圍。因此，波導204的全內反射(total internal reflectivity)可因此得以改善。
實施例可達成優勢。相較於以TSV傳輸電訊號，在混合式互連件220中傳輸光學訊號可在高頻率下具有較低訊號衰減、較低串擾及較低切換雜訊。光學通訊可允許某一些位點102之間具較低潛時及較高頻寬通訊。導電特徵214允許電訊號亦在位點102之間傳輸。允許在同一混合式互連件220之間的電氣互連性(interconnectivity)及光學互連性兩者在例如HPC應用中可允許增大的裝置性能，所述HPC應用包含許多互連電腦系統。
在實施例中，一種互連件包含：第一介電層，其包含具有第一折射率的第一材料，第一介電層具有第一表面及相對於第一表面的第二表面；波導在所述第一介電層中，所述波導具有藉由波導中的凹部界定的光柵耦接器，所述波導包含具有大於第一折射率的第二折射率的第二材料；第一介電層的第一表面上的多個第二介電層，所述第二介電層各自包含第一材料；所述第二介電層中的多個導電特徵，導電特徵包含導電線及第一通孔，自光柵耦接器延伸至第二介電層的頂表面的光學傳輸路徑無導電特徵；延伸穿過第一介電層的多個第二通孔；及第一介電層的第二表面上的多個導電連接器，第二通孔電連接導電連接器至導電特徵。
在一些實施例中，第一材料為矽且第二材料為氧化矽。在一些實施例中，互連件更包含：第二介電層的最頂層中的接墊，所述接墊電連接至第二通孔。在一些實施例中，沿著光學傳輸路 徑在第二介電層的每一者中無設置導電特徵。在一些實施例中，第二通孔的頂表面與第一介電層的第一表面齊平，且第二通孔的底表面與第一介電層的第二表面齊平。在一些實施例中，波導的底表面與第一介電層的第二表面齊平。在一些實施例中，第一介電層是在波導上且包圍波導。在一些實施例中，第一介電層設置於波導中界定光柵耦接器的凹部中。在一些實施例中，互連件更包含：絕緣體層，其具有第一側及與第一側相對的第二側，波導設置於絕緣體層的第一側上，所述第二通孔延伸穿過絕緣體層；以及半導體材料，所述半導體材料安置於絕緣體層的第二側上，第二通孔延伸穿過半導體材料。
在實施例中，一種互連件的製造方法包含：圖案化基底的部分以形成波導，基底具有第一表面及與第一表面相對的第二表面；將第一介電層沉積於波導且基底的第一表面上；形成延伸穿過第一介電層的通孔；在第一介電層上沉積多個第二介電層；在第二介電層中形成多個導電特徵，第二介電層的第一區域無導電特徵；將多個晶粒附接至第二介電層，晶粒電連接至導電特徵，晶粒經由第二介電層的第一區域光學連接至波導；薄化基底的第二表面以暴露出通孔；及形成電連接至通孔的導電連接器。
在一些實施例中，基底由具有第一折射率的材料形成，且第一介電層由具有低於第一折射率的第二折射率的材料形成。在一些實施例中，方法還包含：在基底上形成雷射源，波導圍繞基底連續地延伸，雷射源光學耦接至波導。在一些實施例中，方法還包含：在波導中形成凹部以界定波導中的光柵耦接器。在一些實施例中，導電特徵形成於第二介電層的第二區域中，第二介 電層的第一區域自光柵耦接器延伸至第二介電層的頂表面。在一些實施例中，基底包含連續的半導體材料(contiguous semiconductor material)，且其中圖案化基底的部分以形成波導包含：在半導體材料中形成凹部，基底的未凹入部分形成波導。在一些實施例中，基底包含絕緣體層上的半導體材料，且其中圖案化基底的部分以形成波導包含：在半導體材料中形成開口以暴露出絕緣體層，半導體材料的剩餘部分形成波導。
在實施例中，一種互連件的製造方法包含：形成互連件，所述互連件包含設置於多個介電層中的波導及導電特徵，所述導電特徵包含導電線及通孔，所述波導由具有第一折射率的第一材料形成，所述介電層由具有小於第一折射率的第二折射率的第二材料形成；將多個晶粒接合至互連件的第一側，所述晶粒由導電特徵電連接，晶粒由波導光學連接；以及在互連件的第二側上形成多個導電連接器，所述導電連接器藉由導電特徵電連接至晶粒。
在一些實施例中，波導包含光柵耦接器，且其中互連件於在所述波導的光柵耦接器與各別光子積體電路之間延伸的數個區域中實質上無導電特徵。在一些實施例中，將多個晶粒接合至互連件的第一側包含：藉由混合式接合而接合多個晶粒至互連件的第一側。在一些實施例中，將多個晶粒接合至互連件的第一側包含：藉由導電連接器接合多個晶粒至互連件的第一側。
前文概述若干實施例的特徵，使得所屬領域中具通常知識者可更好地理解本發明的態樣。所屬領域中具通常知識者應理解，其可易於使用本發明作為設計或修改用於實現本文中所引入 的實施例的相同目的及/或達成相同優點的其他處理程序及結構的基礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露內容的精神以及範疇，且其可在不脫離本揭露內容的精神以及範疇的情況下在本文中進行各種改變、替代以及更改。

Claims (10)

  1. 一種互連件，包括：第一介電層，所述第一介電層包括具有第一折射率的第一材料，所述第一介電層具有第一表面及相對於所述第一表面的第二表面；波導，在所述第一介電層中，所述波導具有藉由所述波導中的凹部界定的光柵耦接器，所述波導包括第二材料，所述第二材料具有大於所述第一折射率的第二折射率；多個第二介電層，在所述第一介電層的所述第一表面上，所述第二介電層各自包括所述第一材料；多個導電特徵，在所述第二介電層中，所述導電特徵包含導電線及第一通孔，自所述光柵耦接器延伸至所述第二介電層的頂表面的光學傳輸路徑無所述導電特徵；多個第二通孔，延伸穿過所述第一介電層；以及多個導電連接器，在所述第一介電層的所述第二表面上，所述第二通孔將所述導電連接器電連接至所述導電特徵。
  2. 如申請專利範圍第1項所述的互連件，其中所述波導的底表面與所述第一介電層的所述第二表面齊平。
  3. 如申請專利範圍第1項所述的互連件，其中所述第一介電層設置於所述波導的界定所述光柵耦接器的所述凹部中。
  4. 如申請專利範圍第1項所述的互連件，還包括：絕緣體層，具有第一側及相對於所述第一側的第二側，所述波導設置於所述絕緣體層的所述第一側上，所述第二通孔延伸穿過所述絕緣體層；以及半導體材料，設置於所述絕緣體層的所述第二側上，所述第二通孔延伸穿過所述半導體材料。
  5. 一種互連件的製造方法，包括：圖案化基底的部分以形成波導，所述基底具有第一表面及相對於所述第一表面的第二表面；沉積第一介電層於所述波導以及所述基底的所述第一表面上；形成延伸穿過所述第一介電層的通孔；沉積多個第二介電層於所述第一介電層上；在所述第二介電層中形成多個導電特徵，所述第二介電層的第一區域無所述導電特徵；附接多個晶粒至所述第二介電層，所述晶粒電連接至所述導電特徵，所述晶粒經由所述第二介電層的所述第一區域光學連接至所述波導；薄化所述基底的所述第二表面以暴露出所述通孔；以及形成電連接至所述通孔的導電連接器。
  6. 如申請專利範圍第5項所述的方法，其中所述基底由具有第一折射率的材料形成，且所述第一介電層由具有小於所述第一折射率的第二折射率的材料形成。
  7. 如申請專利範圍第5項所述的方法，還包括：在所述波導中形成凹部以在所述波導中界定光柵耦接器。
  8. 如申請專利範圍第5項所述的方法，其中所述基底包括絕緣體層上的半導體材料，且其中所述圖案化所述基底的所述部分以形成所述波導包括：在所述半導體材料中形成開口以暴露出所述絕緣體層，所述半導體材料的剩餘部分形成所述波導。
  9. 一種互連件的製造方法，包括：形成互連件，所述互連件包括設置於多個介電層中的波導及導電特徵，所述導電特徵包含導電線及通孔，所述波導由具有第一折射率的第一材料形成，所述介電層由具有小於所述第一折射率的第二折射率的第二材料形成；將多個晶粒接合至所述互連件的第一側，所述晶粒由所述導電特徵電連接，所述晶粒由所述波導光學連接，其中所述波導包括光柵耦接器，並且所述互連件於在所述波導的所述光柵耦接器與所述晶粒之間延伸的數個區域中實質上無導電特徵；以及在所述互連件的第二側上形成多個導電連接器，所述導電連接器藉由所述導電特徵電連接至所述晶粒。
  10. 如申請專利範圍第9項所述的方法，其中將所述晶粒接合至所述互連件的所述第一側包含：藉由混合式接合而接合所述晶粒至所述互連件的所述第一側。
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