TWI670175B

TWI670175B - 用於疊對與邊緣放置誤差的局部應力調控

Info

Publication number: TWI670175B
Application number: TW104119437A
Authority: TW
Inventors: 葉怡利; 戴輝雄; 奈馬尼史林尼法斯Ｄ; 葛迪魯多維; 班卻爾克里斯多夫丹尼斯
Original assignee: 美商應用材料股份有限公司
Priority date: 2014-07-02
Filing date: 2015-06-16
Publication date: 2019-09-01
Also published as: WO2016003575A3; US9748148B2; US20160005662A1; TW201604020A; WO2016003575A2

Abstract

本發明實施例提供利用電子或離子佈植針對疊對誤差及邊緣放置誤差(EPE)進行局部應力調控的設備及方法。在一實施例中，用來修正基板上之疊對誤差的製程大體上包括在測量工具中於基板上進行測量製程以獲得基板的扭曲或疊對誤差圖，根據該疊對誤差圖來決定摻雜參數以修正疊對誤差或基板扭曲，及根據所決定的摻雜參數提供摻雜配方給摻雜設備以修正基板扭曲或疊對誤差。實施例亦可提供例如藉著使該疊對誤差圖或基板扭曲與儲存在運算系統中的資料庫進行比較，來使用所決定的摻雜修復配方在該基板上進行摻雜處理製程。

Description

用於疊對與邊緣放置誤差的局部應力調控

本案中所提供的本發明實施例大體上有關用於局部應力調控的設備及方法，以用來例如修正疊對誤差及邊緣放置誤差(EPE)。

在積體電路(IC)或晶片的製造中，晶片設計者會創造出描繪著晶片不同層的圖案。由此等圖案建立一系列可重複使用的遮罩或光罩以便在製造製程期間將各個晶片層的設計轉移至半導體基板上。遮罩圖案產生系統使用精準的雷射或電子束將該晶片的各層設計投映在各自的遮罩上。隨後可像照相底片般地使用該等遮罩將各層的電路圖案轉移至半導體基板上。使用一連串製程來建立該等層，該等層轉變成電晶體及包含完整元件的電子電路。通常，利用一連串的微影處理步驟來製造半導體基板上的元件，在此等步驟中，由複數個疊對的層來形成該等元件且每個層具有個別的圖案。通常，使用一套15個至100個的遮罩來建構晶片，且該套遮罩可重複使用。

在一層與覆蓋住該一層的下一層之間，該一層與該下一層個別的圖案必需對準。可利用測量工具來得到對準標誌的測量值，隨後在曝光期間，微影工具使用該測量值來對準後續的層，且於微影製程之後可再次使用該測量值再次檢查對準的執行成果。然而，層與層之間難免產生疊對誤差(或圖案記錄誤差或邊緣放置誤差(EPE))，且IC設計者計算出製造時必須符合的誤差範圍(error budget)。元件結構的疊對誤差可能源自不同的誤差來源，例如來自先前曝光工具/測量工具的誤差、來自當前曝光工具/測量工具的誤差、先前曝光工具/測量工具之疊對誤差與當前曝光工具/測量工具之疊對誤差之間的匹配誤差或因膜應力所造成的基板膜層變形及諸如此類者。

第1圖(先前技藝)圖示在一連串微影曝光製程之後，所測得之半導體基板的疊對誤差圖100。在第1圖的實施例中，在基板之放大部分102中所示的某些圖案位移或離開了該圖案的設計位置。如以上所討論般，圖案位移或沒有對準會產生疊對誤差，而疊對誤差可能損及元件性能。

第2圖(先前技藝)示出形成在基板200上之元件晶粒202、元件晶粒204、元件晶粒206的另一概要圖。若在製造期間實質上未發生疊對誤差或圖案位移，晶粒(die)202、晶粒204、晶粒206通常設計成具有實質方形輪廓。然而，當發生不受歡迎的疊對誤差或圖案位移時，在基板200上所形成之晶粒202、晶粒204、晶粒206的大小、尺寸或結構可能不規則地變形或扭曲，從而使堆疊在晶粒上的膜層之間沒對準的可能性提高。結果可能產生後續微影曝光製程中沒對準的機率升高這種不受歡迎的情形。

因渴望臨界尺寸(CD)能日益減小，故期望元件結構之關鍵層中的疊對誤差可減至最小或消除，以便可靠地生產具有最小特徵尺寸(例如元件中之控制閘的寬度)的元件。為了降低發生疊對誤差的可能性，在許多情況下，使用單個曝光微影工具對連續多個層進行圖案化以企圖消除不同工具之間的不精確誤差。然而，此方法常造成後勤問題(logistic problem)及嚴重降低產量。再者，非微影因素(即，膜應力)會造成疊對規格會變得更加艱巨。例如，單單是由應力引發基板扭曲所導致的疊對誤差就可能超過誤差範圍。

因此，需要用來修正疊對誤差及EPE的改良方法。

在一實施例中提供一種用於修正基板上之疊對誤差的方法。該方法大體上包括在測量工具中於基板上進行測量製程以獲得基板扭曲圖或疊對誤差圖，根據該基板扭曲圖或該疊對誤差圖來決定摻雜參數以修正疊對誤差或基板扭曲，及根據所決定的摻雜參數來提供摻雜配方至摻雜設備以修正基板扭曲或疊對誤差。

在另一實施例中提供一種用於修正基板上之疊對誤差的方法。該方法大體上包括在該基板的膜層上進行至少一微影沉積或蝕刻製程，使用應力向量繪圖工具來確定由該至少一微影沉積或蝕刻製程所引起的基板扭曲圖、疊對誤差圖或邊緣放置誤差(EPE)，及將電子或離子其中至少一者佈植在該膜層的不連續選定位置中以修正基板扭曲、疊對誤差或EPE。

在一實施例中提供一種用於修正基板上之疊對誤差的方法。該方法大體上包括測量配置在基板上之膜層的膜應力、基板彎曲、平面內扭曲或圖案位移，根據在該膜層上所測得的膜應力來確定疊對誤差圖或基板扭曲圖，根據在該基板上所測得的膜應力來確定摻雜修復配方，及使用已確定的摻雜修復配方來摻雜該膜層以局部改變該膜層的膜應力。

G‧‧‧間距

100‧‧‧疊對誤差圖

102‧‧‧放大部分

200‧‧‧基板

202‧‧‧晶粒

204‧‧‧晶粒

206‧‧‧晶粒

302‧‧‧第一應力值

304‧‧‧第三應力值

306‧‧‧虛線

308‧‧‧虛線

309‧‧‧第二應力值

310‧‧‧線

400‧‧‧電漿處理設備

401‧‧‧離子

402‧‧‧處理腔室

406‧‧‧來源

408‧‧‧修改元件

412‧‧‧絕緣體

413‧‧‧方向元件

414‧‧‧絕緣體

434‧‧‧平臺

438‧‧‧基板

440‧‧‧電漿

441‧‧‧邊界

442‧‧‧電漿鞘

444‧‧‧溝槽

447‧‧‧側壁

451‧‧‧平面

469‧‧‧軌跡路徑

471‧‧‧軌跡路徑

488‧‧‧氣體源

490‧‧‧偏壓源

500‧‧‧方法

502‧‧‧步驟

504‧‧‧步驟

506‧‧‧步驟

508‧‧‧步驟

600‧‧‧密度與應力的關係圖

700‧‧‧應力圖

702‧‧‧應力圖

704‧‧‧應力圖

706‧‧‧內部區域

708‧‧‧外部區域

為能詳細瞭解本發明上述特徵，可參閱數個實施例更具體地說明以上簡要闡述的本發明，且附圖中圖示部分的實施例。然而應注意的是，該等附圖僅示出本發明的代表性實施例，故而該等附圖不應視為本發明範圍的限制，就本發明而言，尚容許做出其他等效實施例。

第1圖(先前技術)圖示根據本揭示案的某些態樣，在經過一連串微影製程之後所測得的半導體基板之疊對誤差圖。

第2圖(先前技術)圖示根據本揭示案的某些態樣，欲使用粒子束修改製程進行處理之元件結構的概要剖面圖。

第3圖圖示根據本揭示案的某些態樣，膜層的應力遲滯圖。

第4圖圖示根據本揭示案的某些態樣，可用來修復半導體基板上之疊對誤差的電漿處理設備。

第5圖圖示根據本揭示案之某些態樣，在配置於半導體基板上之膜層上利用佈植製程進行疊對修正製程的方法流程圖。

第6圖圖示根據本揭示案之某些態樣，在基板上進行疊對修正製程之後，密度與應力之間的關係圖。

第7圖圖示根據本揭示案之某些態樣，在基板上進行疊對修正製程後所得到之示例性結果的應力圖。

為幫助理解，盡可能地使用相同元件符號來代表該等圖式中共同的相同元件。無需多做說明，便能思及一實施例中所揭示的元件可有利地用於其他實施例中。

文中提供的本發明實施例包括用於進行局部應力調控的設備及方法，以用來例如修正疊對誤差及/或邊緣放置誤差(EPE)。該局部應力調控製程大體上可包括當基板置於粒子束產生設備內時進行離子或電子佈植。

第3圖圖示根據本揭示案的某些態樣，在膜層曝露於熱製程之後，該膜層的應力遲滯圖。在第3圖所示的實施例中，曝露在熱製程下的膜層是元件硬遮罩層，例如無定形碳膜。應注意到，亦可對其他種類的膜層(包括有機材料、無機材料、金屬材料、金屬借電材料或任何可用來形成半導體元件的其他材料)進行測試以記錄該等材料的應力遲滯情形，以建立資料庫。或者，可在硬遮罩層上配置薄覆蓋層。該薄覆蓋層可為介電層。

在第3圖所示的應力遲滯圖中，該膜層可具有第一應力值302(例如，原始應力值)。人們認為在高溫下進行後續處理步驟期間，免不了發生因熱循環而使大多數的元件材料經歷殘留應力變化的情況。在處理期間，膜層可能會如虛線308所示般地經歷從第一溫度T₁到第二溫度T₂(例如，期望的目標處理溫度)的熱能處理。當膜層吸收熱能時，膜應力會受到該膜材料性質的左右而經歷應力鬆弛作用。膜與基板的熱膨脹作用不匹配亦可能造成應力變化，在具有拉伸膜性質時會如虛線308所示般從第一應力值302(例如，原始應力值)變成第二應力值309。在處理期間，當達到期望溫度T₂時，膜應力可能維持在一穩定值(例如，維持在第二應力值309)直到完成並達到期望的處理時間或結果(即，線310所示般處於溫度T₂的時間)。

經熱能處理之後，藉著例如將該基板置於冷卻板上或置於冷卻板附近，或將該基板置於室溫環境中，使該膜層冷卻。配置在基板上的該膜層可如虛線306所示般地冷卻至室溫或冷卻至原起始溫度T₁。當該膜冷卻時，該膜應力降至第三應力值304，而第三應力值304與原起始應力值302不相同。

應注意的是，與原始膜層的膜應力相比，在經歷多個半導體元件製造製程期間的一連串熱處理循環之後，該膜層的膜應力改變了。由於該膜層在經過熱處理循環之後可能緻密化、純化或變形，該膜的殘留應力可能導致發生基板弓起、翹曲或基板彎曲這類不受歡迎的情形。在此種情況下，利用微影曝光製程所形成之膜層圖案上的特徵之間沒對準情形可能變得明顯，導致發生疊對誤差，而疊對誤差可能造成特徵變形或結構崩塌。此外，大部份的沉積材料會隨著材料沉積而具有原生殘留應力，而原生殘留應力會誘使基板弓起、翹曲或格狀扭曲。此等應力通常不均勻地分佈於基板表面各處並導致基板不均勻地弓起、翹曲或格狀扭曲(grid-distortion)。即便在膜沉積能使應力完美地均勻分佈在整個基板上的理論情況下，若於基板中蝕刻不規則的圖案，最終造成基板不均勻地弓起、翹曲或格狀扭曲。

根據某些態樣，整個基板上的應力不均勻性可能是由各種微影製程及蝕刻製程所引起的，例如由化學氣相沉積(CVD)製程或物理氣相沉積 (PVD)製程所引起。此外，不同基板之間的應力可能不均勻。每個基板可能具有不同的特徵。在多膜層級中可能混合具有不均勻性(扭曲)及疊對與EPE的誤差。

人們認為利用佈植修復製程可削減膜層中某些局部區域處的殘留膜應力遲滯行為，藉以修正基板翹曲並修復格狀扭曲。此作法將能在後續微影曝光製程期間做到改善疊對。佈植可幫助修復及釋放膜層某些不連續區域處的局部應變或不均勻的應力分佈，而可得到膜品質實質均勻一致的更均勻膜結構，該更均勻的膜結構在微影曝光製程中可增進微影對準且具有最小的疊對誤差。

藉由取得膜應力(或平面內應力、圖案位移或基板彎曲)與用來修復該膜層所需之佈植劑量、強度或化學組成之間的關係/關聯性，可建立成資料庫。如此，根據資料庫的運算/計算來修復或釋放該膜層之不連續局部區域處的殘留膜應力，以便降低/修正基板上可能出現的疊對誤差並增進後續微影曝光製程的對準精確度。

疊對及EPE的示例性局部應力調控

第4圖為電漿處理設備400的概要圖，可根據本發明的某些態樣使用電漿處理設備400將電子或離子植入膜層中而可改變該膜層中的應力/應變，藉以修正或修復半導體元件上出現的疊對誤差及/或EPE。除了以下所描述的設備400之外，亦可使用更傳統的離子佈植設備(例如，束線離子佈植設備)來進行文中所述方法。或者，可使用帶狀束及電子束來進行文中所述的實施例。束線離子佈植設備的其中一個實例是Varian VIISta® Trident，該設備可購自位於美國加州聖克拉拉的應用材料公司。

電漿處理設備400包括處理腔室402、平臺434、來源406及修改元件408。平臺434可配置在處理腔室402中以用於支撐基板438。平臺434可連接於致動器(圖中未示出)，該致動器可使平臺434移動以進行掃描移動。該掃描移動可為在與該修改元件408實質平行的單一面中前後移動。來源406是配置用於在處理腔室402中產生電漿440。修改元件408包括一對絕緣體412及絕緣體414，絕緣體412及絕緣體414之間可界定出具有水平間距(G)的縫隙。絕緣體412及絕緣體414可包括絕緣材料、半導體材料或導體材料。該修改元件亦包括方向元件413，該方向元件413相對於該等絕緣體412及絕緣體414配置在可朝向基板438提供離子401的位置中。

操作時，氣體源488可供應可離子化氣體至處理腔室402。可離子化氣體的實例可包括BF₃、BI₃、N₂、Ar、PH₃、AsH₃、B₂H₆、H₂、Xe、Kr、Ne、He、CH₄、CF₄、AsF₅、PF₃及PF₅，等等。更具體言之，離子物種可包括He+、H₃+、H₂+、H+、Ne+、F+、C+、CF_x+、CH_x+、C_xH_y、N+、B+、BF₂+、B₂H_x+、Xe+及分子碳、硼或碳化硼離子。來源406可藉著使供應至處理腔室402的氣體活化並離子化來產生電漿440。來自電漿440的離子401受到吸引而遍佈於電漿鞘442。例如，可配置偏壓源490來偏壓該基板438以吸引來自電漿440的離子401遍佈於電漿鞘442。偏壓源490可為直流(DC)電力供應器以提供DC電壓偏壓訊號或可為射頻(RF)電力供應器以提供RF偏壓訊號。

修改元件408修改電漿鞘442內的電場以控制電漿440與電漿鞘442之間的邊界441之形狀。修改元件408包括絕緣體412、絕緣體414及方向元件413。絕緣體412、絕緣體414及方向元件413可由諸如石英、氧化鋁(alumina)、氮化硼、玻璃、氮化矽等材料或其他合適的材料所製成。由於方向元件413可改變電漿鞘442內的電場，故電漿440與電漿鞘442之間的邊界441是取決於方向元件413相對於絕緣體412及絕緣體414的配置位置而定。

依循軌跡路徑471行進的離子可以與平面451之法線呈約+θ的角度來撞擊基板438。順著軌跡路徑469行進的離子可以與平面451之法線呈約 -θ的角度來撞擊基板438。因此，相對於平面451之法線而言的入射角範圍可介於約+1°至約+65°及介於約-1°至約-65°間，且排除0°。例如，相對於平面451之法線而言的第一入射角範圍可介於約+5°至約+65°間，及第二入射角範圍可介於約-5°至約-65°間。在一實施例中，相對於平面451而言的第一入射角範圍可介於約-10°至約-20°間，及相對於平面451而言的第二入射角範圍可介於約+10°至約+20°間。此外，某些離子軌跡(例如，路徑469及路徑471)可彼此相交。

視諸多因素而定(包括，但不限於，方向元件413的定位、絕緣體412與絕緣體414之間的水平間隔(G)、絕緣體412及絕緣體414在平面451上方的垂直間距(Z)、方向元件413及絕緣體412和絕緣體414的介電常數及其他電漿處理參數)，在一實施例中，入射角(θ)的範圍可介於約+89°至約-89°間，且排除0°。

通常，供給基板上之膜的離子可改變該膜的各種特性。可依據基板438上之3D特徵的深寬比或該膜的局部應力分佈情形來選擇入射角的範圍。例如，相較於使用習知的電漿處理設備及程序進行處理而言，利用離子401可更均勻地處理該溝槽444的側壁447，圖中誇大溝槽444與側壁447的尺寸以求圖式清晰。深寬比定義為從基板438所伸出之該等側壁447之間的間距與該等側壁447的高度之間的關係，該深寬比可決定提供離子401的角度，藉以在側壁447上提供更均勻的處理。例如，相對於平面451之法線而言且適合用於撞擊該等側壁447的第一入射角範圍可介於約+60°至約+90°間，及第二入射角範圍可介於約-60°至約-90°間。在一實施例中，相對於平面451之法線而言且適合用於撞擊該等側壁447的第一入射角範圍可介於約-70°至約-80°間，及相對於平面451之法線而言且適合用於撞擊該等側壁447的第二入射角範圍可介於約+70°至約+80°間。在一實施例中，用來提供離子401的角度可經選擇，以避免接觸該等側壁447下方的材料(例如在一實施例中避免接觸到基板438)，或在另一實施例中則避免接觸到絕緣體。

根據某些態樣，電漿處理設備400僅是可用設備的其中之一。根據某些態樣，可使用傳統的電漿處理設備，及可使用圖案射束、電子束(例如，脈衝電子束或連續電子束)、光柵掃描、可變式掃描及任何可佈植離子或電子的其他方法。根據某些態樣，一或更多個能量粒子束可包括柱狀束、複數個相鄰或重疊的柱狀束或帶狀束(例如，連續的矩形射束)。根據某些態樣，在處理期間可相對於基板而移動該一或更多個能量粒子束，及/或在處理期間可相對於該能量粒子束而移動該基板。根據某些態樣，可使用不同處理特性，例如，射束能量、射束角度、相對於基板之傳送方向的射束角度、射束組成(例如，氣體離子)或其他對基板表面有用的性質。

可使用電漿處理系統100或能佈植離子或電子的其他系統來調控基板(例如，基板438)上的應力。例如，可對某些局部區域進行佈植或摻雜以(例如，視佈植的離子種類、佈植能量、佈植的位置及/或角度，等等)提高或降低該基板之該區域中的局部應力。根據某些態樣，可依據基板上的應力分佈圖來進行該處理。根據某些態樣，可進行佈植及/或摻雜製程以使整個基板的應力達到更均勻一致及/或降低整個基板的總(平均)應力。根據某些態樣，較佳是使用與該基板層將接受之摻雜製程具有相同或相似化學成分的離子來進行佈植。

根據某些態樣，儘管文中討論利用佈植製程進行局部應力調控以作為用來修正疊對誤差及EPE的處理方法，但該等技術亦可應用於任何膜上以便調控局部應力。

第5圖圖示根據本揭示案某些態樣，利用佈植製程在配置於半導體基板上的一或更多個膜層上進行疊對修正製程的方法500之流程圖。

方法500始於方塊502，於測量工具(例如局部應力向量繪圖工具)中在基板上進行測量製程以得到基板扭曲或疊對誤差圖。

在方塊504，可根據疊對誤差圖來決定佈植/摻雜參數以修正疊對誤差或基板扭曲。可藉著使該疊對誤差圖或基板扭曲圖與儲存在運算系統中的資料庫(例如，包括膜層中之應力變化與該等摻雜參數之間的關係)進行比較，來決定佈植/摻雜配方。在某些實施例中，該等佈植/摻雜參數包括以下中之至少一者：進行摻雜/佈植的能量、使用的是電子或離子、用來進行摻雜的離子種類(例如，用來進行摻雜的離子種類與將要摻雜在該基板層上的離子種類相同)或摻雜濃度。

在方塊506，可根據所決定的摻雜參數來提供佈植/摻雜配方至佈植/摻雜設備以用來修正基板扭曲或疊對誤差。在某些實施例中，決定該等摻雜參數的步驟可包括決定該基板中欲進行處理的不連續位置。

視情況需要，在方塊508，可使用所決定的摻雜修復配方在基板上進行佈植/摻雜處理製程。例如，可使用電漿束、電子束、帶狀束或粒子束其中之至少一者來進行該佈植/摻雜處理。該佈植/摻雜處理製程可包括局部或全面性地改變配置在該基板上之膜層中的膜應力，及/或修正在該基板上所發現的疊對誤差或基板扭曲。在某些實施例中，可回應在該基板上所偵測到的膜應力、基板彎曲、平面內扭曲或圖案位移來決定該摻雜修復配方。可藉著測量配置在該基板上之膜層的膜應力來確定在該基板上所測得的基板扭曲。

根據某些態樣，在進行該佈植/摻雜處理製程之後，可在該基板上塗覆光阻層並可進行微影曝光製程。

根據某些態樣，該測量工具中或該摻雜設備中可包含運算系統。該運算系統可與該測量工具或該佈植/摻雜設備進行資料通訊。

佈植修復製程可改變或修改曝露於雷射能量處理下之基板上的膜層的膜性質，從而改變該膜層中的膜應力/平面內應變(或圖案位移或基板彎曲)，以改變晶粒柵格的形狀並增進後續微影曝光製程的對準精確度。

應注意，可進行雷射能量修復製程之半導體層上的膜層可能是由選自以下群組中的介電材料或其他適當材料所製成，該群組包括：氮化矽(Si₃N₄)、氮化矽氰化物(Si_xN_y：H)、無定形碳、碳化矽、氧化矽、氮氧化矽、由氧化矽、氮化矽、碳化矽或無定形碳所組成的複合膜、氧化鋁層、氧化組層、氧化鈦層、旋塗有機聚合物。在另一實施例中，膜層可為任何合適的聚合物有機材料，包括SOG、聚醯亞胺或任何合適的材料。

第6圖圖示根據本揭示案之某些態樣，在基板上進行疊對修正製程之後，密度與應力之間的關係圖。如第6圖所示，在高離子摻雜濃度下，該膜之該位置處的密度可逐漸增高，同時應力可能下降。

第7圖圖示根據本揭示案之某些態樣，在基板上進行疊對修正製程後所得結果的應力圖700、應力圖702及應力圖704。如第7圖所示，可進行CVD氧化物製程以在基板上形成膜層。該應力可如應力圖700中所描繪般。內部區域706表現出低應力，而外部區域708則表現出較高應力。應力圖702示出進行矽佈植製程之後的應力。內部區域706呈現應力增高，且外部區域708則呈現出應力降低。應力圖704示出以較低濃度進行矽佈植製程之後的應力。內部區域706呈現額外增高的應力，且外部區域708則呈現出額外降低的應力。應力圖704中所示的應力可比應力圖700中的應力更為均勻。此外，總(平均)應力可能降低。

根據某些態樣，初始應力可為約200MPa，且曲度(bow)可為約32奈米。可由該基板偏離基準平面的扭曲量來計算出該曲度。在使用約1x10¹⁶離子/平方公分的劑量進行熱矽摻雜程序之後，應力可為約33MPa，且曲度可為約13奈米。在使用約1x10¹⁷離子/平方公分的劑量進行熱矽摻雜程序之後，應力可為約30MPa，且曲度可為約13.9奈米。在使用約1x10¹⁶離子/平方公分的劑量進行室溫矽摻雜程序之後，應力可為約-128MPa，且曲度可為約-3.3奈米。在使用約1x10¹⁶離子/平方公分的劑量進行熱氧摻雜程序之後，應力可為約-7MPa，且曲度可為約10.8奈米。因此，顯然佈植與應力之間的關係可取決於所佈植的離子種類、濃度及摻雜的能量。

總之，本發明實施例提供一種利用離子或電子佈植(摻雜)修復製程的局部應力調控法，該局部應力調控可用來修正經過一連串微影曝光製程之後的疊對誤差及/或EPE。如有進行該局部應力調控修復製程，該局部應力調控修復製程可改變配置在半導體基板上之膜層內的膜應力/應變分佈。藉由決定用來修復及改變半導體基板上之膜層內的膜應力/應變所需要的佈植及/或摻雜特性，可降低或消除疊對誤差及/或EPE，從而提高下一次微影曝光製程的對準精確度。

儘管以上內容舉出本發明的多個實施例，但在不偏離本發明基本範圍下，當可做出本發明的其他及進一步實施例，且本發明範圍當由後附請求項所決定。

Claims

一種用於修正一基板上之疊對誤差的方法，該方法包括以下步驟：於一測量工具中在沉積在該基板上之一元件膜層進行一測量製程以獲得一基板扭曲圖或一疊對誤差圖；根據該基板扭曲圖或該疊對誤差圖，識別該基板的該元件膜層的一區域，該區域具有一局部應力分佈情形；藉由選擇被配置為提高或降低該局部應力分佈情形之一離子物種來決定摻雜參數，以修正疊對誤差或基板扭曲；根據所決定的該等摻雜參數提供一摻雜配方至一摻雜設備，以藉由調控具有該局部應力分佈情形之該區域的一膜應力分佈情形來修正基板扭曲或疊對誤差；使用該已決定的摻雜修復配方，進行一摻雜處理製程來佈植與存在於該基板的一元件膜層中之離子相同種類的離子，以提高該基板的整個的應力均勻性並改善一後續微影曝光製程的對準精確度；及在該摻雜處理製程之後，於該基板上塗覆一光阻層及進行一微影曝光製程。
如請求項1所述之方法，進一步包括以下步驟：藉著使該疊對誤差圖或該基板扭曲圖與儲存在一運算系統中的一資料庫進行比較，來決定該摻雜配方。
如請求項2所述之方法，其中該資料庫包括該元件膜層中之一應力變化與該等摻雜參數之間的一關係。
如請求項1所述之方法，其中該等摻雜參數包括以下其中至少一者：一摻雜能量選擇或一摻雜濃度選擇。
如請求項1所述之方法，其中該摻雜處理製程是使用以下其中至少一者來進行：一電漿束、一帶狀束或一粒子束。
如請求項1所述之方法，其中在該基板上進行該摻雜處理製程的步驟進一步包括以下步驟：局部或全面性地改變配置在該基板上之該元件膜層中的該膜應力分佈情形。
如請求項1所述之方法，其中在該基板上進行該摻雜處理製程的步驟進一步包括以下步驟：修正該已確定的疊對誤差或基板扭曲。
如請求項1所述之方法，其中是回應在該基板上所偵測到的膜應力、基板彎曲、平面內扭曲或圖案位移之其中一者或多者來決定該摻雜修復配方。
如請求項1所述之方法，其中藉著測量配置在該基板上之該元件膜層的一膜應力來確定在該基板上所測得的該基板扭曲。
如請求項1所述之方法，其中該測量工具中或該摻雜設備中包含一運算系統。
如請求項10所述之方法，其中該運算系統與該測量工具或該摻雜設備進行資料通訊。
如請求項1所述之方法，其中該測量工具包括一局部應力向量繪圖工具。
一種用來修正一基板上之疊對誤差的方法，該方法包括以下步驟：在該基板的一元件膜層上進行至少一第一微影沉積或蝕刻製程；使用一應力向量繪圖工具來確定因該至少一第一微影沉積或蝕刻製程而引起的一基板扭曲圖、疊對誤差圖或邊緣放置誤差(EPE)；根據該基板扭曲圖、該疊對誤差圖、或該邊緣放置誤差，識別該基板的該元件膜層的一區域，該區域具有一局部應力分佈情形；藉由選擇被配置為提高或降低該局部應力分佈情形之一離子物種來決定摻雜參數，以修正疊對誤差、基板扭曲或邊緣放置誤差；根據所決定的該等摻雜參數提供一摻雜配方至一摻雜設備，以藉由調控具有該局部應力分佈情形之該區域的一膜應力分佈情形來修正基板扭曲、疊對誤差、或邊緣放置誤差；及將與存在於該元件膜層中之離子相同種類的離子佈植至該元件膜層的不連續選定位置中以修正基板扭曲、疊對誤差或EPE，而在一第二微影製程之前提高該元件膜層的整個的應力均勻性，以降低疊對誤差。
如請求項13所述之方法，其中該佈植步驟是使用以下其中之至少一者來進行：一電漿束、一帶狀束或一粒子束。
一種用於修正一基板上之疊對誤差的方法，該方法包括以下步驟：測量沉積在該基板上的一元件膜層之一膜應力、一基板彎曲、一平面內扭曲或一圖案位移；根據在該元件膜層上所測得的該膜應力來確定一疊對誤差圖或一基板扭曲圖；根據該疊對誤差圖或該基板扭曲圖，識別該基板的該元件膜層的一區域，該區域具有一局部應力分佈情形；藉由選擇被配置為提高或降低該局部應力分佈情形之一離子物種來決定摻雜參數，以修正疊對誤差或基板扭曲；根據所決定的該等摻雜參數來提供一摻雜修復配方，以藉由調控具有該局部應力分佈情形之該區域的該膜應力來修正疊對誤差或基板扭曲；使用已確定的該摻雜修復配方來摻雜該元件膜層，而將與存在於該元件膜層中之離子相同種類的離子佈植至該元件膜層，以局部改變該元件膜層的該膜應力，而提高該基板的整個的應力均勻性並改善一後續微影曝光製程的對準精確度；及在摻雜該元件膜層之後，於該基板上塗覆一光阻層及進行一微影曝光製程。