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TWI668857B - 半導體裝置及其製造方法 - Google Patents

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TWI668857B
TWI668857B TW106127586A TW106127586A TWI668857B TW I668857 B TWI668857 B TW I668857B TW 106127586 A TW106127586 A TW 106127586A TW 106127586 A TW106127586 A TW 106127586A TW I668857 B TWI668857 B TW I668857B
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interlayer dielectric
insulating liner
insulating
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TW106127586A
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Inventor
黃玉蓮
Yu Lien Huang
張孟淳
Meng Chun Chang
Original Assignee
台灣積體電路製造股份有限公司
Taiwan Semiconductor Manufacturing Co., Ltd.
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Publication date
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Abstract

一種半導體裝置，包括：基板，設有電子裝置；層間介電層，形成於電子裝置上；線路圖案，形成於層間介電層中或上；接點，形成於層間介電層中，且接點物理性及電性連接線路圖案至電子裝置之導電區域；絕緣襯層，提供於接點之側壁上，絕緣襯層介於接點該層間介電層間；以及絕緣襯層的高度小於接點的高度的90%，絕緣襯層的高度係從電子裝置的導電區域的頂部測量，接點的高度係從在導電區域的頂部及水平面之間測量，水平面係層間介電層和線路圖案之間的界面。

Description

半導體裝置及其製造方法
本發明實施例係關於製造半導體裝置的方法，且特別關於一種於閘極、源極/汲極區及/或基板上具有導電層的結構及製造方法。
隨著半導體裝置尺寸縮小，當降低電阻(如接觸電阻)時，導電層之間的分離或絕緣變得更重要。
一種半導體裝置，包括：基板，設有電子裝置；層間介電層，形成於電子裝置上；線路圖案，形成於層間介電層中或上；接點，形成於層間介電層中，且接點物理性及電性連接線路圖案至電子裝置之導電區域；絕緣襯層，提供於接點之側壁上，絕緣襯層介於接點該層間介電層間；以及絕緣襯層的高度小於接點的高度的90%，絕緣襯層的高度係從電子裝置的導電區域的頂部測量，接點的高度係從在導電區域的頂部及水平面之間測量，水平面係層間介電層和線路圖案之間的界面。
一種半導體裝置，包括：基板，基板設有電子裝置；層間介電層，形成於電子裝置上；第一線路圖案，形成於 層間介電層上；第二線路圖案，形成於層間介電層上；第一接點，形成於層間介電層中，且第一接點物理及電性連接第一線路圖案至電子裝置之第一導電區域；第二接點，形成於層間介電層中且鄰接第一接點，且第二接點物理及電性連接第二線路圖案至電子裝置之第二導電區域；第一絕緣襯層，提供於第一接點之側壁上，第一絕緣襯層介於接點及層間介電層間，第二絕緣襯層，提供於第二接點之側壁上，第二絕緣襯層介於接點及層間介電層間，其中：第一絕緣襯層的高度小於第一接點的高度的90%，第一絕緣襯層的高度係從電子裝置的導電區域的頂部測量，第一接點的高度係從在第一導電區域的頂部及水平面之間測量，水平面係層間介電層和第一線路圖案之間的界面。以及第二絕緣襯層的高度小於第二接點的高度的90%，第二絕緣襯層的高度係從電子裝置的導電區域的頂部測量，第二接點的該高度係從在第二導電區域的頂部及水平面之間測量，水平面係層間介電層和第二線路圖案之間的界面。
一種半導體裝置製造方法，包括：於設有電子裝置之基板上形成層間介電層，從而覆蓋電子裝置；於層間介電層中形成接點開口；於接點開口中形成絕緣襯層；部分移除形成於接點開口中之絕緣襯層之上部；以及於移除絕緣襯層之上部之後，於接點開口中形成導電材料，從而形成之導電材料接觸剩餘絕緣襯層。
1‧‧‧基板
3‧‧‧隔離絕緣層
5‧‧‧鰭結構
10‧‧‧金屬閘極結構
10A‧‧‧第一閘極
10B‧‧‧第二閘極
12‧‧‧閘極介電層
14‧‧‧功函數調整層
16‧‧‧金屬材料
20‧‧‧蓋絕緣層
30‧‧‧側壁間隔物
33‧‧‧接觸蝕刻停止層
40‧‧‧第一層間介電層
50‧‧‧源極/汲極區
52‧‧‧擴散區域
50D1‧‧‧第一汲極
50D2‧‧‧第二汲極
50S‧‧‧共用源極
55‧‧‧金屬矽化物層
60‧‧‧第二層間介電層
60A、60B‧‧‧接點開口
70‧‧‧絕緣襯層
80‧‧‧導電材料層
80A、80B、80C、80D、80E、80F、80G‧‧‧接點
80AB‧‧‧底部
80AU‧‧‧上部
90、90A、90B、90C、90D、90E‧‧‧線路圖案
110‧‧‧第三層間介電層
115A、115B‧‧‧第二接點開口
120‧‧‧第二絕緣襯層
130、130A、130B‧‧‧第二接點
135A、135B、155A、155B‧‧‧上線路圖案
140‧‧‧第三絕緣襯層
150‧‧‧第三接點
300‧‧‧基板
310‧‧‧鰭結構
315‧‧‧通道區域
320‧‧‧隔離絕緣層
330‧‧‧金屬閘極結構
340‧‧‧蓋絕緣層
350‧‧‧側壁間隔物
360‧‧‧源極/汲極區
370‧‧‧層間介電層
FET1‧‧‧第一鰭式場效應電晶體
FET2‧‧‧第二鰭式場效應電晶體
H1、H2、H3、H4、H5、H6、H7、H8、H11、H12、H21、H22‧‧‧高度
W1‧‧‧寬度
X、Y、Z‧‧‧方向
X1-X1‧‧‧剖面線
θ1、θ2、θ3、θ4‧‧‧錐角
以下將配合所附圖式詳述本發明之實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪示 且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本發明的特徵。
第1A圖係根據本發明一些實施例繪示之半導體裝置造流製程之其中一個階段的平面圖(從上看)。第1B圖係沿著第1A圖中的剖面線X1-X1之剖面圖。第1C圖係閘極結構的放大圖。第1D圖係根據本發明一些實施例繪示之半導體裝置造流製程之其中一個階段的透視圖。
第2圖係對應於第1A圖的剖面線X1-X1的剖面圖，其係根據本發明的一些實施例繪示之半導體裝置造流製程的其中一個階段。
第3圖係對應於第1A圖的剖面線X1-X1的剖面圖，其係根據本發明的一些實施例繪示之半導體裝置造流製程的其中一個階段。
第4圖係對應於第1A圖的剖面線X1-X1的剖面圖，其係根據本發明的一些實施例繪示之半導體裝置造流製程的其中一個階段。
第5圖係對應於第1A圖的剖面線X1-X1的剖面圖，其係根據本發明的一些實施例繪示之半導體裝置造流製程的其中一個階段。
第6圖係對應於第1A圖的剖面線X1-X1的剖面圖，其係根據本發明的一些實施例繪示半導體裝置造流製程的其中一個階段。
第7圖係對應於第1A圖的剖面線X1-X1的剖面圖，其係根據本發明的一些實施例繪示之半導體裝置造流製程的其中一 個階段。
第8圖係對應於第1A圖的剖面線X1-X1的剖面圖，其係根據本發明的一些實施例繪示之半導體裝置造流製程的其中一個階段。
第9圖係根據本發明一些實施例繪示之剖面圖。
第10圖係根據本發明一些實施例繪示之剖面圖。
第11圖係根據本發明一些實施例繪示之剖面圖。
第12圖係根據本發明一些實施例繪示之剖面圖。
第13圖係根據本發明一些實施例繪示之剖面圖。
第14圖係根據本發明一些實施例繪示之剖面圖。
第15圖係根據本發明一些實施例繪示之剖面圖。
第16圖係根據本發明一些實施例繪示之剖面圖。
第17A及17B圖係根據本發明一些實施例繪示之示例性剖面圖。
第18圖係根據本發明其他實施例繪示之剖面圖。
第19圖係根據本發明其他實施例繪示之剖面圖。
第20圖係根據本發明的一些實施例繪示之半導體裝置造流製程的其中一個階段的剖面圖。
第21圖係根據本發明的一些實施例繪示之半導體裝置造流製程的其中一個階段的剖面圖。
第22圖係根據本發明的一些實施例繪示之半導體裝置造流製程的其中一個階段的剖面圖。
第23圖係根據本發明其他實施例繪示之剖面圖。
以下公開許多不同的實施方法或是例子來實行所提供之標的之不同特徵，以下描述具體的元件及其排列的實施例以闡述本發明。當然這些實施例僅用以例示，且不該以此限定本發明的範圍。例如，在說明書中提到第一特徵形成於第二特徵之上，其包括第一特徵與第二特徵是直接接觸的實施例，另外也包括於第一特徵與第二特徵之間另外有其他特徵的實施例，亦即，第一特徵與第二特徵並非直接接觸。此外，在不同實施例中可能使用重複的標號或標示，這些重複僅為了簡單清楚地敘述本發明，不代表所討論的不同實施例及/或結構之間有特定的關係。
此外，其中可能用到與空間相關用詞，例如“在...下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，這些空間相關用詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間相關用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相關形容詞也將依轉向後的方位來解釋。
第1A及1B圖繪示根據本發明一些實施例的半導體裝置造流製程的其中一個階段。第1A圖繪示平面圖(俯視圖)，第1B圖繪示沿著第1A圖中剖面線X1-X1的剖面圖。
第1A及1B圖繪示出形成源極/汲極及金屬閘極結構之後的半導體裝置的結構。在第1A及1B圖中，分別在通道層(例如鰭結構5的一部分)上形成金屬閘極結構10，在金屬 閘極結構10的上方設置蓋絕緣層20。鰭結構5係設置在基板1上並且自隔離絕緣層3(如淺溝槽隔離(shallow trench isolation，STI))突出。在第1A圖中，設置三個鰭結構5。然而，鰭結構的數量不限於三個。在第2圖及其後，除非另有明確指出，否則省略基板1及隔離絕緣層3。
在一些實施例中，金屬閘極結構10的厚度為約10nm至約100nm。在一些實施例中，蓋絕緣層20的厚度為約10nm至約30nm，在其他實施例中為約15nm至約20nm。在一些實施例中，在金屬閘極結構10上並未形成蓋絕緣層。
在金屬閘極結構10及蓋絕緣層20相對的側壁上提供側壁間隔物30。在一些實施例中，於側壁間隔物底部的側壁間隔物30的膜厚為約3nm至約15nm，於其他實施例中為約4nm至約10nm。可以將金屬閘極結構10、蓋絕緣層20及側壁間隔物30的組合統稱為閘極結構。此外，在相鄰閘極結構處形成源極/汲極(source/drain，S/D)區50，並且在閘極結構及源極/汲極區50上形成接觸蝕刻停止層(contact etch stop layer，CESL)33。在一些實施例中，接觸蝕刻停止層33的膜厚介於約1nm至約20nm。閘極結構之間的空間填充有第一層間介電層(interlayer dielectric，ILD)40。於一些實施例中，於源極/汲極區50上進一步形成金屬矽化物層55。在本發明中，可互換使用源極及汲極，並且大抵上沒有結構上的差異。術語「源極/汲極」(S/D)是指源極及汲極其中之一。此外，金屬矽化物層55被視為源極及汲極的一部分。
金屬矽化物層55包括一或多種鈷的矽化物(如 CoSi、CoSi2、Co2Si、Co2Si、Co3Si，統稱為「矽化鈷」)、鈦的矽化物(如Ti5Si3、TiSi、TiSi2、TiSi3、Ti6Si4，統稱為「矽化鈦」)、鎳的矽化物(例如Ni3Si、Ni31Si12、Ni2Si、Ni3Si2、NiSi、NiSi2，統稱為「矽化鎳」)、銅的矽化物(如Cu17Si3、Cu56Si11、Cu5Si、Cu33Si7、Cu4Si、Cu19Si6、Cu3Si、Cu87Si13，統稱為「矽化銅」)、鎢的矽化物(W5Si3、WSi2，統稱為「矽化鎢」)以及鉬的矽化物(Mo3Si，Mo5Si3，MoSi2，統稱為「矽化鉬」)或任何其它合適的金屬矽化物材料。在其他實施例中，在製造過程的薄點處不形成金屬矽化物層。
第1C圖是閘極結構的放大圖。金屬閘極結構10包括一層或多層金屬材料16，如Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlC、TiAlN、TaN、NiSi、CoSi或任何其它合適的導電材料。設置在通道層5及金屬閘極之間的閘極介電層12包括一層或多層金屬氧化物，例如高介電常數(high-k)金屬氧化物。用於高介電常數介電材料之金屬氧化物的範例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物及/或其混合物，或任何其它合適的介電材料。在一些實施例中，在通道層5及高介電常數閘極介電層12之間形成由SiO2所製成的界面層，其具有1-3nm的厚度。
在一些實施例中，在閘極介電層12及金屬材料16之間插入一或多層功函數調整層14。功函數調整層14係由導電材料所製成，例如：單層的TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC，或這些材料中兩種 或更多種的多層，或任何其他合適的導電材料。對於n通道場效應電晶體，使用TaN、TaAlC、TiN，TiC、Co、TiAl、HfTi、TiSi及TaSi中的一種或多種，或任何其它合適的導電材料作為功函數調整層，並且對於p通道場效應電晶體，使用TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co中的一種或多種，或任何其它合適的導電材料作為功函數調整層。
蓋絕緣層20包括一層或多層絕緣材料，例如包括SiN、SiON、SiCN及SiOCN的氮化矽基材料或任何其它合適的介電材料。側壁間隔物30係由與蓋絕緣層20相同或不同的材料所製成，並且其包括一層或多層絕緣材料，例如包括SiN、SiON、SiCN及SiOCN的氮化矽基材料或任何其它合適的介電材料。接觸蝕刻停止層33係由與蓋絕緣層20及側壁間隔物30相同或不同的材料所製成，並且其包括一層或多層絕緣材料，例如包括SiN、SiON，SiCN及SiOCN的氮化矽基材料，或任何其它合適的介電材料。第一層間介電層40包括一層或多層氧化矽、SiOC、SiOCN、SiCN、其它低介電常數材料、多孔材料或任何其它合適的介電材料。可以藉由低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)、電漿化學氣相沉積或其它合適的成膜方法形成第一層間介電層40。
接觸蝕刻停止層33、側壁間隔物30、蓋絕緣層20以及第一層間介電層40的材料可以彼此不同，使得可選擇性地蝕刻這些層中的每一層。在一實施例中，接觸蝕刻停止層33係由SiN所製成，側壁間隔物30係由SiOCN、SiCN或SiON所製成，蓋絕緣層20係由SiN或SiON所製成，且第一層間介電層40 係由SiO2所製成。
在此實施例中，採用藉由閘極替換製程所製造的鰭式場效應電晶體(fin field effect transistors，FinFETs)。然而，本文所揭露的技術可以應用於其它電子裝置，如平面鰭式場效應電晶體(planar FET)、全包覆式鰭式場效應電晶體(gate-all-around FET)、多閘極鰭式場效應電晶體(multi-gate FET)、電容、二極體及電阻。
第1D圖繪示出鰭式場效應電晶體結構的透視圖。可由以下操作製造鰭式場效應電晶體結構。
首先，在基板300上製造鰭結構310。鰭結構包括底部區域及作為通道區域315的上部區域。基板為例如具有約1×1015cm-3至約1×1018cm-3雜質濃度的p型矽基板。在其他實施例中，基板為例如具有約1×1015cm-3至約1×1018cm-3雜質濃度的n型矽基板。或者，基板可以包括另一元素半導體(例如鍺)；化合物半導體，包括IV-IV族化合物半導體(如SiC及SiGe)、III-V族化合物半導體(如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)或任何其它合適的半導體材料；或上述之組合。在一個實施例中，基板是絕緣體上矽(silicon-on-insulator，SOI)基板的矽層。
在形成鰭結構310之後，在鰭結構310上形成隔離絕緣層320。隔離絕緣層320包括一層或多層絕緣材料，例如氧化矽、氮氧化矽或氮化矽，其藉由低壓化學氣相沉積、電漿化學氣相沉積或可流動化學氣相沉積所形成。可由一層或多層旋 塗玻璃(spin-on-glass，SOG)、SiO2、SiON、SiOCN及/或摻氟矽酸鹽玻璃(fluorine-doped silicate glass，FSG)或任何其它合適的介電材料形成隔離絕緣層。
在鰭結構上形成隔離絕緣層320之後，進行平坦化操作以去除部分隔離絕緣層320。平坦化操作可以包括化學機械拋光(chemical mechanical polishing，CMP)及/或回蝕刻(etch-back)製程。然後，進一步去除(凹蝕)隔離絕緣層320以露出鰭結構的上部區域。
在露出的鰭結構上形成虛置閘極結構。虛置閘極結構包括虛置閘極介電層及由多晶矽所製成的虛置閘極電極層。在虛置閘極電極層的側壁上也形成包括一層或多層絕緣材料的側壁間隔物350。在形成虛置閘極結構之後，凹蝕未被虛置閘極結構覆蓋的鰭結構310，使其低於絕緣層320的上表面。然後，藉由使用磊晶生長法(epitaxial growth method)，在凹蝕的鰭結構上形成源極/汲極區360。源極/汲極區可包括應變材料(strain material)以對通道區315施加壓力。
隨後，在虛置閘極結構及源極/汲極區上形成層間介電層370(interlayer dielectric layer，ILD)。層間介電層370包括一層或多層氧化矽、SiOC、SiOCN、SiCN、其它低介電常數材料、多孔材料或任何其它合適的介電材料。在平坦化操作之後，去除虛置閘極結構以形成閘極空間。然後，在閘極空間中形成金屬閘極結構330，其包括金屬閘極電極及閘極介電層(例如高介電常數介電層)。此外，在金屬閘極結構330上形成蓋絕緣層340，以獲得如第1D圖所示的鰭式場效應電晶體結 構。在第1D圖中，切割部分金屬閘極結構330、蓋絕緣層340、側壁間隔物350及層間介電層370以示出其下之結構。在一些實施例中，相鄰的源極/汲極磊晶區域360彼此合併(merged)，並且在合併的源極/汲極區上形成金屬矽化物層。在其他實施例中，相鄰的源極/汲極磊晶區域360並未彼此合併，且在相應的源極/汲極區域上分別形成金屬矽化物層。
第1D圖的金屬閘極結構330、蓋絕緣層340、側壁間隔物350、源極/汲極360及層間介電層370大抵分別對應於第1A及1B圖所示的金屬閘極結構10、蓋絕緣層20、側壁間隔物30、源極/汲極區50及第一層間介電層40。
第2-8圖係對應於第1A圖的剖面線X1-X1的示例性剖面圖，其根據本發明的一些實施例繪示出半導體裝置之造流製程的各個階段。應理解的是，可以在第2-8圖所示的製程之前、之中及之後提供額外的操作，並且對於上述方法的額外實施例，可以替換或刪除隨後描述之一些操作。可互換操作/製程的順序。
如第2圖所示，在第1B圖的結構上形成第二層間介電層60，其材料及形成製程類似於第一層間介電層40。在一些實施例中，在第一層間介電層40及第二層間介電層60之間形成接觸蝕刻停止層(未示出)，其由例如SiN、SiC或SiCN所製成。在一些實施例中，第二層間介電層60的厚度介於約10nm至約150nm。
然後，如第3圖所示，在第一及第二層間介電層中形成接點開口(孔洞)60A及60B，以至少部分地露出源極/汲 極區的金屬矽化物層55的上表面。藉由使用一個或多個微影操作及一個或多個蝕刻操作形成接點開口60A及60B。在蝕刻操作中使用光阻圖案及/或硬罩幕圖案。在一些實施例中，蝕刻出的接點開口寬度W1介於約10nm至約30nm。
在一些實施例中，蝕刻(如乾蝕刻)大抵上未蝕刻蝕刻停止層33，並且僅蝕刻第一及第二層間介電層，然後進行額外的蝕刻製程以去除金屬矽化物層55上的蝕刻停止層33。在一些實施例中，接點開口60A及60B具有頂部寬度大於底部寬度的錐形。
在形成接點開口60A及60B之後，如第4圖所示，在接點開口中及第二層間介電層60的上表面共形地形成絕緣襯層70。可以藉由低壓化學氣相沉積、包括濺鍍(sputtering)的物理氣相沉積(physical vapor deposition，PVD)或原子層沉積(atomic layer deposition，ALD)形成絕緣襯層70。在一些實施例中，絕緣襯層70的厚度介於約0.5nm至約10nm，並且在其它實施例中介於約1nm至約5nm。
絕緣襯層70係由一層或多層SiN、SiON、SiCN、SiC、SiOCN、SiOC或任何其它合適的介電材料所製成。在一些實施例中，絕緣襯層70係由與第一及第二層間介電層不同的介電材料所製成。可以使用如AlO、AlON或AlN的其它介電材料作為絕緣襯層70。在一實施例中使用SiN。在一些實施例中，絕緣襯層70覆蓋金屬矽化物層55之露出的頂表面。
如第4圖所示，由於蝕刻第一層間介電層以形成接點開口的蝕刻並未完全去除兩個閘極結構之間的第一層間介 電層，所以在側壁間隔物30(或側壁間隔物30上的蝕刻停止層33)及絕緣襯層70之間仍殘留有部分第一層間介電層40。
隨後，如第5圖所示，藉由使用蝕刻操作部分地去除接點開口中的絕緣襯層70的上部。在一些實施例中，去除形成在接點開口中的絕緣襯層70之約10%以上的高度。
也去除形成在第二層間介電層60的上表面上之絕緣襯層70。在一些實施例中，完全去除形成在第二層間介電層60的上表面上的絕緣襯層70，且在其他實施例中，部分去除形成在第二層間介電層60的上表面上的絕緣襯層70，並且在第二層間介電層60的上表面上殘留有厚度為約0.1nm至1nm的薄絕緣襯層。此外，也去除覆蓋矽化物層55的絕緣襯層70，從而露出金屬矽化物層55。
在一些實施例中，蝕刻操作包括感應耦合電漿(inductively coupled plasma，ICP)，其使用包括氫氣(H2)及一種或多種氟碳化合物氣體的源氣體。氟碳化合物氣體包括CF4、CHF3、CH2F2、CH3F、C4F6及C4F8中的一種或多種。在一些實施例中，電漿蝕刻腔室中的壓力為約3至約500毫托(mTorr)。在一些實施例中，射頻(radio frequency，RF)功率為約10W至約2000W，偏壓為約50V至約600V。電漿蝕刻可以包括具有不同蝕刻條件的兩個或更多個步驟。
隨後，如第6圖所示，在具有剩餘的絕緣襯層70之接點開口60A及60B中及第二層間介電層60的上表面形成導電材料層80。
在一些實施例中，導電材料層80包括黏合(膠) 層及體金屬層所共形形成的層。黏合層包括一層或多層導電材料。在一些實施例中，黏合層包括形成在Ti層上的TiN層。可以使用任何其它合適的導電材料。在一些實施例中，TiN及Ti層的厚度介於1nm至5nm。可以藉由CVD、PVD、ALD、電鍍或其組合或其它合適的成膜方法形成黏合層。黏合層係用於防止體金屬層脫落。在一些實施例中，未使用黏合層，而直接在接點開口中形成體金屬層。在這種情況下，體金屬層直接接觸金屬矽化物層55。
體金屬層是Co、W、Mo及Cu或任何其它合適的導電材料之一。在一個實施例中，使用Cu作為體金屬層。可以藉由CVD、PVD、ALD、電鍍或其組合或其它合適的成膜方法形成體金屬層。
如第7圖所示，在形成導電材料層80之後，執行如化學機械拋光或回蝕刻操作的平坦化操作，從而去除沉積在第二層間介電層60上表面上的多餘材料，以形成接點80A及80B。
隨後，如第8圖所示，形成線路圖案90A及90B，以分別接觸接點80A及80B。線路圖案係由Co、W、Mo及Cu其中之一或任何其他合適的導電材料所製成。在一實施例中，使用Cu作為線路圖案。在一些實施例中，藉由雙重鑲嵌製程(dual damascene process)形成接點及線路圖案。線路圖案可以包括連接到上導電層的導孔。
在一些實施例中，如第8圖所示，半導體裝置包括具有第一閘極10A、第一源極(共用源極)50S及第一汲極50D1的第一鰭式場效應電晶體FET1，以及具有第二閘極10B、第二 源極(共用源極)50S及第二汲極50D2的第二鰭式場效應電晶體FET2。第一接點80A接觸共用源極50S(經由金屬矽化物層55)，第二接點80B接觸第二鰭式場效應電晶體的汲極50D2(經由金屬矽化物層55)。在一些實施例中，如第9圖所示，形成線路圖案90以接觸接點80A及80B。
如第8及9圖所示，於一些實施例中，絕緣襯層70的高度H1小於接點80A或80B的高度H2的90%，其中高度H1係從金屬矽化物層55的頂部所測得，高度H2係從金屬矽化物層55區域的頂部之水平面量測至第二層間介電層60與線路圖案90、90A或90B之間的界面之水平面。在其他實施例中，高度H1小於高度H2的75%。
絕緣襯層70用於在接點80A、80B與金屬閘極結構10之間提供更好的隔離。因此，絕緣襯層70的頂部位於高於金屬閘極結構10頂部的水平面。在一些實施例中，絕緣襯層70的頂部位於高於閘極蓋絕緣層20頂部及/或側壁間隔物30的頂部的水平面。在特定實施例中，絕緣襯層70的頂部與閘極、閘極蓋絕緣層20及/或側壁間隔物30頂部的水平面之間的差為約5nm以上。如第8及9圖所示，金屬閘極結構10及接點80A至少在X(水平)方向上由側壁間隔物30、接觸蝕刻停止層33、第一層間介電層40及絕緣襯層70所分隔。
如第8及9圖所示，接觸第二層間介電層60的接點80A及80B的側壁在X方向剖面上相對於平行於基板表面的線具有錐角θ1。在一些實施例中，錐角θ1大於或等於85度且小於90度。可將最匹配整個接點側壁的線作為測量錐角θ1的線。
第10至16圖繪示出根據本發明其它實施例的示例性剖面圖。可以在以下實施例中使用與前述第1A至9圖實施例中相同或相似的材料、構造、尺寸及/或製程，並且可省略其詳細說明。
在一些實施例中，參照第10圖，在如第3圖所述的接點開口蝕刻中，和第3圖的情況相比去除更多或大抵上完全去除接點開口60A及60B周圍的第一層間介電層40，從露出側壁間隔物30或接觸蝕刻停止層33。因此，如第10圖所示，絕緣襯層70直接接觸露出的側壁間隔物30及/或接觸蝕刻停止層33，而未插入部分的第一層間介電層40。如第10圖所示，金屬閘極結構10及接點80A至少在X(水平)方向上由側壁間隔物30、接觸蝕刻停止層33及絕緣襯層70所分隔。
第一接點80C接觸共用源極50S(經由金屬矽化物層55)並連接到線路圖案90A，並且第二接點80D接觸第二鰭式場效應電晶體的汲極50D2並連接線路圖案90B。在一些實施例中，線路圖案90A及90B形成為一線路圖案(連接)。
在第10圖中，測量接點80C及80D的錐角θ2的線可以被確定為沿著閘極蓋絕緣層20上方的接點80C及80D的側壁之最匹配的線。在一些實施例中，錐角θ2大於或等於85度且小於90度。
參照第11及12圖，不同於第1A至10圖所述的實施例，在第11及12圖的實施例中，閘極結構沒有閘極蓋絕緣層20。
在一些實施例中，絕緣襯層70的頂部位於高於金屬閘極結構10及/或側壁間隔物30的頂部的水平面。在特定實 施例中，絕緣襯層70的頂部與金屬閘極電極及/或側壁間隔物30的頂部的水平面之高度差為約10nm以上。在第11圖中，類似於第9圖，隔離金屬閘極結構10及接點80A至少在X(水平)方向上由側壁間隔物30、接觸蝕刻停止層33、第一層間介電層40及絕緣襯層70所隔離。在第12圖中，與第10圖類似，金屬閘極結構10及接點80A至少在X(水平)方向上由側壁間隔物30、接觸蝕刻停止層33及絕緣襯層70所隔離，而其中未插入第一層間介電層40。
第13圖繪示出根據本發明其他實施例的剖面圖。在本實施例中，如第13圖所示，形成與鰭式場效電晶體的源極(或汲極)接觸的接點80A，並且形成與鰭式場效電晶體的閘極接觸的接點80E。第一接點80A接觸共用源極50S(經由金屬矽化物層55)並連接到線路圖案90A，第二接點80E接觸第二場效應電晶體的第二閘極10B並連接到線路圖案90C。在一些實施例中，線路圖案90A及90C形成為一線路圖案(連接)。
如第13圖所示，於一些實施例中，相對於接點80E(金屬對閘極接點(rnetal-to-gate contact))，絕緣襯層70的高度H3小於接點80E的高度H4的90%，高度H3係從第二閘極10B的頂部測量，高度H4係從第二閘極10B的頂部之水平面量測至第二層間介電層60與線路圖案90A或90C之間的界面之水平面。在其他實施例中，高度H3小於高度H4的75%。
第14圖繪示出根據本發明的其它實施例的剖面圖。在本實施例中，如第14圖所示，形成與一個鰭式場效電晶體FET2的閘極接觸的接點80E，以及形成與另一個鰭式場效電 晶體FET1的閘極接觸的接點80F。第一接點80F接觸第一閘極10A並連接到線路圖案90D，第二接點80E接觸鰭式場效應電晶體FET2的第二閘極10B並連接到線路圖案90C。在一些實施例中，線路圖案90D及90C形成為一線路圖案(連接)。
第15圖繪示出根據本發明的其他實施例的剖面圖。在本實施例中，未形成閘極蓋絕緣層。如第15圖所示，形成與一個鰭式場效應電晶體FET2的閘極接觸的接點80E，以及與另一個鰭式場效應電晶體FET1的閘極接觸的接點80F。第一接點80F接觸第一閘極10A並連接到線路圖案90D，第二接點80E與鰭式場效應電晶體FET2的第二閘極10B接觸並連接到線路圖案90C。在一些實施例中，線路圖案90D及90C形成為一線路圖案(連接)。
如第15圖所示，在一些實施例中，相對於接點80F，絕緣襯層70的高度H5小於接點80F的高度H6的90%，其中高度H5係從第二閘極10B的頂部測得，高度H6係從第二閘極10B的頂部之水平面量測至第二層間介電層60與線路圖案90C或90D之間的界面之水平面。在其他實施例中，高度H5小於高度H6的75%。
第16圖繪示出根據本發明的另一實施例的剖面圖。在本實施例中，接點80G連接線路圖案90E及形成在基板1中的擴散區域52。線路圖案90E及擴散區域52係用以提供電位給基板1(例如鰭式場效應電晶體)。
如第16圖所示，在一個實施例中，相對於接點80G(金屬對源極/汲極接點)，絕緣襯層70的高度H7小於接點80G 的高度H8的90%，其中高度H7係從擴散區域52的頂部測量起，高度H8係從擴散區域52的頂部之水平面量測至第二層間介電層60與線路圖案90E之間的界面之水平面。在其他實施例中，高度H7小於高度H8的75%。
第17A及17B圖繪示出根據本發明的一些實施例的示例性剖面圖。
在前述實施例中，絕緣襯層70具有從底部到頂部大抵上均勻的厚度。在一些實施例中，如第17A圖所示，絕緣襯層70的厚度從底部向頂部逐漸降低。在其他實施例中，如第17B圖所示，絕緣襯層70的厚度從底部到高度H8的水平面大抵均勻，然後朝著頂部逐漸減少。在某些實施例中，高度H8是高度H1的約10%至約80%。
第18圖繪示出根據本發明的其他實施例的剖面圖。
在一些實施例中，由於去除絕緣襯層70的上部之蝕刻操作，第二層間介電層60也被蝕刻，使得接點開口60A及60B的上部(參照第5圖)變得更寬。因此，如第18圖所示，接點80A具有底部80AB及上部80AU。絕緣襯層70包圍底部80AB，而未包圍上部80AU。底部80AB的錐角θ3與錐角θ1及θ2大抵相同(參照第8及9圖)。在一些實施例中，上部80AU的錐角θ4大於錐角θ3，且錐角θ4為75度以上且小於88度。
第19圖繪示出根據本發明的其它實施例的剖面圖。
於一些實施例中，由於去除絕緣襯層70上部的蝕 刻操作，第二層間介電層60也被蝕刻，使得接點開口60A及60B(參照第5圖)的上部變圓。因此，如第19圖所示，接點80A及80B的上部具有漏斗形狀。在這種情況下，高度H2係從接點80A/80B底部的水平面量測至介於兩接點80A與80B之間的第二層間介電層60的最高部分。如第8及9圖所示，在一些實施例中，從金屬矽化物層55的頂部測得的絕緣襯層70的高度H1小於高度H2的90%。在其他實施例中，高度H1小於高度H2的75%。
第20-22繪示出根據本發明的其他實施例的半導體裝置造流製程各個階段的剖面圖。可以在以下實施例中使用與前述第1A至19圖之實施例中相同或相似的材料、構造、尺寸及/或製程，並且可省略其詳細說明。
在形成第7圖所示的結構之後，在第二層間介電層及接點80A及80B上形成第三層間介電層110。第三層間介電層110的材料及形成製程與第一層間介電層40及第二層間介電層60類似。此外，藉由使用微影及蝕刻操作，在接點80A及80B上分別形成第二接點開口115A及115B。在一些實施例中，僅在接點80A及80B其中之一上方形成一個第二接點開口。隨後，如第21圖所示，藉由使用相似於第4及5圖中所描述的操作，在第二接點開口115A及115B中形成第二絕緣襯層120。第二絕緣襯層120的材料及形成製程相似於絕緣襯層70的材料及形成製程。然後，如第22圖所示，藉由使用相似於第6至8圖所描述的操作，形成第二接點130A及130B以及上線路圖案135A及135B。
在一些實施例中，第二絕緣襯層120的高度H11小 於接點130A或130B的高度H12的90%，其中高度H11係從接點80A或80B的頂部測量起，高度H12係從接點80A或80B的頂部之水平面量測至第三層間介電層110與上線路圖案135A或135B之間的界面之水平面。在其它實施例中，高度H11小於高度H12的75%。
第23圖繪示出根據本發明的其他實施例的剖面圖。可以在以下實施例中使用與前述第1A至22圖之實施例中相同或相似的材料、構造、尺寸及/或製程，並且可省略其詳細說明。
在形成類似於第21圖的結構之後，形成第二接點130。然後，藉由使用微影及蝕刻操作，在通過第二及第三層間介電層60及110的金屬閘極結構10上方形成第三接點開口。如第23圖所示，藉由使用相似於第4及5圖所描述的操作，在第三接點開口中形成第三絕緣襯層140，然後形成導電材料，從而形成第三接點150。然後，如第23圖所示，形成上線路圖案155A及155B，其接觸第二接點130及第三接點150。
在一些實施例中，第三絕緣襯層140的高度H21小於接點150的高度H22的90%，其中高度H21係從接點金屬閘極結構10的頂部測量起，高度H22係從接點金屬閘極結構10的頂部之水平面量測至第三層間介電層110與線路圖案155B之間的界面之水平面。在其它實施例中，高度H21小於高度H22的75%。於一些實施例中，金屬閘極結構10上方未設置蓋絕緣層20。
本文描述的各種實施例或範例提供了優於現有技 術的幾個優點。舉例來說，藉由在接點中使用額外的絕緣襯層，可改善接點與閘極或其它導電元件之間的電性隔離。此外，藉由去除絕緣襯層的上部，可降低接點的電阻，這是因為相較於未去除絕緣襯層任何部分的情況下，去除絕緣襯層的上部可在接點開口中填充更多的導電材料。在一些實施例中，可將接點的電阻降低約10-30%。
應當理解，並非所有優點皆於本文討論，且所有實施例都不需要特定優點，並且其他實施例或範例可以提供不同的優點。
根據本發明一面向，一種半導體裝置，包括：基板，設有電子裝置；層間介電層，形成於電子裝置上；線路圖案，形成於層間介電層中或上；接點，形成於層間介電層中，且接點物理性及電性連接線路圖案至電子裝置之導電區域；絕緣襯層，提供於接點之側壁上，絕緣襯層介於接點該層間介電層間；以及絕緣襯層的高度小於接點的高度的90%，絕緣襯層的高度係從電子裝置的導電區域的頂部測量，接點的高度係從在導電區域的頂部及水平面之間測量，水平面係層間介電層和線路圖案之間的界面。
根據本發明的另一面向，一種半導體裝置，包括：基板，基板設有電子裝置；層間介電層，形成於電子裝置上；第一線路圖案，形成於層間介電層上；第二線路圖案，形成於層間介電層上；第一接點，形成於層間介電層中，且第一接點物理及電性連接第一線路圖案至電子裝置之第一導電區域；第二接點，形成於層間介電層中且鄰接第一接點，且第二接點物 理及電性連接第二線路圖案至電子裝置之第二導電區域；第一絕緣襯層，提供於第一接點之側壁上，第一絕緣襯層介於接點及層間介電層間，第二絕緣襯層，提供於第二接點之側壁上，第二絕緣襯層介於接點及層間介電層間，其中：第一絕緣襯層的高度小於第一接點的高度的90%，第一絕緣襯層的高度係從電子裝置的導電區域的頂部測量，第一接點的高度係從在第一導電區域的頂部及水平面之間測量，水平面係層間介電層和第一線路圖案之間的界面。以及第二絕緣襯層的高度小於第二接點的高度的90%，第二絕緣襯層的高度係從電子裝置的導電區域的頂部測量，第二接點的該高度係從在第二導電區域的頂部及水平面之間測量，水平面係層間介電層和第二線路圖案之間的界面。
根據本發明又一面向，一種半導體裝置製造方法，包括：於設有電子裝置之基板上形成層間介電層，從而覆蓋電子裝置；於層間介電層中形成接點開口；於接點開口中形成絕緣襯層；部分移除形成於接點開口中之絕緣襯層之上部；以及於移除絕緣襯層之上部之後，於接點開口中形成導電材料，從而形成之導電材料接觸剩餘絕緣襯層。
上述內容概述許多實施例的特徵，因此任何所屬技術領域中具有通常知識者，可更加理解本發明之各面向。任何所屬技術領域中具有通常知識者，可能無困難地以本發明為基礎，設計或修改其他製程及結構，以達到與本發明實施例相同的目的及/或得到相同的優點。任何所屬技術領域中具有通常知識者也應了解，在不脫離本發明之精神及範圍內做不同改 變、代替及修改，如此等效的創造並沒有超出本發明的精神及範圍。

Claims (15)

  1. 一種半導體裝置，包括：一基板，設有一電子裝置；一層間介電層，形成於該電子裝置上；一線路圖案，形成於該層間介電層中或上；一接點，形成於該層間介電層中，且該接點物理性及電性連接該線路圖案至該電子裝置之一導電區域；一絕緣襯層，提供於該接點之複數側壁上，該絕緣襯層介於該接點及該層間介電層間；以及該絕緣襯層的一高度小於該接點的一高度的90%，該絕緣襯層的該高度係從該電子裝置的該導電區域的一頂部測量，該接點的該高度係從在該導電區域的該頂部及一水平面之間測量，該水平面係該層間介電層和該線路圖案之間的一界面。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該絕緣襯層係由不同於該層間介電層之一材料所形成，且由SiN、SiC、SiOCN、SiCN、SiON及SiOC之一或多層所形成。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該電子裝置係一場效應電晶體，且該導電區域係該場效應電晶體之一源極或一汲極。
  4. 如申請專利範圍第1項所述之半導體裝置，其中該電子裝置係一場效應電晶體，且該導電區域係該場效應電晶體之一閘極。
  5. 如申請專利範圍第1項所述之半導體裝置，其中：該電子裝置係一場效應電晶體，該場效應電晶體有一閘極、一源極及一汲極；該導電區域係該場效應電晶體之一源極或一汲極；以及部分該層間介電層係位於一側壁間隔物及該絕緣襯層之間，該側壁間隔物係設置於該閘極上。
  6. 如申請專利範圍第1項所述之半導體裝置，其中：該電子裝置係一場效應電晶體，該場效應電晶體具有一閘極、一源極及一汲極；該導電區域係該場效應電晶體之一源極或一汲極；以及該絕緣襯層接觸一絕緣層或接觸該閘極之一側壁間隔物，其中該絕緣層設置於該側壁間隔物上，且該絕緣襯層及該絕緣層之間或該絕緣襯層與該側壁間隔物之間未插入層間介電層。
  7. 如申請專利範圍第1項所述之半導體裝置，其中：該電子裝置係一場效應電晶體，該場效應電晶體具有一閘極、一源極及一汲極；以及該絕緣襯層之一頂部係位於比該閘極之一導電層之一頂部高之一水平面。
  8. 如申請專利範圍第1項所述之半導體裝置，其中：該電子裝置係一場效應電晶體，該場效應電晶體具有一閘極、一源極及一汲極；於該閘極之一頂部提供有一絕緣蓋層；該導電區域係該場效應電晶體之一源極或一汲極；以及部分該層間介電層係位於設置於該閘極上之一側壁間隔物及該絕緣襯層之間。
  9. 如申請專利範圍第1項所述之半導體裝置，其中：該電子裝置係一場效應電晶體，該場效應電晶體具有一閘極、一源極及一汲極；一絕緣蓋層，提供於該閘極之一頂部；該導電區域係該場效應電晶體之一源極或一汲極；以及該絕緣襯層接觸一絕緣層或接觸該閘極及該絕緣蓋層之一側壁間隔物，其中該絕緣層設置於該側壁間隔物上，且該絕緣襯層及該絕緣層之間或該絕緣襯層與該側壁間隔物之間未插入層間介電層。
  10. 如申請專利範圍第1項所述之半導體裝置，其中：該電子裝置係一場效應電晶體，該場效應電晶體具有一閘極、一源極及一汲極；一絕緣蓋層，提供於該閘極之一頂部；以及該絕緣襯層之一頂部係位於比該絕緣蓋層之一頂部高之一水平面。
  11. 如申請專利範圍第1項所述之半導體裝置，其中該絕緣襯層具有隨著與該導電區域之該頂部的距離增加而厚度減小的一部分。
  12. 一種半導體裝置，包括：一基板，該基板設有一電子裝置；一層間介電層，形成於該電子裝置上；一第一線路圖案，形成於該層間介電層上；一第二線路圖案，形成於該層間介電層上；一第一接點，形成於該層間介電層中，且該第一接點物理及電性連接該第一線路圖案至該電子裝置之一第一導電區域；一第二接點，形成於該層間介電層中且鄰接該第一接點，且該第二接點物理及電性連接該第二線路圖案至該電子裝置之一第二導電區域；一第一絕緣襯層，提供於該第一接點之複數側壁上，該第一絕緣襯層介於該第一接點及該層間介電層間；以及一第二絕緣襯層，提供於該第二接點之複數側壁上，該第二絕緣襯層介於該第二接點及該層間介電層間，其中：該第一絕緣襯層的一高度小於該第一接點的一高度的90%，該第一絕緣襯層的該高度係從該電子裝置的該第一導電區域的一頂部測量，該第一接點的該高度係從在該第一導電區域的一頂部及一水平面之間測量，該水平面係該層間介電層和該第一線路圖案之間的一界面；以及該第二絕緣襯層的一高度小於該第二接點的一高度的90%，該第二絕緣襯層的該高度係從該電子裝置的該第二導電區域的一頂部測量，該第二接點的該高度係從在該第二導電區域的一頂部及一水平面之間測量，該水平面係該層間介電層和該第二線路圖案之間的一界面。
  13. 如申請專利範圍第12項所述之半導體裝置，其中：該電子裝置係一場效應電晶體，該場效應電晶體具有一閘極、一源極及一汲極；以及該第一導電區域係該源極，且該第二導電區域係該汲極。
  14. 如申請專利範圍第12項所述之半導體裝置，其中：該電子裝置係一場效應電晶體，該場效應電晶體具有一閘極、一源極及一汲極；以及該第一導電區域係該源極或該汲極，且該第二導電區域係該閘極。
  15. 一種半導體裝置製造方法，包括：於設有一電子裝置之一基板上形成一層間介電層，從而覆蓋該電子裝置；於該層間介電層中形成一接點開口；於該接點開口中形成一絕緣襯層；部分移除形成於該接點開口中之該絕緣襯層之一上部；以及於移除該絕緣襯層之該上部之後，於該接點開口中形成一導電材料，從而形成之該導電材料接觸一剩餘絕緣襯層。
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