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TWI668745B - 半導體裝置及其製作方法 - Google Patents

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TWI668745B
TWI668745B TW106134235A TW106134235A TWI668745B TW I668745 B TWI668745 B TW I668745B TW 106134235 A TW106134235 A TW 106134235A TW 106134235 A TW106134235 A TW 106134235A TW I668745 B TWI668745 B TW I668745B
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TW201839817A (zh
Inventor
李宗吉
Tzung Chi Lee
謝東衡
Tung Heng Hsieh
楊寶如
Bao Ru Young
范家聲
Chia Sheng Fan
Original Assignee
台灣積體電路製造股份有限公司
Taiwan Semiconductor Manufacturing Co., Ltd.
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Publication date
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Abstract

本揭露提供一種金屬閘極結構和包含形成第一鰭片與第二鰭片於基材上之相關方法。在各種實施例中，第一鰭片具有第一閘極區域，且第二鰭片具有第二閘極區域。作為一例子，金屬閘極線係形成於第一閘極區域和第二閘極區域上。在一些實施例中，金屬閘極線從第一鰭片延伸至第二鰭片，且金屬閘極線包含犧牲金屬部分。在各種例子中，進行線切割製程，以將金屬閘極線分割為第一金屬閘極線和第二金屬閘極線。在一些實施例中，於線切割製程中，犧牲金屬部分避免了介電層之橫向蝕刻。

Description

半導體裝置及其製作方法
本揭露係有關一種半導體裝置及其製作方法，且特別是提供一種具有金屬閘極結構之半導體裝置及其製作方法。
對於同時可支持較多數量之逐漸複雜與精密功能之更小更快的電子裝置而言，電子工業已遭遇持續增加的要求。據此，半導體工業具有持續趨勢，以製作低成本、高性能且低功率之積體電路(Integrated Circuits；ICs)。因此，大部分深入此些目標之方法係藉由縮減半導體IC尺度(例如：縮小特徵尺寸)來達成，而提升產品效能，並降低必要成本。然而，此縮減尺度亦導致半導體製作流程之複雜度增加。因此，半導體IC與裝置中之持續改進的實現需要對半導體製作流程與技術相似之改進。
藉由增加閘極-通道耦合、降低關閉狀態(OFF-state)電流，並降低短通道效應(Short-Channel Effects；SCEs)，多閘極裝置已導入在改善閘極控制的成果中。已導入之一種多閘極裝置是鰭片式場效電晶體(Fin Field-Effect Transistor；FinFET)。FinFET之名稱係來自於從基材延伸且形成於其上之類鰭片(Fin-Like)結構，其中此類鰭片結構係用以形成場效電晶體通道。鰭片式場效電晶體係相容於一般之互補式金氧半導體(Complementary Metal-Oxide-Semiconductor；CMOS)製程，且鰭片式場效電晶體的三維結構允許它們激烈地被縮小，而仍維持閘極控制並減緩短通道效應。此外，金屬閘極電極已被採用來取代多晶矽閘極電極。金屬閘極電極提供比多晶矽閘極電極更多之優點，例如：避免多晶矽衰減效應(depletion effect)；藉由選擇適當之閘極金屬來調整功函數；以及其他優點。作為一例子，金屬閘極電極製作流程可包含金屬層沉積，及其後續之金屬層切割製程。在一些例子中，金屬層切割製程可導致部分層間介電質(Inter-Layer Dielectric；ILD)的損失，而致使裝置可靠度下降。
因此，習知之技術已無法證實可完整地滿足每一個方面。
根據本揭露之一態樣，半導體裝置的製作方法包含：形成第一鰭片與第二鰭片於基材上，其中第一鰭片具有第一閘極區域，且第二鰭片具有第二閘極區域；形成金屬閘極線於第一閘極區域和第二閘極區域上，其中金屬閘極線從第一鰭片延伸至第二鰭片，且金屬閘極線包含犧牲金屬部分；進行線切割製程，以將金屬閘極線分割為第一金屬閘極 線和一第金屬閘極線，於此線切割製程中，犧牲金屬部分避免介電層之橫向蝕刻。
根據本揭露之另一態樣，半導體裝置的製作方法包含：形成從基材延伸之複數個鰭片元件，其中此些鰭片元件之每一者包含閘極區域，且第一介電層係沉積於每一個相鄰的閘極區域之間；沉積第一功函數金屬層於此些鰭片元件之每一者的閘極區域上；形成犧牲金屬層於第一功函數金屬層上；於形成犧牲金屬層後，使用圖案化硬遮罩層定義切割區域，其中圖案化硬遮罩層包含開口，且此開口對應至所定義之切割區域；經由於圖案化硬遮罩層中之開口進行蝕刻製程，以移除犧牲金屬層和第一功函數金屬層。於進行蝕刻製程中，犧牲金屬層避免第一介電層之移除。
根據本揭露之又一態樣，半導體裝置包含：從基材延伸之第一鰭片和第二鰭片、第一金屬層與第二金屬層。第一鰭片具有第一閘極區域，且第二鰭片具有第二閘極區域。第一金屬層設置於第一閘極區域上，並沿著介電層之第一側的第一側壁，其中介電層係形成於線切割區域中。第二金屬層設置於第二閘極區域上，並沿著第二側壁，其中第二側壁係相對於介電層之第二側的第一側壁。其中，第一金屬層於第一閘極區域上具有第一厚度，且第一金屬層沿著介電層之第一側的第一側壁具有第二厚度。
100‧‧‧FinFET裝置
102‧‧‧基材
104‧‧‧鰭片元件
105‧‧‧源極區域
106‧‧‧隔離區域
107‧‧‧汲極區域
108‧‧‧閘極結構
110‧‧‧界面層
112‧‧‧閘極介電層
114‧‧‧金屬層
204‧‧‧鰭片元件
208‧‧‧金屬閘極結構
210‧‧‧金屬閘極切割圖案
212‧‧‧部分
300/400/600‧‧‧FinFET結構
304/404/604‧‧‧鰭片元件
306/406/606‧‧‧隔離區域
308/408/608‧‧‧閘極結構
310/410/318/418‧‧‧介電層
312/314/316/412/414/416‧‧‧金屬材料
320/420‧‧‧切割區域
500‧‧‧方法
502/504/506/508/510/512/514/516/518‧‧‧方塊
610/1110‧‧‧功函數金屬層
612‧‧‧犧牲金屬層
614‧‧‧硬遮罩層
615‧‧‧閘極堆疊
617‧‧‧側壁間隙壁
619/902‧‧‧介電層
704‧‧‧開口
804‧‧‧線切割
1202‧‧‧金屬層
AA’/BB’/CC’‧‧‧線段
OD‧‧‧主動區域
T1/T2‧‧‧厚度
從以下結合所附圖式所做的詳細描述，可對本揭露之態樣有更佳的了解。需注意的是，根據業界的標準實務，各特徵並未依比例繪示。事實上，為了使討論更為清楚，各特徵的尺寸可任意地增加或減少。
〔圖1〕係繪示根據本揭露之一或多個態樣的鰭片式場效電晶體之一實施例的透視示意圖。
〔圖2〕係繪示根據本揭露之一些實施例的相鄰鰭片、金屬閘極結構與金屬閘極切割圖案之頂視示意圖。
〔圖3〕係繪示根據至少一些習知製程的鰭片式場效電晶體之剖視示意圖，其中進行金屬閘極線切割製程。
〔圖4〕係繪示根據本揭露之一些實施例的鰭片式場效電晶體之剖視示意圖，其中進行金屬閘極線切割製程。
〔圖5〕係繪示根據本揭露之一或多個態樣的半導體製作方法的流程圖。
〔圖6A〕、〔圖7A〕、〔圖8A〕、〔圖9A〕、〔圖10A〕、〔圖11A〕和〔圖12A〕係顯示沿著一平面剖切並根據圖5之方法製作的鰭片式場效電晶體結構之剖視示意圖，其中此平面實質平行於由圖1之線段CC’所定義之平面。
〔圖6B〕、〔圖7B〕、〔圖8B〕、〔圖9B〕、〔圖10B〕、〔圖11B〕和〔圖12B〕係顯示沿著一平面剖切並根據圖5之方法製作的鰭片式場效電晶體結構之剖視示意圖，其中此平面實質平行於由圖1之線段AA’所定義之平面。
以下的揭露提供了許多不同的實施例或例子，以實施發明之不同特徵。以下所描述之構件與安排的特定例子係用以簡化本揭露。當然這些僅為例子，並非用以做為限制。舉例而言，在描述中，第一特徵形成於第二特徵上方或上，可能包含第一特徵與第二特徵以直接接觸的方式形成的實施例，而也可能包含額外特徵可能形成在第一特徵與第二特徵之間的實施例，如此第一特徵與第二特徵可能不會直接接觸。此外，本揭露可能會在各例子中重複參考數字及/或文字。這樣的重複係基於簡單與清楚之目的，以其本身而言並非用以指定所討論之各實施例及/或配置之間的關係。
另外，在此可能會使用空間相對用語，例如「向下(beneath)」、「下方(below)」、「較低(lower)」、「上方(above)」、「較高(upper)」等等，以方便描述來說明如圖式所繪示之一元件或一特徵與另一(另一些)元件或特徵之關係。除了在圖中所繪示之方向外，這些空間相對用詞意欲含括元件在使用或操作中的不同方位。設備可能以不同方式定位(旋轉90度或在其他方位上)，因此可利用同樣的方式來解釋在此所使用之空間相對描述符號。
於此指出的是，本揭露呈現多閘極電晶體或鰭片式多閘極電晶體(在此被稱為FinFET(Fin Field-Effect Transistor)裝置)型式的實施例。此裝置可包含P型金氧半導體FinFET裝置或N型金氧半導體FinFET裝置。FinFET裝置可為雙閘極裝置、三閘極裝置、基體裝置(Bulk Device)、絕緣體上覆矽(Silicon-on-Insulator；SOI)裝 置，及/或其他配置。本揭露所屬技術領域具有通常知識者可理解半導體裝置之其他實施例，且此些半導體裝置有益於本揭露之態樣。舉例而言，在此所描述之實施例可適用於閘極全圍繞(Gate-All-Around；GAA)裝置、Omega閘極(Ω-gate)裝置，或Pi閘極(Π-gate)裝置。
本揭露一般係有關於金屬閘極結構與相關之方法。特別地，本揭露係針對金屬閘極切割製程與其相關之結構。金屬閘極電極已被採用為替代多晶矽閘極電極。相較於多晶矽閘極電極，金屬閘極電極提供若干優點，例如：多晶矽衰減效應(depletion effect)之避免，藉由選擇適當之閘極金屬調整功函數，與其他優點。作為一例子，金屬閘極電極製作流程可包含金屬層沉積，且其接續係進行金屬層切割製程。在一些例子中，金屬層切割製程導致部分層間介電質(Inter-Layer Dielectric；ILD)之損失，而致使裝置可靠度下降。
相較於習知之技術，雖然本揭露之實施例提供優點，但可理解的是其他實施例可提供不同之優點，並非所有優點必須於此討論，且對於所有實施例，沒有特定之優點係必須的。通常地，根據所揭露之實施例，本揭露提供金屬閘極切割製程與其相關之結構。於金屬閘極切割製程中，至少一些本揭露之實施例可用以減少層間介電質(Inter-Layer Dielectric；ILD)損失。舉例而言，在一些習知之製程中，金屬閘極層之過蝕(例如，於金屬閘極切割製程中)可導致此不希望之ILD損失。為減輕此缺陷，本揭 露之實施例提供一金屬閘極層或複數層，且此些層於鰭片(例如：FinFET)和相鄰之線切割區域上具有不同之厚度。其次，在至少一些實施例中，於金屬線切割製程中，犧牲金屬部分可用以避免橫向蝕刻，而可有效地避免ILD損失。
於圖1所繪示的是FinFET裝置100。在此所揭露之各種實施例可用以製作FinFET裝置100，及/或出現於FinFET裝置100之最終結構中。FinFET裝置100包含一或多個鰭片基礎、多閘極場效電晶體(Field-Effect Transistors；FETs)。FinFET裝置100包含基材102、至少一個從基材102延伸之鰭片元件104、隔離區域106與閘極結構108，其中閘極結構108係設置並繞過鰭片元件104。基材102可為半導體基材，例如：矽基材。矽基材可包含各種層，並包含形成於半導體基材上之傳導層或絕緣層。基於本揭露所熟知的設計需求，基材可包含各種摻雜配置。基材亦可包含其他半導體，例如：鍺、碳化矽(SiC)、矽鍺(SiGe)，或鑽石。額外地，基材可包含化合物半導體及/或合金半導體。再者，在一些實施例中，基材可包含磊晶層(Epitaxial Layer；epi-layer)；基材可被施加應變以加強性能；基材可包含絕緣體上覆矽(Silicon-on-Insulator；SOI)結構，及/或基材可具有其他適當之強化特徵。
與基材102相類似，鰭片元件104可包含矽或另外之元件半導體，例如：鍺；化合物半導體，其可包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦，及/或銻化銦；合金半導體，其可包含SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP，及/或GaInAsP；或上述材料之任意組合。鰭片元件104可使用包含光微影與蝕刻製程之適當製程來製作。光微影製程可包含：形成光阻層(光阻劑(resist))於基材之上(例如：於矽層上)；曝光光阻劑，以圖案化；進行曝後烤製程；以及顯影光阻劑，以形成包含光阻劑之遮罩元件。在一些實施例中，圖案化光阻劑以形成遮罩元件之操作可使用極紫外光(Extreme Ultraviolet；EUV)微影製程或電子束(Electron Beam；e-beam)微影製程來進行。當蝕刻製程對矽層形成凹陷時，遮罩元件可接著用以保護基材之區域，而可留下延伸之鰭片元件104。此些凹陷可利用乾式蝕刻(例如：化學氧化物移除)、濕式蝕刻，及/或其他適當之製程來蝕刻形成。亦可使用許多其他方法的實施例來形成鰭片元件104於基材102上。
此些鰭片元件104之每一者亦包含源極區域105與汲極區域107，其中源極/汲極區域105與107係形成於鰭片元件104之中或之上，以及/或者圍繞鰭片元件104。源極/汲極區域105與107可磊晶地成長於鰭片元件104上。電晶體之通道區域係設置於鰭片元件104之中，於閘極結構108之下，並沿著一平面，其中此平面實質平行於圖1之線段BB’所定義之平面。在一些例子中，鰭片元件之通道區域包含高遷移率材料，例如：鍺，前述化合物半導體或合金半導體之任一者，及/或上述材料之任意組合。高遷移率材料包含電子遷移率大於矽之材料。舉例而言，於室溫下(例如： 300K)，此些高遷移率材料之電子遷移率係大於矽之電子遷移率(約為1350cm2/V-s)，且其電洞遷移率係大於矽之電洞遷移率(約為480cm2/V-s)。
隔離區域106可為淺溝渠隔離(Shallow Trench Isolation；STI)特徵。額外地，場氧化物(Field Oxide)、區域矽氧化物(Local Oxidation of Silicon；LOCOS)特徵，及/或適當之隔離特徵可配置於基材102上及/或基材102之中。隔離區域106可為氧化矽、氮化矽、氮氧化矽、氟摻雜矽玻璃(Fluorine-doped Silicate Glass；FSG)、低k值介電材料、上述材料之任意組合，及/或其他所熟知之適當材料所組成。在一實施例中，隔離結構係STI特徵，且其係藉由蝕刻基材102中之溝渠所形成。此些溝渠接著可被隔離材料所填充，並接續再進行化學機械研磨(Chemical Mechanical Polishing；CMP)製程。然而，其他實施例係允許的。在一些實施例中，隔離區域106可包含多層結構，舉例而言，具有一或多層襯墊層(Liner Layers)。
閘極結構108包含閘極堆疊，且此閘極堆疊具有形成於鰭片元件104的通道區域之上的界面層110、形成於界面層110之上的閘極介電層112，以及形成於閘極介電層112之上的金屬層114。界面層110可包含介電材料，例如：氧化矽層(SiO2)或氮氧化矽(SiON)。界面層110可藉由化學氧化、熱氧化、原子層沉積(Atomic Layer Deposition；ALD)、化學汽相沉積(Chemical Vapor Deposition；CVD)，及/或其他適當之方法來形成。閘極介電層112可包含高k值介電層，例如：二氧化鉿(HfO2)。額外地，高k值介電層可包含其他高k值介電材料，例如：TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2，上述材料之任意組合，或其他適當之材料。在其他實施例中，閘極介電層可包含二氧化矽或其他適當之介電材料。介電層可藉由ALD、物理汽相沉積(Physical Vapor Deposition；PVD)、氧化(oxidation)，及/或其他適當之方法形成。金屬層114可包含傳導層，例如：W、TiN、TaN、WN、Re、Ir、Ru、Mo、Al、Co、Ni，上述材料之任意組合，及/或其他適當之組成。在一些實施例中，金屬層114可包含作為N型FinFETs之第一金屬材料與作為P型FinFETs之第二金屬材料。故，FinFET裝置100可包含雙功函數金屬閘極配置。舉例而言，第一金屬材料(例如：對於N型裝置而言)可包含具有一功函數之金屬材料，其中此些金屬材料之功函數實質匹配基材導帶(conduction band)之功函數，或者此些金屬材料之功函數至少實質匹配鰭片元件104之通道區域導帶之功函數。相似地，舉例而言，第二金屬材料(例如：對於P型裝置而言)可包含具有一功函數之金屬材料，其中此些金屬材料之功函數實質匹配基材價帶(valence band)之功函數，或者此些金屬材料之功函數至少實質匹配鰭片元件104之通道區域價帶之功函數。因此，金屬層114可對FinFET裝置100提供閘極電極，且此FinFET裝置100包含N型與P型FinFET裝置100兩者。在一些實施例中，金屬層 114可選擇性地包含多晶矽層。金屬層114可使用PVD、CVD、電子束(Electron Beam(e-beam))蒸發，及/或其他適當之製程來形成。在一些實施例中，側壁間隙壁係形成於閘極結構108之側壁上。側壁間隙壁可包含介電材料，例如：氧化矽、氮化矽、碳化矽、氮氧化矽，或上述材料之任意組合。
請參照圖2，其係繪示相鄰鰭片元件204與金屬閘極結構208之頂視示意圖，其中金屬閘極結構208設置於相鄰鰭片元件204之上，且實質垂直於鰭片元件204。在一些實施例中，圖2之線段AA’實質平行於圖1之線段AA’所定義的平面，且圖2之線段CC’實質平行於圖1之線段CC’所定義之平面。在一些例子中，鰭片元件204實質相似於前述之鰭片元件104，且金屬閘極結構208相似於前述之閘極結構108的至少一些態樣。作為一例子，圖2亦顯示金屬閘極切割圖案210，且其在一些例子中可藉由圖案化硬遮罩層所定義。在一些實施例中，金屬閘極切割圖案210提供一開口(例如：於圖案化硬遮罩層中)。經由此開口，金屬閘極線切割製程係被進行，且此開口中之金屬閘極結構208的金屬閘極層之部分212可被切割。於此所述之金屬閘極線切割製程可包含乾式蝕刻、濕式蝕刻，或前述步驟之任意組合，且此金屬閘極線切割製程係用以移除金屬閘極結構208之部分的金屬閘極層，其中所移除之金屬閘極層的部分之區域係由金屬閘極切割圖案210所定義。作為一例子，金屬閘極線切割製程可用以將金屬閘極線切割為分開且電性斷開之線。在一 些實施例中，介電層可被形成於線切割區域(例如：部分之金屬閘極層已被移除的區域)之中，而作為部分之金屬閘極線切割製程。
請參照圖3，其係繪示根據至少一些習知製程之FinFET結構300沿著一平面剖切之剖視示意圖，此平面實質平行於圖1之線段AA’所定義的平面，其中金屬閘極線切割製程係被進行。FinFET結構300可包含如前參照圖1所述之一或多個特徵，例如：從基材延伸之鰭片元件304、隔離區域306，以及設置於鰭片元件304之上且圍繞鰭片元件304的閘極結構308。閘極結構308可包含一閘極堆疊，且此閘極堆疊具有介電層310與形成於介電層310之上的金屬層，其中介電層310包含界面層與閘極介電層。在一些例子中，金屬層可包含第一金屬材料312(例如：P型功函數金屬(P-type work function metal；PWFM))、於第一金屬材料312上之第二金屬材料314(例如：N型功函數金屬(N-type work function metal；NWFM))，以及於第二金屬材料314之上的第三金屬材料316(例如：鎢)。在各種例子中，介電層318可形成於第三金屬材料316之上。如圖3所繪示，第一與第二金屬材料312與314之總厚度定義為T1。在至少一些習知之金屬線切割製程中，第一與第二金屬材料312與314之厚度可引起製程挑戰。舉例而言，圖3更顯示金屬閘極切割區域320，其中閘極結構308之金屬層係被斷開，且其可形成為如前所述之金屬閘極線切割製程的部分。在各種例子中，於接續之製程步驟中，介電層可形成 於金屬閘極切割區域320之中。特別的是，從鰭片元件304往切割區域320延伸中，第一與第二金屬材料312與314可具有實質均一之厚度T1。於切割區域320形成之前，在一些例子中，於延伸穿過切割區域320中，第一與第二金屬材料312與314具有實質均一之厚度T1，且其可於線切割製程時被移除。在一些例子中，於完整移除設置於切割區域320中之金屬層的金屬閘極線切割製程中，於至少某些程度上，由於切割區域320中之第一與第二金屬材料312與314的厚度T1之緣故，至少一些習知製程需要顯著過蝕切割區域320中之金屬層。如過蝕之結果所致，其於鄰近介電層(例如：介電層318，或者其他層間介電質)具有顯著之損失(例如：蝕刻)。因此，於金屬閘極線切割製程中，其希望的是減少介電損失。
請參照圖4，其係繪示根據本揭露之各種實施例之FinFET結構400沿著一平面剖切之剖視示意圖，此平面實質平行於圖1之線段AA’所定義之平面，其中金屬閘極線切割製程係被進行。一般地，本揭露之實施例可提供一金屬閘極層或複數層，其中相較於相鄰之線切割區域，此些層於FinFET之鰭片元件上具有不同之厚度。額外地，一些實施例提供犧牲金屬部分，且於金屬線切割製程中，其可用以避免橫向蝕刻。FinFET結構400可包含一或多個如前參照圖1與圖3所述之特徵，例如：從基材延伸之鰭片元件404、隔離區域406，以及設置於鰭片元件404之上且圍繞鰭片元件404的閘極結構408。閘極結構408可包含一閘極堆疊，且 此閘極堆疊具有介電層410與形成於介電層410之上的金屬層，其中介電層410包含界面層與閘極介電層。如前所述，金屬層可包含第一金屬材料412(例如：PWFM)、第二金屬材料414(例如：NWFM)，與第三金屬材料416(例如：鎢)。在各種例子中，介電層418可形成於第三金屬材料416上。圖4亦顯示金屬閘極切割區域420，其可形成為如前所述之金屬閘極線切割製程之部分，且於後續之製程中，介電層係形成於其中。
相對於至少一些習知之製程(如圖3)，且於一些實施例中，從鰭片元件404延伸至切割區域420中，第一與第二金屬材料412與414不具有實質均一之總厚度T1。更確切地，在一些實施例中，第一與第二金屬材料412與414於鰭片元件404上具有總厚度T1，如圖4所示，而於相鄰之切割區域420具有小於總厚度T1之第二厚度T2。在一些實施例中，用以形成切割區域420之金屬閘極切割製程可於第二金屬材料414之沉積前進行。在一些實施例中，厚度T2相當於僅第二金屬材料414(如NWFM)之厚度。因此，在一些例子中，於切割區域420形成之前，第二金屬材料414不沉積於切割區域420中。如此一來，在一些實施例中，具有較薄厚度之第一金屬材料，並非具有厚度T1之第一與第二金屬材料，可於線切割製程中被移除。在一些實施例中，由於切割區域420中僅有第一金屬材料412之較薄的厚度(相較於厚度T1)，故本揭露之實施例於切割區域320中的金屬層不需要如至少一些習知製程之例子的顯著過蝕。因此，鄰近介 電層(例如：介電層318或其他層間介電質)之損失(例如：介層窗蝕刻)可被避免。其次，在一些實施例中，第三金屬材料416可包含如鎢之材料，且其可作為橫向蝕刻停止材料。故，藉由第三金屬材料416之橫向蝕刻停止功能，鄰近介電層之橫向蝕刻可更加被減緩。在一些例子中，第三金屬材料416係犧牲層，且其於接續之製程步驟中係被移除。
請參照圖5，其係顯示根據至少一些實施例之半導體製作方法500的流程圖。額外之步驟可提供於方法500之前，之中與之後，且於方法之額外的實施例之其他步驟前或之後，所描述之一些步驟可被替換、消除或移動。值得注意的是，方法500係例示，且其不欲限制接續申請專利範圍所明確描述之本揭露。方法500係結合圖6A、圖6B、圖7A、圖7B、圖8A、圖8B、圖9A、圖9B、圖10A、圖10B、圖11A、圖11B、圖12A與圖12B進一步描述如下。圖6A、圖7A、圖8A、圖9A、圖10A、圖11A與圖12A被說明如下，而圖6A、圖7A、圖8A、圖9A、圖10A、圖11A與圖12A係顯示FinFET結構600沿著一平面剖切之剖視示意圖，其中此平面實質平行於圖1之線段CC’所定義之平面。圖6B、圖7B、圖8B、圖9B、圖10B、圖11B與圖12B係顯示FinFET結構600沿著一平面剖切之剖視示意圖，其中此平面實質平行於圖1之線段AA’所定義之平面。
在各種實施例中，方法500起始於方塊502，其中包含鰭片元件與隔離區域之基材係被提供。請參照圖6A與圖6B之例子，且於方塊502之實施例中，FinFET結構600 係被顯示。FinFET結構600可包含一或多個如前參照圖1所述之特徵，例如：從基材延伸之鰭片元件604、隔離區域606，以及設置於鰭片元件604之上且圍繞鰭片元件604的閘極結構608。在一些實施例中，鰭片元件604可如前述之方法形成。閘極結構608可包含一閘極堆疊，且此閘極堆疊具有介電層(例如：包含界面層與閘極介電層)與金屬層，其中金屬層係形成於介電層之上。
方法500繼續進行方塊504，其中第一功函數金屬層係被沉積。在一些實施例中，第一功函數金屬層包含PWFM。仍請參照圖6A與圖6B之例子，且於方塊504之實施例中，包含PWFM層610之金屬層係形成於鰭片元件604之上，並圍繞之。僅係作為舉例而言，PWFM層610可包含Ni、Pd、Pt、Be、Ir、Te、Re、Ru、Rh、W、Mo、WN、RuN、MoN、TiN、TaN、WC、TaC、TiC、TiAlN、TaAlN，或上述材料之任意組合。在各種實施例中，PWFM層610可使用PVD、CVD、電子束(e-beam)蒸發，及/或其他適當之製程來形成。
然後，方法500繼續進行方塊506，其中犧牲金屬層係被沉積，且化學機械研磨製程係被進行。在一些實施例中，犧牲金屬層包含鎢(W)層。根據各種實施例，在接續之金屬閘極切割製程中，如前所述，犧牲金屬層提供以減緩橫向蝕刻。如圖6A與6B之例子與方塊506之實施例所顯示，犧牲金屬層612係被形成，且化學機械研磨製程係進行以平面化犧牲金屬層612之頂表面。圖6A與圖6B亦繪示複 數個閘極堆疊615，且其具有形成於閘極堆疊615之側壁上的一或多個側壁間隙壁層617。此些側壁間隙壁可包含介電材料，例如：氧化矽、氮化矽、碳化矽、氮氧化矽，或上述材料之任意組合。其次，在各種實施例中，介電層619可插入至此些閘極堆疊615的每一者之間。在至少一些實施例中，在後續之金屬閘極切割製程中，犧牲金屬層612可提供以保護介電層619。
方法500繼續進行方塊508，其中硬遮罩層係被沉積並圖案化。在一些實施例中，硬遮罩層包含圖案化光阻層。額外地，在一些實施例中，硬遮罩層可包含圖案化介電層，例如：氮化矽、氮氧化矽、碳化矽，或其他適當之材料。請參照圖6A與圖6B之例子，硬遮罩層614係被沉積。請參照圖7A與圖7B之例子，硬遮罩層614係被圖案化。在一些實施例中，圖案化硬遮罩層614包含開口704，且此開口704定義後續被進行之金屬閘極線切割。舉例而言，在一些例子中，開口704對應至金屬閘極切割圖案，且此金屬閘極切割圖案係相似於圖2之金屬閘極切割圖案210。在各種實施例中，於閘極堆疊615之一者上的部分之FinFET結構600係暴露於開口704中。在一些實施例中，相較於暴露出之閘極堆疊615的相鄰側壁間隙壁間之距離，開口704具有較大之寬度。在一些例子中，對於金屬閘極線切割製程而言，此操作減緩微影製程解析度限制。
方法500繼續進行方塊510，其中金屬閘極線切割製程係被進行。請參照圖8A與圖8B之例子，且於方塊510 之實施例中，金屬閘極線切割製程係被進行。如圖8A與圖8B所示，線切割製程可經由開口704用以移除犧牲金屬層612之暴露部分，以形成線切割804，其中所移除之部分包含犧性金屬層612之暴露部分下的PWFM層610。在一些實施例中，線切割804延伸至隔離區域606，並有效地分開相鄰閘極堆疊中之傳導閘極金屬層與另一者。作為一例子，用以進行方塊510之金屬閘極線切割製程的蝕刻製程可包含濕式蝕刻、乾式蝕刻及/或上述方法之任意組合。在一些實施例中，蝕刻製程係被挑選，以選擇性地蝕刻犧牲金屬層612與PWFM層610，而實質不蝕刻側壁間隙壁617與介電層619。如前所述，由於切割區域中僅PWFM層610之較薄的厚度(相較於厚度T1)，於切割區域之中，本揭露之實施例可不需要如至少一些習知製程之金屬層的顯著過蝕。因此，可避免鄰近於介電層(如介電層619)之損失(如介層窗蝕刻)。在一些實施例中，於形成線切割804之後，可藉由蝕刻製程移除圖案化之硬遮罩層614。在一些例子中，圖案化硬遮罩層614可藉由濕式剝除及/或電漿灰化移除圖案化硬遮罩層614，其中圖案化硬遮罩層614為圖案化光阻層。
方法500繼續進行方塊512，其中介電層係被沉積，且化學機械研磨製程係被進行。請參照圖9A與圖9B之例子，且於方塊512之實施例中，介電層902可被沉積，且化學機械研磨製程係被進行，以平面化介電層902之頂表面。在一些實施例中，介電層902可包含氧化矽、氮化矽、氮氧化矽，及/或適當之介電材料層。因此，在各種實施例 中，介電層902可進一步地提供以電性隔離相鄰閘極堆疊之金屬閘極線。
在各種例子中，方法500接著繼續進行方塊514，其中犧牲金屬層612係被移除，如圖10A與圖10B所示。在各種實施例中，犧牲金屬層612可藉由濕式蝕刻、乾式蝕刻或上述方法之任意組合來移除。於犧牲金屬層612之移除後，方法500繼續進行方塊516，其中第二功函數金屬層係被沉積。在一些實施例中，第二功函數金屬層包含NWFM。請參照圖11A與圖11B之例子，且於方塊516之實施例中，包含NWFM層1110之金屬層係形成於FinFET結構600之上。僅作為例子，NWFM層1110可包含Ni、Pd、Pt、Be、Ir、Te、Re、Ru、Rh、W、Mo、WN、RuN、MoN、TiN、TaN、WC、TaC、TiC、TiAlN、TaAlN，或上述材料之任意組合。在各種例子中，NWFM層1110可使用PVD、CVD、電子束(e-beam)蒸發，及/或其他適當之製程來形成。在一些實施例中，可於NWFM層1110形成之後進行回蝕(etch-back)製程。
在一些實施例中，於形成NWFM層1110後，黏著層(glue layer)可沉積於NWFM層1110之上。在一些實施例中，回蝕製程可於黏著層形成之後進行。方法500接著繼續進行方塊518，其中金屬層係被沉積，且化學機械研磨製程係被進行。請參照圖12A與圖12B之例子，且於方塊518之實施例中，金屬層1202係被形成，且化學機械研磨製程係進行以平面化金屬層1202之頂表面。在一些實施例中，金屬層1202包含鎢(W)層。額外地，在一些實施例中，金屬層1202可包含其他材料，例如：Ni、Pd、Pt、Be、Ir、Te、Re、Ru、Rh、W、Mo、WN、RuN、MoN、TiN、TaN、WC、TaC、TiC、TiAlN、TaAlN，或上述材料之任意組合。在包含黏著層，且黏著層係沉積於NWFM層1110之上的實施例中，金屬層1202可沉積於黏著層上。
FinFET結構600可接受進一步形成本揭露所屬技術領域熟知的各種特徵與區域。舉例而言，接續之製程可形成各種接觸窗/介層窗/傳導線與多層內連接特徵(例如：金屬層與層間介電質)於基材上，且此些接觸窗/介層窗/傳導線與多層內連接特徵係配置以連接各種特徵，以形成包含一或多個FinFET裝置之功能電路。在更進一步之例子中，多層內連接可包含垂直內連接，如介層窗或接觸窗，以及水平內連接，如金屬線。各種內連接特徵可使用各種傳導材料，此些傳導材料包含銅、鎢，及/或矽化物。在一例子中，鑲嵌(damascene)與/或雙鑲嵌製程係用以形成與多層內連接結構相關之銅。
在此所揭露之各種實施例較習知之技術提供許多優點。可了解的是並非所有優點均必須與此討論，對所有實施例而言，沒有特定之優點係必須的，且其他實施例可提供不同之優點。舉例而言，與此討論之實施例包含金屬閘極切割製程，並提供相關之結構。於金屬閘極切割製程中，本揭露之至少一些實施例中可用以降低層間介電質損失。舉例而言，在至少一些習知之製程中，金屬層之過蝕(如於金屬 閘極切割製程中)可引起此不希望的層間介電質損失。為減緩此問題，本揭露之實施例提供一金屬閘極層或多層，其中此或此些金屬閘極層於鰭片(如FinFET)上和於相鄰之線切割區域上具有不同之厚度。其次，在至少一些實施例中，於金屬線切割製程中，犧牲金屬部分可用以避免橫向蝕刻，而有效地避免層間介電質損失。因此，本揭露之實施例提供以克服至少一些現行之光阻劑組成與方法的缺點。
因此，本揭露之實施例的一者描述一種方法。此方法包含形成第一鰭片與第二鰭片於基材上。在各種實施例中，第一鰭片具有第一閘極區域，且第二鰭片具有第二閘極區域。作為一例子，金屬閘極線係形成於第一閘極區域與第二閘極區域之上。在一些實施例中，金屬閘極線從第一鰭片延伸至第二鰭片，且金屬閘極線包含犧牲金屬部分。在各種例子中，線切割製程係被進行，以將金屬閘極線分割為第一金屬閘極線與第二金屬閘極線。在一些實施例中，在線切割製程中，犧牲金屬部分避免介電層之橫向蝕刻。
在本揭露之實施例的另一者中，本揭露討論一種方法，且此方法包含形成從基材延伸之複數個鰭片元件。在各種實施例中，此些鰭片元件之每一者包含閘極區域，且介電層設置於每一個相鄰的閘極區域之間。在一些例子中，第一功函數金屬層係沉積於此些鰭片元件之每一者的閘極區域之上。然後，在一些實施例中，犧牲金屬層係形成於第一功函數金屬層之上。在一些實施例中，於形成犧牲金屬層之後，切割區域係利用圖案化硬遮罩層定義，其中此圖案化 硬遮罩層包含對應至所定義之切割區域的開口。在各種例子中，透過圖案化硬遮罩層之開口，蝕刻製程係接著被進行，以移除犧牲金屬層與第一功函數金屬層。在一些實施例中，於進行蝕刻製程時，犧牲金屬層避免介電層之移除。
在本揭露之實施例的又一者中，本揭露討論一種半導體裝置。此半導體裝置包含從基材延伸之第一鰭片與第二鰭片，其中第一鰭片具有第一閘極區域，且第二鰭片具有第二閘極區域。在一些實施例中，此半導體裝置亦包含第一金屬層，此第一金屬層係設置於第一閘極區域之上，並沿著介電層之第一側的第一側壁，其中介電層係形成於線切割區域之中。另外，裝置可包含第二金屬層，此第二金屬層設置於第二閘極區域之上，並沿著第二側壁，其中此第二側壁相對於介電層之第二側的第一側壁。在各種實施例中，第一金屬層於第一閘極區域上具有第一厚度，且第一金屬層沿著介電層之第一側的第一側壁具有第二厚度。
上述已概述數個實施例的特徵，因此熟習此技藝者可更了解本揭露之態樣。熟習此技藝者應了解到，其可輕易地利用本揭露做為基礎，來設計或潤飾其他製程與結構，以實現與在此所介紹之實施例相同之目的及/或達到相同的優點。熟習此技藝者也應了解到，這類對等架構並未脫離本揭露之精神和範圍，且熟習此技藝者可在不脫離本揭露之精神和範圍下，在此進行各種之更動、取代與修改。

Claims (10)

  1. 一種半導體裝置的製作方法，包含：形成一第一鰭片與一第二鰭片於一基材上，其中該第一鰭片具有一第一閘極區域，且該第二鰭片具有一第二閘極區域；形成一金屬閘極線於該第一閘極區域和該第二閘極區域上，其中該金屬閘極線從該第一鰭片延伸至該第二鰭片，且該金屬閘極線包含一犧牲金屬部分；以及進行一線切割製程，以將該金屬閘極線分割為一第一金屬閘極線和一第二金屬閘極線，其中於該線切割製程中，該犧牲金屬部分避免一介電層之橫向蝕刻，且該進行該線切割製程之操作之操作包含：形成一圖案化硬遮罩於該金屬閘極線上，其中該圖案化硬遮罩定義出一開口；以及經由該開口蝕刻該金屬閘極線。
  2. 如申請專利範圍第1項所述之半導體裝置的製作方法，其中該金屬閘極線包含一N型功函數金屬(N-type work-function metal；NWFM)或一P型功函數金屬(P-type work-function metal；PWFM)，且該線切割製程係於該N型功函數金屬的沉積前進行，或者該線切割製程係於該P型功函數金屬的沉積後進行。
  3. 如申請專利範圍第1項所述之半導體裝置的製作方法，其中該線切割製程形成具有複數個線切割區側壁之一線切割區域，該金屬閘極線於該第一閘極區域和該第二閘極區域之每一者上具有一第一厚度，該金屬閘極線於該些線切割區側壁之每一者上具有一第二厚度，且該第二厚度小於該第一厚度。
  4. 如申請專利範圍第3項所述之半導體裝置的製作方法，其中該金屬閘極線包含沉積於該第一閘極區域和該第二閘極區域之每一者上的一P型功函數金屬和一N型功函數金屬，且該金屬閘極線包含沉積於該些線切割區側壁之每一者上的該N型功函數金屬。
  5. 一種半導體裝置的製作方法，包含：形成從一基材延伸之複數個鰭片元件，其中該些鰭片元件之每一者包含一閘極區域，且一第一介電層係沉積於每一個相鄰的閘極區域之間；沉積一第一功函數金屬層於該些鰭片元件之每一者的該閘極區域上；形成一犧牲金屬層於該第一功函數金屬層上；於形成該犧牲金屬層後，使用一圖案化硬遮罩層來定義一切割區域，其中該圖案化硬遮罩層包含一開口，且該開口對應至所定義之該切割區域；以及經由於該圖案化硬遮罩層中之該開口進行一蝕刻製程，以移除該犧牲金屬層和該第一功函數金屬層，其中於進行該蝕刻製程中，該犧牲金屬層避免該第一介電層之移除。
  6. 如申請專利範圍第5項所述之半導體裝置的製作方法，更包含：於進行該蝕刻製程後，沉積一第二介電層於一線切割之中，其中該線切割係藉由該蝕刻製程所形成；移除該犧牲金屬層；以及沉積一第二功函數金屬層於該第一功函數金屬層上並至少部分地在沉積於該線切割中之該第二介電層的一側壁上。
  7. 如申請專利範圍第6項所述之半導體裝置的製作方法，更包含：沉積一黏著層於該些鰭片元件之每一者的該閘極區域上；以及形成一金屬層於該黏著層上。
  8. 如申請專利範圍第6項所述之半導體裝置的製作方法，其中該第一功函數金屬層包含一P型功函數金屬，且該第二功函數金屬層包含一N型功函數金屬。
  9. 一種半導體裝置，包含：從一基材延伸之一第一鰭片和一第二鰭片，其中該第一鰭片具有一第一閘極區域，且該第二鰭片具有一第二閘極區域；一第一金屬層，設置於該第一閘極區域上並沿著一介電層之一第一側的一第一側壁，其中該介電層係形成於一線切割區域中，其中該第一金屬層於該第一閘極區域上具有一第一厚度，該第一金屬層沿著該介電層之該第一側的該第一側壁具有一第二厚度，且該第二厚度小於該第一厚度；以及一第二金屬層，設置於該第二閘極區域上並沿著該介電層之一第二側的一第二側壁，其中該第二側壁係相對於該第一側壁，該第二金屬層於該第二閘極區域上具有該第一厚度，且該第二金屬層沿著該介電層之該第二側的該第二側壁具有該第二厚度。
  10. 如申請專利範圍第9項所述之半導體裝置，其中該第一金屬層和該第二金屬層包含設於該第一閘極區域和該第二閘極區域之每一者上的一P型功函數金屬和一N型功函數金屬，且該第一金屬層和該第二金屬層包含沉積於該介電層之該第一側壁與該第二側壁的每一者中的該N型功函數金屬。
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