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TWI668185B - 薄膜電晶體的製備方法 - Google Patents

薄膜電晶體的製備方法 Download PDF

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TWI668185B
TWI668185B TW106121855A TW106121855A TWI668185B TW I668185 B TWI668185 B TW I668185B TW 106121855 A TW106121855 A TW 106121855A TW 106121855 A TW106121855 A TW 106121855A TW I668185 B TWI668185 B TW I668185B
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陳墨
Mo Chen
張立輝
Li-hui ZHANG
李群慶
Qun-Qing Li
范守善
Shou-Shan Fan
Original Assignee
鴻海精密工業股份有限公司
Hon Hai Precision Industry Co., Ltd.
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Abstract

本發明涉及一種薄膜電晶體的製備方法，包括：提供一基板，在基板設置一閘極，一閘極絕緣層，一半導體層；在半導體層設置兩掩模塊，厚度為H，間隔距離為L；向基板沈積一第一導電薄膜層，厚度為D，沈積方向與條狀掩模塊的厚度方向夾角θ1，θ1<tan-1(L/H)；改變沈積方向，向基板沈積一第二導電薄膜層，沈積方向與條狀掩模塊的厚度方向夾角θ2，θ2<tan-1[L/(H+D)]，0<Htanθ1+(H+D)tanθ2-L<10nm，第一導電薄膜層和第二導電薄膜層即作為一源極、一汲極。

Description

薄膜電晶體的製備方法
本發明涉及微納加工技術領域，特別涉及一種薄膜電晶體的製備方法。
先前技術在製備小尺寸的結構時，如果通過直接加工的方法，加工尺寸多數由加工設備的性能決定。而直接加工出細槽小於10nm的結構，已經超出了絕大多數設備的極限。即便可以加工，成本和成品率也不容易控制。
而若想得到小的微細結構，常規的方法如蒸發剝離或蝕刻方法等都要先由光刻膠得到小尺寸的結構，然後再基於此結構進行後續的加工。然，這些方法的問題在於：首先，小尺寸的光刻膠很難實現，過厚的膠本身很難立住，容易倒塌，過薄的膠很難實現圖形轉移；其次，剝離或者蝕刻過程會對光刻膠有影響，導致光刻膠的殘留，對後續結構產生影響。同時，採用上述小尺寸結構製備的產品也會相應受到限制，如薄膜電晶體等。
有鑒於此，提供一種方法簡單、易操作的薄膜電晶體的製備方法實為必要。
一種薄膜電晶體的製備方法，其包括以下步驟：提供一基板，在所述基板的表面設置一閘極，在所述閘極遠離基板的表面設置一閘極絕緣層；在所述閘極絕緣層遠離所述閘極的表面設置一半導體層；在所述半導體層的表 面設置間隔的兩條狀掩模塊，兩條狀掩模塊的厚度為H，兩條狀掩模塊的間隔距離為L，設定該條狀掩模塊遠離半導體層的表面為第一區域，該兩條狀掩模塊相對的兩側表面為第二區域，相鄰條狀掩模塊之間暴露的半導體層的表面為第三區域；向設置有條狀掩模塊的基板表面沈積一第一導電薄膜層，該第一導電薄模層的厚度為D，並使得沈積方向與條狀掩模塊的厚度方向夾角為θ1，且θ1<tan-1(L/H)；改變沈積方向，向設置有條狀掩模塊的基板表面沈積一第二導電薄膜層，使得沈積方向與條狀掩模塊的厚度方向夾角為θ2，θ2<tan-1[L/(H+D)]，且所述第一導電薄膜層和第二導電薄膜層覆蓋整個第二區域，並使得0<Htanθ1+(H+D)tanθ2-L<10nm，則該第一導電薄膜層與第二導電薄膜層在第三區域內的間隔區域為奈米級溝道，位於第三區域的所述第一導電薄膜層和第二導電薄膜層即作為一源極、一汲極。
相較于先前技術，本發明所述薄膜電晶體的製備方法，該薄膜電晶體中的奈米級溝道採用側向沈積方法，沈積過程中通過調節沈積參數即可實現奈米級溝道，無需蝕刻、剝離等方法輔助，對基板材料無損傷；側向沈積方法能夠精確定位製備，可選定任意位置製備奈米級溝道；該方法製備的奈米級溝道的寬度可根據需要進行調節；同時，溝道兩側可沈積不同的材料，從而可以實現奈米級溝道兩側是由不同材料構成，從而製備出源、汲電極材料不同的薄膜電晶體。
10、21、30、41‧‧‧基板
11、31‧‧‧光刻膠掩模層
12、32‧‧‧圖案化掩模層
121、122、321、421‧‧‧條狀掩模塊
13、33、43‧‧‧第一薄膜層
14、34、44‧‧‧第二薄膜層
20‧‧‧薄膜電晶體
22‧‧‧閘極
23‧‧‧閘極絕緣層
24‧‧‧半導體層
25‧‧‧第一導電薄膜層
26‧‧‧第二導電薄膜層
27‧‧‧源極
28‧‧‧汲極
46‧‧‧奈米帶
42‧‧‧半導體薄膜
45、35‧‧‧奈米級微結構
圖1為本發明第一實施例提供的所述奈米級溝道的製備方法的流程圖。
圖2為本發明第一實施例提供的顯影後得到的所述條狀掩模塊的結構示意圖。
圖3為本發明第一實施例提供的奈米級溝道的掃描電鏡照片。
圖4為本發明提供的第一薄膜層和第二薄膜層的沈積方法的流程圖。
圖5為本發明提供的第一薄膜層和第二薄膜層的沈積方法的流程圖。
圖6為本發明第二實施例提供的具有奈米級溝道的薄膜電晶體的製備方法的流程圖。
圖7為本發明第三實施例提供的奈米級微結構的製備方法的流程圖。
圖8為本發明第四實施例提供的奈米帶的製備方法的流程圖。
下面將結合具體實施例，對本發明提供的奈米級溝道、薄膜電晶體、奈米微結構、奈米帶的製備方法作進一步詳細說明。
請一併參閱圖1、2，本發明第一實施例提供的奈米級溝道的製備方法，其包括以下步驟：步驟S11，提供一基板10，在所述基板10的表面設置一光刻膠掩模層11，該光刻膠掩模層11的厚度為H；步驟S12，對該光刻膠掩模層11曝光和顯影得到一圖案化掩模層12，該圖案化掩模層12包括複數平行且間隔設置的條狀掩模塊121，相鄰條狀掩模塊121的間隔距離為L，設定該圖案化掩模層12遠離基板10的表面為第一區域I，該圖案化掩模層12相對於該光刻膠掩模層11增加的表面為第二區域II，相鄰條狀掩模塊121之間暴露的基板10的表面為第三區域III；步驟S13，以條狀掩模塊121的延伸方向為旋轉軸旋轉所述基板10，使得該基板10與水準方向夾角為θ1，且θ1<tan-1(L/H)，沿豎直方向向設置有條狀掩模塊121的基板10的表面沈積一第一薄膜層13，該第一薄膜層13的厚度為D； 步驟S14，將該基板10旋轉回至水準方向，以該旋轉方向繼續旋轉基板10至該基板10與水準方向夾角為θ2，且θ2<tan-1[L/(H+D)]，沿豎直方向向設置有條狀掩模塊121的基板10的表面沈積一第二薄膜層14，並使得0<Htanθ1+(H+D)tanθ2-L<10nm，則該第一薄膜層13與第二薄膜層14在第三區域內的間隔區域為奈米級溝道。
在步驟S11中，所述基板10的材料不限，可為二氧化矽、氮化矽等材料形成的絕緣基板，金、鋁、鎳、鉻、銅等材料形成的金屬基板或者矽、氮化鎵、砷化鎵等材料形成的半導體基板。本實施例中，所述基板10的材料為矽基板。
所述光刻膠掩模層11主要起到遮擋作用。所述光刻膠掩模層11的材料為光刻膠。其中，光刻膠的種類不限，可為正性光刻膠或負性光刻膠，可為電子束光刻膠、紫外光刻膠等，如S9912光刻膠、SU8光刻膠、PMMA膠、ZEP膠、HSQ膠等。所述光刻膠掩模層11可通過將光刻膠採用旋塗的方法直接塗敷於所述基板10上形成。所述光刻膠掩模層11的厚度H的範圍可根據需要調節。所述光刻膠掩模層11的厚度H為200奈米-400奈米。優選地，所述光刻膠掩模層11的厚度H為300奈米-400奈米。本實施例中，所述光刻膠掩模層11的材料為HSQ膠，厚度為400奈米。
在步驟S12中，對所述光刻膠掩模層11進行曝光時，可預先在所述光刻膠掩模層11的表面設定一曝光圖案，再對該曝光圖案對應的光刻膠掩模層11進行曝光。其中，所述曝光圖案的形狀、尺寸可根據需要進行設定。本實施例中採用電子束曝光，曝光強度及時間可根據光刻膠厚度及材料調節。曝光後，將該光刻膠掩模層11進行顯影。具體地，將該光刻膠掩模層11浸置於一顯影溶液中，所述顯影溶液與曝光區域充分反應，以去除部份光刻膠，從而得到一圖案化掩模層12。設定該圖案化掩模層12遠離基板10的表面為第一區域I， 該第一區域I即所述條狀掩模塊121的頂面；去除部份光刻膠後，該圖案化掩模層12相對於光刻膠掩模層11增加了部份表面，該部份表面垂直於所述基板10的表面，將該增加的表面設定為第二區域II，該第二區域II即所述條狀掩模塊121的側表面；設定相鄰條狀掩模塊121間暴露的基板10的表面為第三區域III。本實施例中，所述顯影溶液為TMAH溶液，顯影時間為90s。所述圖案化掩模層12包括複數平行且間隔設置的條狀掩模塊121。具體地，該複數條狀掩模塊121可排列為一排，也可排列為多排。其中，每排中相鄰兩條狀掩模塊121的間隔距離為L。相鄰條狀掩模塊121的間隔距離L為200奈米-1000奈米。優選地，相鄰條狀掩模塊121的間隔距離L為400奈米-500奈米。本實施例中，相鄰條狀掩模塊121的間隔距離L為400奈米。
在步驟S13中，由於該複數條狀掩模塊121互相平行，該複數條狀掩模塊121的延伸方向為同一延伸方向，因此，可選擇任一條狀掩模塊121的延伸方向為旋轉軸的方向旋轉該基板10。旋轉基板10後，該基板10所在平面與水準方向的夾角為θ1，且θ1<tan-1(L/H)。又，所述條狀掩模塊121的厚度方向與該基板10的表面垂直，且沈積方向為豎直方向，因此，沈積方向與條狀掩模塊121厚度方向的夾角也為θ1，該夾角和基板所在平面與水準方向的夾角相同。優選地，該夾角θ1的範圍為θ1 45°。本實施例中，該夾角θ1為30°。可以理解，在沿豎直方向沈積該第一薄膜層13時，由於該基板10與水準方向呈一定角度，且該基板10上設置有間隔分佈的條狀掩模塊121，該第一薄膜層13不會覆蓋所述基板10及條狀掩模塊121的整個表面，該基板10及條狀掩模塊121的部份表面由於條狀掩模塊121的遮擋而未沈積該第一薄膜層13。進一步，該基板10的表面未沈積所述第一薄膜層13的位置可通過調節夾角θ1、條狀掩模塊121的厚度H或間隔距離L進行調節。
所述第一薄膜層13的材料可為金、鎳、鈦、鐵、銅、鋁等金屬材料，也可為氧化鋁、氧化鎂、氧化鋅、氧化鉿、二氧化矽等非金屬材料。所述第一薄膜層13的材料不限於上述列舉材料，只要確保材料能夠沈積為薄膜即可。所述第一薄膜層13可通過電子束蒸鍍法、磁控濺射法等方法沈積。所述第一薄膜層13的厚度D的範圍為D<40奈米。本實施例中，所述第一薄膜層13通過電子束蒸鍍法沈積形成，該第一薄膜層13的材料為鋁，厚度D為30奈米。
在步驟S14中，將該基板10旋轉至水準方向的過程可根據需要選擇順時針或逆時針方向旋轉，只要能夠保證沈積材料仍能夠沈積至設置有條狀掩模塊121的表面即可。所述基板10旋轉至水準方向後，按照該旋轉方向繼續旋轉至該基板10與水準方向夾角為θ2，且θ2<tan-1[L/(H+D)]。同樣，沈積方向與條狀掩模塊121厚度方向的夾角也為θ2。優選地，該夾角θ2的範圍為θ2 45°。本實施例中，該夾角θ2為30°。同樣地，在沿豎直方向沈積該第二薄膜層14時，由於該基板10與水準方向呈一定角度，且該基板10上設置有間隔分佈的條狀掩模塊121，該第二薄膜層14不會覆蓋所述基板10及掩模塊121的整個表面，該基板10及條狀掩模塊121的部份表面由於條狀掩模塊121的遮擋而未沈積該第二薄膜層14。又由於在沈積該所述第一薄膜層13及第二薄膜層14的過程中，參數H、θ1、θ2、D、L符合0<Htanθ1+(H+D)tanθ2-L<10nm的條件，從而使得該第一薄膜層13和第二薄膜層14在所述基板10的表面上間隔設置，且間隔的區域的間隔距離在奈米級範圍內。具體地，該間隔距離小於20奈米。優選地，該間隔距離小於10奈米。本實施例中，該間隔距離為9.67奈米。請參閱圖3，圖3為通過側向沈積得到的奈米級溝道的掃描電鏡照片。
所述第二薄膜層14的材料可為金、鎳、鈦、鐵、銅、鋁等金屬材料，也可為氧化鋁、氧化鎂、氧化鋅、氧化鉿、二氧化矽等非金屬材料。所述第二薄膜層14的材料不限於上述列舉材料，只要確保材料能夠沈積為薄膜即可。 所述第二薄膜層14的材料與所述第一薄膜層13的材料可以相同，也可以不同。所述第二薄膜層14可通過電子束蒸鍍法、磁控濺射法等方法沈積。所述第二薄膜層14的厚度不限，可根據需要調節。本實施例中，所述第二薄膜層14通過電子束蒸鍍法沈積形成，該第二薄膜層14的材料為鋁，厚度為30奈米。
進一步，在豎直沈積過程中可以如圖1為豎直向下沈積薄膜層，同樣也可豎直向上沈積。請參閱圖4，將設置有條狀掩模塊121的基板10的表面反轉方向設置為向下時，通過豎直向上沈積，也同樣可在基板10及條狀掩模塊121上沈積薄膜層。同時，沈積過程中的夾角等參數與豎直向上沈積的方向相同。
進一步，向設置有條狀掩模塊121的基板10上沈積薄膜層的方法不限於此，只要滿足沈積第一薄膜層13時，沈積方向與條狀掩模塊121的厚度方向夾角為θ1，沈積第二薄膜層14時，沈積方向與條狀掩模塊121的厚度方向夾角為θ2且符合0<Htanθ1+(H+D)tanθ2-L<10nm即可。可以理解，該沈積方向應在垂直於條狀掩模塊121的延伸方向的平面內進行調節。請參閱圖5，當設置有條狀掩模塊121的基板10為水準固定放置時，可通過改變沈積方向與條狀掩模塊121的厚度方向夾角來實現沈積的目的，即調節沈積方向與條狀掩模塊121厚度方向夾角為θ1，沈積該第一薄膜層13；再調節沈積方向與條狀掩模塊121厚度方向夾角為θ2，沈積該第二薄膜層14。
本發明提供的奈米級溝道的製備方法，通過採用側向沈積的方法得到奈米級溝道，沈積過程中通過調節沈積過程參數即可實現奈米級溝道，無需蝕刻、剝離等方法輔助，對基板材料無損傷；側向沈積方法能夠精確定位製備，可選定任意位置製備奈米級溝道；該方法製備的奈米級溝道的寬度可根據需要進行調節；同時，溝道兩側可沈積不同的材料，從而可以實現奈米級溝道兩側是由不同材料構成。
請參閱圖6，本發明第二實施例提供一種具有奈米級溝道的薄膜電晶體20的製備方法，其包括以下步驟：步驟S21，提供一基板21，在所述基板21的表面設置一閘極22，在所述閘極22遠離基板21的表面設置一閘極絕緣層23；步驟S22，在所述閘極絕緣層23遠離所述閘極22的表面設置一半導體層24；步驟S23，在所述半導體層24的表面設置間隔的兩條狀掩模塊121、122，兩條狀掩模塊的厚度為H，兩條狀掩模塊的間隔距離為L；步驟S24，以條狀掩模塊的延伸方向為旋轉軸旋轉該半導體層24，使得該半導體層24與水準方向夾角為θ1，且θ1<tan-1(L/H)，沿豎直方向向設置有條狀掩模塊的半導體層24表面沈積一第一導電薄膜層25，該第一導電薄膜層25的厚度為D；步驟S25，將該半導體層24旋轉回至水準方向，以該旋轉方向繼續旋轉基板至該基板與水準方向夾角為θ2，且θ2<tan-1[L/(H+D)]，沿豎直方向向設置有條狀掩模塊的半導體層24表面沈積一第二導電薄膜層26，並使得0<Htanθ1+(H+D)tanθ2-L<10nm，則該第一導電薄膜層25與第二導電薄膜層26之間的區域為奈米級溝道，所述第一導電薄膜層25和第二導電薄膜層26即作為一源極27、一汲極28。
在步驟S21中，所述閘極22由導電材料組成，該導電材料可選擇為金屬、ITO、ATO、導電銀膠、導電聚合物以及導電奈米碳管等。該金屬材料可以為鋁、銅、鎢、鉬、金、鈦、鈀或任意組合的合金。
所述閘極絕緣層23的材料可選擇為氧化鋁、氧化鉿、氮化矽、氧化矽等硬性材料或苯並環丁烯(BCB)、聚酯或丙烯酸樹脂等柔性材料。
所述閘極絕緣層23通過磁控濺射法、電子束沈積法或原子層沈積法等形成於所述閘極22的表面並覆蓋所述閘極22。本實施例中，所述閘極絕緣層23通過原子層沈積法形成，該閘極絕緣層23為氧化鋁層。
在步驟S22中，所述半導體層24的材料可為砷化鎵、磷化鎵、氮化鎵、碳化矽、矽化鍺、矽、鍺、奈米碳管、石墨烯、硫化鉬等。所述半導體層24可根據材料不同，採用直接平鋪、外延生長、氣相沈積法等方法形成於所述閘極絕緣層23的表面。進一步，當所述半導體層24為奈米碳管層、石墨烯層或硫化鉬層時，可通過光刻膠轉移至所述閘極絕緣層23的表面，再將光刻膠去掉即可。所述半導體層24的厚度可根據需要製備。所述半導體層24的厚度小於10奈米。本實施例中，所述半導體層24的厚度為2奈米。
在步驟S23-S25中，在所述半導體層24的表面製備奈米級溝道的方法與第一實施例提供的奈米級溝道的製備方法相似，其區別在於，本實施例是直接在所述半導體層24的表面上沈積導電薄膜層並作為源極和汲極，從而直接製備出具有奈米級溝道的薄膜電晶體。具體地，設定該條狀掩模塊121、122遠離半導體層24的表面為第一區域I，該第一區域I即所述條狀掩模塊121、122的頂面；設定所述條狀掩模塊121、122的側面為第二區域II；設定兩條狀掩模塊121、122間暴露的半導體層24的表面為第三區域III。所述第一導電薄膜層25和第二導電薄膜層26可為金、鎳、鈦、鐵、鋁等金屬材料。具體地，設置在所述半導體層14的表面的第一導電薄膜層25和第二導電薄膜層26，即作為所述薄膜電晶體20的源極27和汲極28。
進一步，製備薄膜電晶體的方法不限於此，只要通過上述步驟S23-S25製備得到所述源極27和汲極28，從而使得薄膜電晶體具有奈米級溝道即可。例如，可通過上述方法先製備源極、汲極，再製備閘極，從而得到頂柵型薄膜電晶體。
進一步，在形成所述源極27和汲極28後還可包括去除兩條狀掩模塊121、122的步驟。去除兩條狀掩模塊121、122的方法可採用化學試劑去除，並保證該化學試劑不會與其它結構反應。具體地，將步驟S25中得到的結構置於丙酮溶液中，兩條狀掩模塊121、122溶於丙酮溶液中被去除。當所述第一導電薄膜層25和第二導電薄膜層26為非自支撐結構時，在去除兩條狀掩模塊121、122的過程中，位於第一區域及第二區域的導電薄膜層由於失去支撐也同時被去掉。去除兩條狀掩模塊121、122後，所述第一導電薄膜層25和第二導電薄膜層26仍設置在所述半導體層24的表面部份，即作為所述薄膜電晶體20的源極27和汲極28。當所述第一導電薄膜層25和第二導電薄膜層26為自支撐結構時，在去除兩條狀掩模塊121、122後，位於第一區域及第二區域的第一導電薄膜層25和第二導電薄膜層26可通過乾式蝕刻去掉。所謂自支撐結構是指該結構可以無需一支撐體而保持一特定的結構。
請參閱圖7，本發明第三實施例提供一種奈米級微結構的製備方法，其包括以下步驟：步驟S31，提供一基板30，在所述基板30的表面設置一光刻膠掩模層31，該光刻膠掩模層的厚度為H；步驟S32，對該光刻膠掩模層31曝光、顯影得到一圖案化掩模層32，該圖案化掩模層32包括複數平行且間隔設置的條狀掩模塊321，相鄰條狀掩模塊的間隔距離為L；步驟S33，以條狀掩模塊的延伸方向為旋轉軸旋轉所述基板30，使得該基板與水準方向夾角為θ1，且θ1<tan-1(L/H)，沿豎直方向向設置有條狀掩模塊的基板表面沈積一第一薄膜層33，該第一薄膜層33的厚度為D；步驟S34，將該基板30旋轉回至水準方向，以該旋轉方向繼續旋轉基板至該基板與水準方向夾角為θ2，且θ2<tan-1[L/(H+D)]，沿豎直方向向設置有條狀掩 模塊的基板表面沈積一第二薄膜層34，並使得0<L-Htanθ1-(H+D)tanθ2<10nm，則該第一薄膜層33與第二薄膜層34部份重疊；步驟S35，去除條狀掩模塊321，得到部份重疊設置的第一薄膜層33及第二薄膜層34；步驟S36，乾式蝕刻所述第一薄膜層33及第二薄膜層34，使非重疊區域全部被蝕刻，從而得到一奈米級微結構35，該奈米級微結構35的寬度與重疊區域的寬度相同。
所述步驟S31-S33與第一實施例中步驟S11-S13相同，目的是在基板上通過設置間隔的條狀掩模塊，並用以沈積薄膜層。
在步驟S34中，該步驟與第一實施例中步驟S14相似，其區別在於，本實施例中，所述第二薄膜層34與第一薄膜層33為部份重疊設置，並且重疊部份的寬度為奈米級寬度。其中，在沈積所述第一薄膜層33和第二薄膜層34的過程中，參數H、θ1、θ2、D、L符合0<L-Htanθ1-(H+D)tanθ2<10nm的條件，從而該第一薄膜層33與第二薄膜層34在基板表面部份重疊，且重疊的區域寬度在奈米級範圍內。
同樣地，向設置有條狀掩模塊321的基板30上沈積薄膜層的方法不限於此，只要滿足沈積第一薄膜層33時，沈積方向與條狀掩模塊321的厚度方向夾角為θ1，沈積第二薄膜層34時，沈積方向與條狀掩模塊321的厚度方向夾角為θ2且符合0<L-Htanθ1-(H+D)tanθ2<10nm。
在步驟S35中，去除條狀掩模塊321的方法可採用化學試劑去除，並保證該化學試劑不會與其它結構反應。具體地，將步驟S34中得到的結構置於丙酮溶液中，所述條狀掩模塊321溶於丙酮溶液中被去除。去除條狀掩模塊321後，如果所述第一薄膜層33與第二薄膜層34為非自支撐結構，則在去除條狀掩模塊321後，薄膜層在第一區域及第二區域的部份由於沒有條狀掩模塊321 的支撐也被去掉，從而只保留有沈積在第三區域內的第一薄膜層33與第二薄膜層34；如果所述第一薄膜層33與第二薄膜層34為自支撐結構，則在去除條狀掩模塊321後，該第一薄膜層33與第二薄膜層34在第一區域、第二區域及第三區域的部份均存在，即該第一薄膜層33與第二薄膜層34保留完整結構。
在步驟S36中，所述乾式蝕刻是指通入一氣體在電場作用下得到一電漿，該電漿可與被蝕刻物質發生反應而得到揮發性物質，比如：電感耦合電漿蝕刻(ICPE)、反應性離子蝕刻(RIE)。具體地，通過向一電漿系統通入一氣體，所述氣體可以為氧氣、氯氣、氫氣、氬氣、四氟化碳等。所述氣體不限於上述列舉氣體，只要該氣體可與該第一薄膜層33和第二薄膜層34發生反應即可。同時，所述第一薄膜層33和第二薄膜層34在蝕刻過程中全部同時被蝕刻。
當所述第一薄膜層33與第二薄膜層34保留完整結構時，該第一區域及第二區域的薄膜層可通過蝕刻等方法先去除掉，再蝕刻位於第三區域的第一薄膜層33與第二薄膜層34。在蝕刻第三區域的第一薄膜層33及第二薄膜層34的過程中，該第一薄膜層33、第二薄膜層34會同時被蝕刻。由於所述第一薄膜層33、第二薄膜層34重疊部份的厚度大於該第一薄膜層33的厚度，也大於該第二薄膜層34的厚度，在第一薄膜層33和第二薄膜層34的蝕刻速率相同的情況下，同時蝕刻第一薄膜層33及第二薄膜層34，在非重疊部份的第一薄膜層及第二薄膜層被蝕刻掉後，所述重疊部份僅部份被蝕刻，而仍未完全被蝕刻掉，則蝕刻得到的剩餘的重疊部份結構即為奈米級微結構。該奈米級微結構的寬度即為重疊部份的寬度。在乾式蝕刻的整個過程中，並沒有設置專門的掩模，而只是單純的蝕刻步驟，即可得到奈米級微結構。
進一步，上述蝕刻過程也可在去除條狀掩模塊321之前進行。具體地，當所述第一薄膜層33及第二薄膜層34沈積完成後，可直接通過乾式蝕刻該第一薄膜層33及第二薄膜層34。可以理解，位於第一區域的第一薄膜層33 及第二薄膜層34首先被蝕刻，第一區域的薄膜層被蝕刻掉後繼續蝕刻第二區域的薄膜層、第三區域的薄膜層。
本發明提供的奈米微結構的製備方法，通過採用側向沈積的方法得到奈米微結構，沈積過程中通過調節沈積過程參數即可實現奈米級微結構；側向沈積方法能夠精確定位製備，可選定任意位置製備奈米級微結構；該方法製備的奈米級微結構的寬度可根據需要進行調節。
請參閱圖8，本發明第四實施例提供一種奈米帶的製備方法，其包括以下步驟：步驟S41，提供一基板41，在所述基板41的表面設置一半導體薄膜42，在所述半導體薄膜42的表面設置間隔的條狀掩模塊421，條狀掩模塊的厚度為H，相鄰兩條狀掩模塊的間隔距離為L；步驟S42，以條狀掩模塊的延伸方向為旋轉軸旋轉該半導體薄膜42，使得該半導體薄膜42與水準方向夾角為θ1，且θ1<tan-1(L/H)，沿豎直方向向設置有條狀掩模塊的半導體薄膜42沈積一第一薄膜層43，該第一薄膜層43的厚度為D；步驟S43，將該半導體薄膜42旋轉回至水準方向，以該旋轉方向繼續旋轉該半導體薄膜42至該半導體薄膜42與水準方向夾角為θ2，且θ2<tan-1[L/(H+D)]，沿豎直方向向設置有條狀掩模塊的半導體薄膜42表面沈積一第二薄膜層44，並使得0<L-Htanθ1-(H+D)tanθ2<10nm，則該第一薄膜層43與第二薄膜層44部份重疊；步驟S44，去除條狀掩模塊421；步驟S45，乾式蝕刻所述第一薄膜層43及第二薄膜層44，從而得到一奈米級微結構45； 步驟S46，以所述奈米級微結構45為掩模蝕刻所述半導體薄膜42，得到一奈米帶46。
在步驟S41中，所述半導體薄膜42為石墨烯、硫化鉬等二維材料。所述半導體薄膜42可通過直接平鋪、氣相沈積等方法形成於所述基板41的表面。所述半導體薄膜42的厚度可根據需要進行設定。本實施例中，所述半導體薄膜42的材料為石墨烯。
所述步驟S42-S45與第三實施例中步驟S33-S36相同，目的是為了製備奈米級微結構。本實施例中，通過上述步驟得到的奈米級微結構45在後續製備奈米帶的過程中可起到掩模的作用。同樣地，設定該條狀掩模塊遠離半導體薄膜的表面為第一區域，該條狀掩模塊的側表面為第二區域，相鄰條狀掩模塊之間暴露的半導體薄膜的表面為第三區域。
在步驟S46中，蝕刻所述半導體薄膜42的方法可繼續採用步驟S45中蝕刻所述第一薄膜層43及第二薄膜層44的方法，上述蝕刻方法可實現蝕刻半導體薄膜42，但同時也會進一步蝕刻所述奈米級微結構45。因此，在蝕刻所述半導體薄膜42時，應保證在蝕刻掉該半導體薄膜42之前，該奈米級微結構45不會被全部蝕刻掉，以使得該奈米級微結構45起到掩模的作用，從而製備得到所述奈米帶。
進一步，在蝕刻所述半導體薄膜42完成後，所述奈米級微結構45未被全部蝕刻掉，則可包括去除該奈米級微結構45的步驟。所述奈米級微結構45可採用濕法蝕刻去除。具體地，可將帶有奈米級微結構45的結構置於鹽酸溶液中，將該奈米級微結構45腐蝕去除。
綜上所述，本發明確已符合發明專利之要件，遂依法提出專利申請。惟，以上所述者僅為本發明之較佳實施例，自不能以此限制本案之申請專 利範圍。舉凡習知本案技藝之人士援依本發明之精神所作之等效修飾或變化，皆應涵蓋於以下申請專利範圍內。

Claims (10)

  1. 一種薄膜電晶體的製備方法，其包括以下步驟：提供一基板，在所述基板的表面設置一閘極，在所述閘極遠離基板的表面設置一閘極絕緣層；在所述閘極絕緣層遠離所述閘極的表面設置一半導體層；在所述半導體層的表面設置間隔的兩條狀掩模塊，兩條狀掩模塊的厚度為H，兩條狀掩模塊的間隔距離為L，設定所述兩條狀掩模塊遠離半導體層的表面為第一區域，該兩條狀掩模塊相對的兩側表面為第二區域，相鄰兩條狀掩模塊之間暴露的半導體層的表面為第三區域；向設置有條狀掩模塊的半導體層的表面沈積一第一導電薄膜層，該第一導電薄模層的厚度為D，並使得沈積方向與條狀掩模塊的厚度方向夾角為θ1，且θ1<tan-1(L/H)；改變沈積方向，向設置有條狀掩模塊的基板表面沈積一第二導電薄膜層，使得沈積方向與條狀掩模塊的厚度方向夾角為θ2，θ2<tan-1[L/(H+D)]，且所述第一導電薄膜層和第二導電薄膜層覆蓋整個第二區域，並使得0<Htanθ1+(H+D)tanθ2-L<10nm，則該第一導電薄膜層與第二導電薄膜層在第三區域內的間隔區域為奈米級溝道，位於第三區域的所述第一導電薄膜層和第二導電薄膜層即作為一源極、一汲極。
  2. 如請求項1所述的薄膜電晶體的製備方法，其中，所述條狀掩模塊的厚度為H為200奈米-400奈米。
  3. 如請求項1所述的薄膜電晶體的製備方法，其中，相鄰兩條狀掩模塊的間隔距離L為200奈米-450奈米。
  4. 如請求項1所述的薄膜電晶體的製備方法，其中，所述沈積方向與條狀掩模塊的厚度方向夾角θ1的範圍為θ1
    Figure TWI668185B_C0001
    45°。
  5. 如請求項1所述的薄膜電晶體的製備方法，其中，所述沈積方向與條狀掩模塊的厚度方向夾角θ2的範圍為θ2
    Figure TWI668185B_C0002
    45°。
  6. 如請求項1所述的薄膜電晶體的製備方法，其中，該條狀掩模塊的延伸方向與沈積方向垂直。
  7. 如請求項1所述的薄膜電晶體的製備方法，其中，進一步包括去除兩條狀掩模塊的步驟，該兩條狀掩模塊通過化學試劑去除。
  8. 如請求項7所述的薄膜電晶體的製備方法，其中，所述第一導電薄膜層和第二導電薄膜層為非自支撐結構，位於第一區域和第二區域的該第一導電薄膜層和第二導電薄膜層隨條狀掩模塊一起去除。
  9. 如請求項7所述的薄膜電晶體的製備方法，其中，所述第一導電薄膜層和第二導電薄膜層為自支撐結構，位於第一區域和第二區域的該第一導電薄膜層和第二導電薄膜層通過乾式蝕刻去掉。
  10. 一種薄膜電晶體的製備方法，其包括以下步驟：提供一基底；在所述基底的表面設置間隔的兩條狀掩模塊，兩條狀掩模塊的厚度為H，兩條狀掩模塊的間隔距離為L，設定所述兩條狀掩模塊遠基底的表面為第一區域，該兩條狀掩模塊相對的兩側表面為第二區域，相鄰條狀掩模塊之間暴露的基底的表面為第三區域；向設置有條狀掩模塊的基底表面沈積一第一導電薄膜層，該第一導電薄模層的厚度為D，並使得沈積方向與條狀掩模塊的厚度方向夾角為θ1，且θ1<tan-1(L/H)；改變沈積方向，向設置有條狀掩模塊的基板表面沈積一第二導電薄膜層，使得沈積方向與條狀掩模塊的厚度方向夾角為θ2，θ2<tan-1[L/(H+D)]，且所述第一導電薄膜層和第二導電薄膜層覆蓋整個第二區域，並使得0<Htanθ1+(H+D)tanθ2-L<10nm，則該第一導電薄膜層與第二導電薄膜層在第三區域內的間隔區域為奈米級溝道，位於第三區域的所述第一導電薄膜層和第二導電薄膜層即作為一源極、一汲極。
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