TWI666751B

TWI666751B - 通孔阻隔層

Info

Publication number: TWI666751B
Application number: TW104138782A
Authority: TW
Inventors: 瑪麗克里薩克; Marie KRYSAK; 弗羅瑞恩格斯坦; Florian Gstrein; 馬克鮑爾; Mark Bohr; 拉米胡拉尼; Rami HOURANI; 露絲布萊恩; Ruth A. Brain
Original assignee: 美商英特爾股份有限公司; Intel Corporation
Priority date: 2014-12-23
Filing date: 2015-11-23
Publication date: 2019-07-21
Also published as: KR102515198B1; US20170330794A1; CN107004598B; WO2016105402A1; KR102379370B1; US20180174893A1; KR102678035B1; TW201635469A; US10672650B2; EP3238236A1; EP3955280B1; KR20220038540A; KR20230044337A; EP3955280A1; US9899255B2; EP3238236B1; CN107004598A; EP3238236A4; KR20170099856A

Abstract

技術係揭示用以在給定的互連層內使選擇之通孔絕緣或電性隔離，以致使導電路由可跨越該等選擇隔離之通孔，而到達該相同層中的其它通孔或互連。此通孔阻隔層可視需要地在給定的互連內之任何數目的位置中被選擇性地實施。用以形成該通孔阻隔層的技術亦被提供，包含第一方法，其使用犧牲鈍化層以促進形成該通孔阻隔層之絕緣體材料的選擇性沉積；第二方法，其使用可濕凹陷聚合物製劑的旋塗以促進形成該通孔阻隔層之絕緣體材料的選擇性沉積；以及第三方法，其使用奈米粒子製劑的旋塗以促進形成該通孔阻隔層之絕緣體材料的選擇性沉積。通常與共形沉積處理相關聯的有害蝕刻處理可被避免。

Description

通孔阻隔層

本發明係關於半導體通孔阻隔層之製造。

在積體電路的製造中，互連通常係使用銅雙重鑲嵌處理而被形成於半導體基板上。該處理典型地以溝渠開始，該溝渠將被蝕刻至電介質層內，且然後，使用物理氣相沉積(PVD)濺鍍處理，而被填充以勢壘/黏著層及晶種層。電鍍處理係接著使用，而以銅金屬填充通孔及溝渠，用以形成互連。惟，因為裝置尺寸按比例縮減且特徵變成較小，所以該等特徵的縱橫比變得更咄咄逼人。典型地，在積體電路結構的給定層內具有複數個通孔。在該結構的一區域中之通孔可藉路由穿過一或多個隨後的電介質層，而被連接至該結構的其他區域中之通孔或互連。

100‧‧‧裝置層

101‧‧‧通孔阻隔層

102‧‧‧基板

103‧‧‧側向互連

104‧‧‧蝕刻阻斷層

105‧‧‧隔離/跨越通孔

106‧‧‧勢壘層

401-408、501-508‧‧‧步驟

410‧‧‧犧牲鈍化層

411‧‧‧金屬

412‧‧‧絕緣體材料

510‧‧‧載有奈米粒子之絕緣體材料

511‧‧‧金屬

512‧‧‧載有聚合物絕緣體材料

700‧‧‧計算系統

702‧‧‧主機板

704‧‧‧處理器

706‧‧‧通訊晶片

V0-V0"、V1-V1"‧‧‧通孔

M1-M1"、M2-M2"‧‧‧金屬線

第1圖描繪依據本發明實施例所組構的積體電路結構；第2a至2c圖描繪依據本發明實施例之使用選擇性沉積以形成通孔阻隔層的種種處理細節；第2d至2f圖描繪第2a至2c圖中所示之實例處理的替代橫剖面視圖；第3a至3d圖描繪依據本發明另一實施例之使用旋塗以形成通孔阻隔層的種種處理細節；第3e至3h圖描繪第3a至3d圖中所示之實例處理的替代橫剖面視圖；第4圖描繪依據本發明種種實施例之使用選擇性沉積以形成通孔阻隔層的進一步處理細節；第5圖描繪依據本發明種種實施例之使用旋塗以形成通孔阻隔層的進一步處理細節；第6a圖描繪依據本發明實施例之可被使用於用以形成通孔阻隔層之以旋塗為主處理中的奈米粒子之化學結構；第6b圖描繪依據本發明實施例之以藉奈米粒子所製成的通孔阻隔層組構之實際互連結構的掃描電子顯微鏡(SEM)影像；以及第7圖描繪以包含互連結構之一或多個積體電路實施的計算系統，該等互連結構係依據本發明實施例而被組構。

【發明內容及實施方式】

技術係揭示用以在給定的互連層內使選擇之通孔絕緣或電性隔離，以致使導電路由可跨越該等選擇隔離之通孔，而到達該相同層中的其它通孔或互連。此通孔阻隔層可視需要地在給定的互連內之任何數目的位置中被選擇性地實施。用以形成通孔阻隔層的第一實施例包含溝渠側壁的選擇性鈍化，繼之以絕緣體材料的選擇性沉積，用以覆蓋溝渠之底部處的金屬。在本質上，鈍化層係犧牲的，且可以以將阻隔或抑制絕緣體材料的隨後沉積免於黏附至該等溝渠側壁之任何材料實施，其中它係在該絕緣體材料被沉積之後去除。用以形成通孔阻隔層的第二實施例包含可濕凹陷絕緣體材料的使用，其可在溝渠底部處有效限制該等材料存在至金屬。在一該情況中，該等絕緣體材料係由當硬化時可變成平滑電介質膜之聚合物材料的無蝕刻濕凹陷所形成，而提供通孔阻隔層。在另一該情況中，用於通孔阻隔層之絕緣體材料係藉由使電介質奈米粒子懸浮於有機溶劑中，而予以形成。該等粒子可被控制地旋塗並以所需之厚度限制至溝渠底部，且最後，當硬化時可轉變成平滑電介質膜，而提供通孔阻隔層。

綜覽

如前文所解說地，在典型的互連結構中，於各電介質層，或所謂層間電介質(ILD)層內，具有複數個通孔。傳統地，在給定層的一區域中之通孔可藉路由穿過一或多個隨後的電介質層，而被電性連接至該相同層的其他區域中之通孔或互連。該多層互連路由易於增加積體電路結構的厚度，且進一步牽涉到額外複雜的處理步驟。為此，有必要對互連路由選項。

因此，且依據本發明之實施例，技術係揭示用以在給定的ILD層內使選擇的通孔絕緣或電性隔離，以致使導電路由可跨越該等選擇隔離之通孔，而到達該相同ILD層中的其它通孔或互連。通常，此側向導電互連係不可能的，因為在未隔離之通孔間的意外短路將發生。因此，以及如依照此揭示而應理解的是，在此所提供之技術允許在給定的互連結構之各ILD層內更多的路由選項。例如，所選擇施加之絕緣體層可被實施成相對薄的圖案化之電性絕緣電介質膜。所選擇施加之絕緣層通常可被視為反通孔連接或抗通孔或通孔阻隔層。為簡明、順利進行起見，該絕緣層係在此稱為通孔阻隔層。

該通孔阻隔層可視需要地在給定的互連內之任何數目的位置中予以實施。例如，可將通孔阻隔層設置在給定的源極/汲極(S/D)接點與本地互連之間。在更廣泛的意義上，可將一或多個中間通孔與該通孔阻隔層電性隔離，使得在相同層內之兩個外通孔可利用側向導電互連而電性連接，該側向導電互連穿過該等中間的，但電性隔離的通孔而延伸。所以，即使中間通孔金屬可能與側向導電互連接觸，該等中間通孔本身亦可藉由通孔阻隔層的操作而被電性開路。許多其它的用途和組態將依照此揭示而呈明顯。如依照此揭示而應進一步理解的是，藉允許給定的ILD層中之通孔將被旁路或跨越或電性隔離，則在該ILD層內的路由可與閘極方向更正交(OGD)，且與閘極方向更平行(PGD)。該正交係根據裝置架構而在諸如，層M2、M3、等等之在本地互連(有時候被稱作M0及M1)上面的層中，特別有用。此又允許更多的小區間(PGD)及小區內(OGD)的路由資源和可撓性，且大大地增加區塊密度。

如依照此揭示而應進一步理解的是，使用共形沉積而繼之以微影及蝕刻步驟的傳統技術，將很難以在互連內的特定位置中圖案化或沉積通孔阻隔層。例如，該等傳統處理之蝕刻需求係相對嚴苛的，且可損害其它的組件。此外，在溝渠壁上的共形沉積將由於增大之縱橫比，而增加隨後縫隙填充的困難度。為此，以及依據實施例，方法係在此提供，而允許在給定溝渠之底部處的金屬將被加蓋或覆蓋以絕緣體材料(或抗通孔或反通孔)之層，且不會因絕緣體材料而使溝渠的側壁惡化。因此，在通孔及上方溝渠中所隨後設置的金屬係與在下面的金屬電性隔離。由此，所選擇提供之絕緣體材料被稱作通孔阻隔層。

用以在其中通孔阻隔層係所欲的位置中沉積絕緣體材料之第一實施例包含溝渠側壁的選擇性鈍化，繼之以絕緣體材料至溝渠之底部內的選擇性原子層沉積(ALD)。在某些該等實施例中，選擇性鈍化係僅選擇性地施加至溝渠側壁。在其他實施例中，選擇性鈍化係施加至溝渠側壁及底部二者，且然後，自該溝渠底部選擇性地去除。在任何該等情況中，鈍化層在本質上係犧牲的，且可以以將阻隔絕緣體材料的隨後沉積免於黏附至溝渠側壁之任何材料實施，其中它係在絕緣體材料被沉積之後去除。依據實例實施例，犧牲鈍化層係藉由使用自組裝單分子層(SAM)，而僅選擇性地鈍化電介質以予以達成。如依照此揭示而應理解的是，此方法在電介質(溝渠側壁)上阻隔ALD沉積，但在金屬(溝渠底部)上維持平滑絕緣膜的沉積。在某些實施例中，該絕緣體材料可係例如，高k電介質材料。其他實施例可使用諸如，二氧化矽之任何合適的絕緣體材料。雖然以此方式形成之通孔阻隔層的厚度(例如，使用犧牲鈍化以保護側壁及用於通孔阻隔層的高k電介質)可自一實施例變化至下一者，且將根據諸如，所使用之絕緣體材料的電介質常數以及與將被製造之互連或積體電路之特殊節點相關聯的電流/電壓概況之因子，但在若干該等實例實施例中，通孔阻隔層的厚度係在2至3奈米(nm)的範圍中。

用以在其中通孔阻隔層係所欲的位置中沉積絕緣體材料之第二實施例包含在將被絕緣或電性隔離的金屬上之可濕凹進電介質的使用，其可限制該電介質材料存在至溝渠的底部。在一該情況中，該等絕緣體材料係由當硬化時可最後地變成平滑電介質膜之聚合物材料的無蝕刻濕凹進所形成，而提供通孔阻隔層。在另一該情況中，用於通孔阻隔層之絕緣體材料係藉由使金屬氧化物奈米粒子溶液懸浮於有機溶劑中，而予以形成。該等粒子可被控制地旋塗並以所需之厚度限制至溝渠底部，且最後，當硬化時可轉變成平滑絕緣的電介質膜，而提供通孔阻隔層。雖然以此方式形成之通孔阻隔層的厚度(例如，使用聚合物或奈米粒子之製劑的旋塗以供通孔阻隔層之用)可自一實施例變化至下一者，且將根據諸如，所使用之絕緣體材料以及與特殊電路節點相關聯的電流/電壓概況之因子，但在若干該等實例實施例中，通孔阻隔層的厚度係在5至10奈米(nm)的範圍中。

因此，依據實施例，技術係提供用以在所欲位置中建構通孔阻隔層，而無需共形沉積，藉以排除嚴苛的蝕刻處理。該等技術亦防止溝渠側壁上的沉積，該沉積會導致較高的縱橫比，其又會使金屬填充更困難(諸如，其中填充金屬沉積會在溝渠的頂部導致夾止，而藉以在溝渠底部中留下未填充之空隙的情況)。許多組態及實施例將依照此揭示而呈明顯。

系統架構

第1圖描繪依據本發明實施例所組構的積體電路結構。如可看到的，該結構包含裝置層100及各具有金屬特徵於其中的若干ILD層。該結構可係例如，諸如動態隨機存取記憶體(DRAM)的記憶體。如可看到的，基板102的裝置層100係組構以諸如，存取電晶體T及字線WL之被集成於其中的種種記憶體胞格組件。該等記憶體裝置典型地包含複數個位元胞格，而各胞格通常包含儲存電容器，其係利用由字線所閘控的存取電晶體而被傳達地耦接至位元線。未被顯示之其他典型的記憶體組件亦可加以包含(例如，列及行選擇電路、感測電路、電源選擇電路、等等)。

各ILD層包含種種金屬線(M1、M1’、及M1”，M2、M2’、及M2”)及被形成於電介質材料之內的對應通孔(V0、V0’、及V0”，V1、V1’、及V1”)。請注意的是，所顯示之佈局並不打算要暗示任何特殊的特徵間隔或密度。而是，此佈局僅係任意實例，且任何數目的佈局設計可獲益自本發明之實施例，其中通孔阻隔層係如在此所敘述地形成。如有時候完成地，在此實例結構中之各ILD層通常係藉由蝕刻阻斷層104而與鄰近層隔離或定界線。此外，此實例實施例之各金屬線及通孔係組構以勢壘層106，用以防止金屬移動至ILD之內。其他實施例可包含更少或更多該等層(例如，勢壘層、黏著層、及/或襯裡)。

在此特殊的實例實施例中，通孔V1’係藉由通孔阻隔層101而與在下面的金屬線M1’電性隔離。因此，通孔V1’被進一步設計做為隔離/跨越通孔105。如在此所解說地，阻隔層101係絕緣體層，其切斷通孔與它鄰近導體間之電性接觸，以便允許該特殊的通孔將被跨越。所以，在第1圖中所示之此實例組態中，側向互連103係藉由通過(或穿過，視情況可以是)金屬線M2’而連接金屬線M2至金屬線M2”，而該金屬線M2’係藉由隔離/跨越通孔105的操作而被電性隔離。請注意的是，金屬線M2’仍可和所有其它金屬線一樣地被填充以金屬並處理，即使它仍將與在下面的電路電性隔離。同樣地，請注意的是，側向互連 103可直接有效地通過金屬線M2’或與該金屬線M2’導電性接觸。

如應理解的是，該等通孔阻隔層101可在給定互連結構的任何部分中予以設置，且本發明並不打算要限制至任何特殊的位置。如將進一步理解的是，例如，在此所提供之通孔阻隔層101可具有任何數目的形狀及輪廓，且無需成為平面。相反地，在其他實施例中，通孔阻隔層101可係非平面的，且可包含垂直剖面、水平剖面、斜剖面、及/或圓形或彎曲剖面。通孔阻隔層101亦無需具有遍及其整個長度之均勻的厚度。為此，通孔阻隔層101可以以任何數目的輪廓、形狀、及幾何學形成，只要它們提供電性絕緣/隔離之功效，使得對應導體可被跨越而不造成積體電路的短路或故障操作即可。因此，許多路由計劃係可能的。

第2a至2f圖描繪依據本發明實施例之使用選擇性沉積以形成通孔阻隔層的種種處理細節及實例生成結構。如將依照此揭示而理解的是，在此所提供之技術可使用以製造包含任何類型之電晶體拓樸結構的積體電路，包含諸如以鰭為主電晶體、以奈米線為主電晶體、及以奈米帶為主電晶體的平面拓樸結構及非平面拓樸結構。在此實例實施例中，假定以鰭為主之拓樸結構，其中第2a至2c圖顯示鰭區的橫剖面側視圖，以及第2d至2f圖顯示源極/汲極區的替代橫剖面視圖(自第2a至2c圖之視圖旋轉90度的視圖)。大體上，向下持續(左至右)之對角線交叉陰影部分係電介質材料(例如，諸如二氧化矽、氮化矽、高k電介質、及低k電介質)及蝕刻阻斷物(例如，氮化矽)，以及空白或無陰影部分係導電性材料(例如，諸如銀、金、鈦、鎢、及其合金之材料)，除非另有指示。如可進一步看到的，向上持續(左至右)之對角線交叉陰影部分係半導體鰭(在第2d至2f圖中被最佳地顯示出)，其可係例如，矽、鍺、SiGe、III-V族材料、獲某些其他合適的基板/鰭材料，以及水平交叉陰影表示通孔阻隔層(例如，諸如二氧化矽、氧化鉿、氧化鉿矽、或其它合適之電介質材料的絕緣體材料)。如依照此揭示而應進一步理解的是，所顯示之實例結構的特定細節並不打算要以任何方式限制，且僅係提供以顯示其中可設置阻隔層的不同情況。其實，在此所提供的通孔阻隔層可在任何互連結構中使用，且周圍的積體電路結構本身並非特別地有關聯。因此，該周圍結構的說明係有限的。

如在第2a及2d圖中可看到的，該實例處理流程包含使用遮罩材料(例如，光阻、硬式碳遮罩、或某些其他合適的製作材料)以圖案化通孔阻隔區域。第2b及2e圖顯示在暴露通孔區域中的金屬上之絕緣體材料(通孔阻隔物)的選擇性沉積，其可使用選擇性鈍化層以達成，如將參照第4圖而予以更詳細討論地。依據若干該等實施例，此方法將阻隔溝渠側壁上的ALD沉積，但維持金屬上之平滑絕緣高k膜的沉積。第2c及2f圖顯示已去除遮罩後的結構，例如，其可藉幹灰或其它合適的蝕刻處理而予以執行。該處理可持續以金屬填充處理，其有效產生側向導電互連而延伸橫跨結構的頂部，藉以連接所示之第一及第三通孔，其中通孔阻隔層致使中間通孔被跨越。諸如，勢壘層及襯裡之其他特徵亦可在溝渠中予以設置。

請注意的是，在此實施例中，該通孔阻隔層係平面的。在其他實施例中，通孔阻隔層可係非平面的。在一該情況中，不但通孔阻隔層係如所示地組構，而且被沉積在第2e及2f圖中所示的兩個中間介入的ILD柱上。如在前所解說地，通孔阻隔層可以以要在互連結構的該相同層中電性隔離一或多個通孔與其他通孔所需之任何型式予以實施。

第3a至3d圖描繪依據本發明另一實施例之使用旋塗以形成通孔阻隔層的種種處理細節。如應理解的是，相對於有關通孔阻隔層之結構、材料及本質的第2a至2f圖之在前相關聯的討論亦可同樣地應用於此。第3a及3e圖顯示在旋塗通孔阻隔物材料(例如，高k聚合物材料、或載有奈米粒子製劑、或其它合適的旋塗絕緣體塗料)至結構上之後的生成實例結構。第3b及3f圖顯示在執行濕凹陷以去除過多通孔阻隔物材料後的實例生成結構。請注意的是，在此實例情況中，除了金屬通孔將被電性隔離之外，通孔阻隔層亦越過中間電介質材料(第3f圖)。

第3c及3g圖顯示在圖案化用於局部互連(或半導體的其他特徵)之遮罩後的實例生成結構，以及第3d及3h圖獲得在依據實施例之用以去除過多通孔阻隔物材料之濕剝離處理後的生成結構。在此實例情況中，請注意的是，遮罩包含蝕刻阻斷層，用以協助該形成處理。尤其，相對於濕剝離化學，蝕刻阻斷材料的剝離速率係比通孔阻隔材料的剝離速率更慢。用以製作通孔阻隔層之實例旋塗形成處理的進一步細節將相對於第5圖而被依序提供。

方法論

第4圖描繪依據本發明種種實施例之用以使用選擇性沉積以形成通孔阻隔層的進一步處理細節。如可看到的，兩個實例處理流程被提供(A及B)。大體上，各處理流程包含犧牲鈍化層的使用，其防止或抑制被使用於通孔阻隔層之隨後所沉積的絕緣體材料黏附至溝渠側壁。在此方式中，該犧牲鈍化層允許通孔阻隔層的選擇性沉積。如應理解的是，第4圖已被簡化成僅顯示在ILD層中所形成的溝渠，及將由在溝渠下面之通孔阻隔層所覆蓋的金屬。許許多多其他的組態將呈明顯。例如，該溝渠可具有下方通孔部分及更寬的上方管線部分。而且，雖然金屬係顯示在溝渠下方，但在其他實施例中，金屬可係實際地在溝渠之內。請進一步注意的是，該溝渠組態可變化。例如，在另一實施例中，該溝渠係雙重鑲嵌溝渠，其具有包含下方金屬的下方通孔部分及包含填充金屬(例如，金屬線或其他導電性特徵)的上方溝渠部分。在該實施例中，請注意的是，該下方金屬可在雙重鑲嵌溝渠的下方部分之內或在該溝渠的下方部分之下。而且，該溝渠可進一步包含一或多個勢壘層或襯裡。在此所提供之技術可與任何該等組態一起被使用。

處理流程A：處理流程A包含在401之選擇性鈍化，其中犧牲鈍化層410僅係設置在該等溝渠側壁上，且不在溝渠底部上。因此，在溝渠底部之金屬411係維持不由犧牲鈍化層410所覆蓋。處理流程繼續到403，其包含將形成通孔阻隔層101之絕緣體材料412的選擇性沉積。在若干實例實施例中，選擇性沉積的絕緣體材料412可係例如，諸如SiO2之任何合適的氧化物或高k閘極電介質材料。處理流程A繼續到405，包括鈍化的去除。

處理流程B：處理流程B包含在402之溝渠的非選擇性鈍化，其中犧牲鈍化層410係設置在溝渠側壁二者上，且在溝渠底部上。處理流程繼續到404，其包含自溝渠底部之鈍化層的選擇性去除，此可利用例如，定向(各向異性)蝕刻而予以完成。處理流程繼續到406，其包含將形成通孔阻隔層101之絕緣體材料412的選擇性沉積。在若干實例實施例中，選擇性沉積的絕緣體材料412可係例如，諸如SiO2之任何合適的氧化物或高k閘極電介質材料。處理流程B繼續到408，包括鈍化的去除。

可被使用於403及406所沉積之絕緣體材料412的高k電介質材料的實例包含例如，氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、及鈮酸鉛鋅。在某些實施例中，當使用高k材料時，可在通孔阻隔層101上執行退火處理以增進其品質。通常，通孔阻隔層101的厚度應足以電性隔離目標通孔與其鄰近的金屬互連特徵。

如依照此揭示而應理解的是，在403及406之選擇性沉積可藉由在401或402先沉積犧牲阻隔層而予以設計。在一實施例中，犧牲鈍化層係在溝渠表面上以自組裝單分子層(SAM)實施，其中並不需要高k或其他絕緣體膜(通孔阻隔物)。例如，優先附著至電介質表面(諸如，溝渠側壁)的SAM可由具有長鏈烷烴(十八烷基三氯矽烷、三甲氧基(十八烷基)矽烷、等等)或氟碳(三乙氧基(3,3,4,4,5,5,6,6,7,7,8,8,9,9,10,10,10-全氟癸基)、1-(3,3,4,4,5,5,6,6,7,7,8,8,9,9,10,10,10-全氟癸基)-N,N,N’,N’,N”,N”-三(二甲胺基)矽烷、等等)矽烷鏈之諸如，氯基、烷氧基、及氨基矽烷的矽烷化學品所製成。如應理解的是，依據實施例，碳鏈長度可10至20個碳變化。允許在溝渠底部中之通孔阻隔材料的選擇性沉積之其他合適的犧牲鈍化材料將依照此揭示而呈明顯。

在一特定實例實施例中，鈍化劑分子形成毯式單分子層，其幾乎只阻隔將被阻隔/隔離的金屬表面。其他厚度也可根據所使用於鈍化層的材料而被使用。若鈍化層的選擇性係例如，由於鈍化劑在金屬及電介質表面二者之上的可能反應性而不足時，則可使用熱退火(例如，攝氏450度，30分鐘)及濕蝕刻(例如，50：1 HF：H₂O，1分鐘)以完全去除在金屬表面上所反應的任何鈍化劑，而仍維持在電介質部件(溝渠側壁)之上的鈍化。

在沉積用於通孔阻隔層101的絕緣體材料之後，可藉由例如，在高於攝氏450度的溫度處之熱處理及其他濕蝕刻情形的至少一者而執行405及408之鈍化層的去除。例如，在一實例實施例中，犧牲鈍化層係以自組裝單分子層實施，且可藉由以下而被去除，諸如，以氧化或還原劑破壞基板與單分子層間之共價鍵的任何濕方法，藉由蝕刻掉基板之很薄的層而藉以釋放出分子。依據一些實例實施例，生成的通孔阻隔層101可具有例如，在0.5至10奈米(nm)、或1至5奈米、或2至3奈米之範圍中的厚度。

有許多低溫ALD處理適用以沉積與SAM基的鈍化層阻隔可相容之諸如，HfO2或ZrO2的高k材料。例如，四(二甲胺基)鉿將在ALD處理中與水在攝氏250度反應，用以產生具有良好電性/漏洩性質的HfO₂膜，如下文方程式1所進一步指示地。

一旦設置通孔阻隔層101，可執行隨後的金屬填充沉積處理以填充互連層，其中通孔阻隔層101允許該溝渠將被電性隔離及跨越，如前文所解說地。用於該層的其他處理將依照本揭示而呈明顯，諸如蝕刻阻斷層之以CMP為基礎的平坦化及沉積。

第5圖描繪依據本發明種種實施例之用以使用旋塗以形成通孔阻隔層的進一步處理細節。如可看到的，兩個實例處理流程被提供(A及B)。大體上，各處理流程包含旋塗處理之使用，用以沉積被使用於通孔阻隔層的絕緣體材料。如應理解的是，第5圖已被簡化成僅顯示在ILD層中所形成的溝渠，及將由在溝渠下面之通孔阻隔層101所覆蓋的金屬511。許許多多其他的組態將呈明顯。例如，該溝渠可具有下方通孔部分及更寬的上方管線部分。而且，雖然金屬係顯示在溝渠下方，但在其他實施例中，金屬可係實際地在溝渠之內。而且，該溝渠可進一步包含一或多個勢壘層或襯裡。在此所提供之技術可與任何該等組態一起被使用。

處理流程A：處理流程A包含在501之奈米粒子製劑的旋塗，而藉以提供將形成通孔阻隔層101之載有奈米粒子之絕緣體材料510的沉積。在一些實例實施例中，該旋塗之奈米粒子製劑包含例如，HfOx、ZrOx、TiOx、WOx、TaOx、及CeOx，僅舉出幾個實例。在一特定實例情況中，氧化鉿奈米粒子係以丙烯酸甲酯及苯甲酸配位體的混合物塗層，而在常用有機旋塗溶劑中促進可溶性。第6_a圖描繪該Hf-BZA奈米粒子的化學結構。如應理解的是，粒子尺寸可自一實施例至下一者變化(例如，1至10奈米)，但在一實例情況中，奈米粒子的直徑係在1至2奈米的範圍中，以便致能窄溝渠之良好的間隙填充。在一特定實例之該處理流程中，於丙二醇單甲醚乙酸酯或所謂PGMEA中的稀釋奈米粒子溶液(例如，在PGMEA中之 1.6重量百分比粒子)係分配至晶圓上且搗拌約5秒鐘，然後，被分拆出，以便允許該等奈米粒子沉降至溝渠底部。實例處理流程A進一步以軟烘烤繼續到503，用以驅逐出奈米粒子溶液之過多溶劑(例如，攝氏110度，60秒)，繼之以在505的高溫硬烘烤，用以去除有機配位體及熱交聯氧化鉿芯(例如，攝氏400至450度，1至2小時)，而形成通孔阻隔層101。

處理流程B：處理流程B包含在502之可濕凹陷聚合物製劑的旋塗，而藉以提供將形成通孔阻隔層101之載有聚合物絕緣體材料512的沉積。在一些實例實施例中，該旋塗之聚合物製劑包含例如，HfOx、ZrOx、TiOx、WOx、TaOx、及CeOx。如可進一步看到的，利用旋塗而被沉積至現有溝渠之內的載有聚合物絕緣體材料512會形成負荷過重。該處理流程以軟烘烤繼續到504，用以去除過多溶劑(例如，攝氏80至250度，1至30分鐘)，且可進一步包含平坦化，用以提供所需的厚度均勻性程度。該處理流程以濕凹陷繼續到506，用以使載有聚合物絕緣體材料512凹陷至所需厚度。在一實例實施例中，例如，在有機溶劑(例如，PGMEA、氫氧化四甲銨或所謂TMAH、乳酸乙酯、甲苯、甲基乙基酮、乙酸丁酯、丙酮、甲氧基苯、或其他非極性溶劑)中之材料的受控溶解，被使用以使載有聚合物絕緣體材料凹陷至所需厚度。最後，使晶圓接受高溫硬化(例如，攝氏400至450度，1至2小時)，用以使剩餘的材料密實及交聯。

依據一些實例實施例，由該等以旋塗為基礎的處理流程所導致之生成的通孔阻隔層101可具有例如，在2至15奈米、或4至12奈米、或5至10奈米之範圍中的厚度。第6b圖描繪依據實施例之以如第5圖的處理流程A之旋塗奈米粒子所製成的通孔阻隔層101組構之實際互連結構的掃描電子顯微鏡(SEM)影像。此實例阻隔層101係以具有奈米粒子之HfO₂膜實施。

誠如參照第4圖所解說的，一旦設置第5圖中所示之通孔阻隔層101，可執行隨後的金屬填充沉積處理以填充互連層，其中通孔阻隔層101允許該溝渠將被電性隔離及跨越，如前文所解說地。用於該層的其他處理將依照本揭示而呈明顯，諸如蝕刻阻斷層之以CMP為基礎的平坦化及沉積。

實例系統

第7圖描繪以包含互連結構之一或多個積體電路實施的計算系統700，該等互連結構係依據本發明之實例實施例而被組構及/或製造。如可看到的，計算系統700擁有主機板702。主機板702可包含許多組件，包含但未受限於處理器704及至少一通訊晶片706，其各可被實體及電性耦接至主機板702，或被集成於該處之中。如應理解的是，主機板702可係例如，任何印刷電路板，無論是主板或被安裝在主板上的子板、或僅只系統700的板、等等。根據它的應用，計算系統700可包含一或多個其他組件，其可或可能不被實體及電性耦接至主機板702。該等其他組件可包含，但未受限於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、圖形處理器、數位信號處理器、加密處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、聲頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速度計、迴轉儀、揚聲器、相機、以及主儲存裝置(諸如，硬碟驅動器、小型碟片(CD)、數位多功能碟片(DVD)、等等)。包含在計算系統700中之該等組件的任一者可包含以一或多個導電互連特徵組構之一或多個積體電路結構，如在此所種種敘述的，諸如具有憑藉對應通孔阻隔層101之一或多個隔離/跨越通孔105的互連。例如，該等積體電路結構可被使用以實施包含互連之板上處理器快取記憶體、或記憶體陣列、或其他電路特徵。在某些實施例中，多重功能可被集成至一或多個晶片內(例如，請注意的是，通訊晶片706可係處理器704的一部分或被集成至該處理器704內)。

通訊晶片706致能無線電通訊，用於對計算系統700及來自計算系統700之資料的轉移。“無線電”之用語及其衍生詞可被使用以敘述電路、裝置、系統、方法、技術、通訊頻道、等等，其可透過非固體媒質之調變電磁輻射的使用而傳達資料。該用語並未暗指相關聯的裝置不包含任何佈線，雖然在某些實施例中，它們可能不包含。通訊晶片706可實施若干無線電標準或協議的任一者，包含但未受限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生物，以及被設計為3G、4G、5G、及以上之任何其他的無線電協議。計算系統700可包含複數個通訊晶片706。例如，第一通訊晶片706可專用於較短距離無線電通訊，諸如Wi-Fi及藍牙，以及第二通訊晶片706可專用於較長距離無線電通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其類似者。

計算系統700的處理器704包含被封裝在處理器704內的積體電路晶粒。在本發明之某些實施例中，處理器的積體電路晶粒包含板上記憶體電路，其係以一或多個導電互連特徵組構之一或多個積體電路結構，如在此所種種敘述的。“處理器”之用語可意指任何裝置或裝置的一部分，其可處理例如，來自暫存器及/或記憶體的電子資料，用以轉換該電子資料成為可被儲存於暫存器及/或記憶體中之其他的電子資料。

通訊晶片706可包含被封裝在通訊晶片706內的積體電路晶粒。依據某些該等實例實施例，通訊晶片的積體電路晶粒包含以如在此所種種敘述所形成之一或多個積體電路結構(例如，具有一或多個通孔阻隔層之互連)實施的一或多個裝置。如依照此揭示而應理解的，請注意的是，多重標準之無線電能力可被直接集成至處理器704內(例如，其中任何晶片706的功能係直接集成至處理器704內，而非具有分離的通訊晶片)。進一步請注意的是，處理器704可係具有該等無線電能力的晶片組。總之，可使用任何數目的處理器704及/或通訊晶片706。同樣地，任一晶片或晶片組可具有被集成於其中之多重功能。

在種種實施例中，計算系統700可係膝上型電腦、小筆電、筆記型電腦、智慧型手機、平板電腦、個人數位助理(PDA)、超行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、遊戲控制單元、數位相機、可攜帶式音樂播放器、或數位錄影機。在進一步的實施例中，計算系統700可係任何其他的電子裝置，其可處理資料或使用以一或多個導電互連特徵組構之積體電路特徵，如在此所種種敘述的。

進一步的實例實施例

以下實例屬於進一步的實施例，許許多多的排列及組態將從中而呈明顯。

實例1係積體電路裝置。該裝置包含層間電介質(ILD)層，其具有被形成於其中之複數個溝渠，各溝渠具有側壁及由下方金屬所界定的底部。該裝置進一步包含絕緣體層，在該複數個之中所包含的中央溝渠之底部上，該絕緣體層覆蓋界定該中央溝渠之底部的下方金屬。該裝置進一步包含填充金屬，在該等溝渠的各者中，除了界定該中央溝渠之底部的下方金屬係藉由該絕緣體層而與該填充金屬隔離之外，該填充金屬與界定各溝渠之底部的下方金屬電性接觸。

實例2包含實例1之標的物，其中該複數個溝渠包含三個溝渠，其包括左溝渠、該中央溝渠、及右溝渠，該裝置進一步包含側向互連，其電性連接該左、中央、及右溝渠的填充金屬。

實例3包含實例1或2之標的物，其中該絕緣體層包含高k電介質。

實例4包含實例3之標的物，其中絕緣體層包含氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、及鈮酸鉛鋅之其中至少一者。

實例5包含在前實例的任一者之標的物，且進一步包含以下之至少一者：在填充金屬上面之另一ILD層；在填充金屬上面之鈍化層；在ILD層下面之電子裝置層；在填充金屬上面之電子裝置層；以及在填充金屬上面之接觸層。

實例6包含在前實例的任一者之標的物，其中該絕緣體層具有在0.5奈米(nm)至10奈米(nm)之範圍中的厚度。

實例7包含在前實例的任一者之標的物，其中該絕緣體層的厚度係均勻的，以致使該絕緣體層的最薄部分係在該層的最厚部分之10%內，或在該層的最厚部分之5% 內，或在該層的最厚部分之2%內。

實例8包含在前實例的任一者之標的物，且進一步包含勢壘層，在溝渠側壁與填充金屬之間。其他的溝渠層亦可被設置，諸如襯裡、黏著層、及晶種層。

實例9包含在前實例的任一者之標的物，其中該溝渠係雙重鑲嵌溝渠，其具有下方通孔部分及上方溝渠部分，該下方通孔部分包含下方金屬以及該上方溝渠部分包含填充金屬。請注意的是，該下方金屬可在溝渠之中或在溝渠之下。

實例10係行動計算系統，其包含在前實例的任一者之裝置。

實例11包含實例10之標的物，其中該系統係智慧型手機或平板電腦。其他行動計算裝置將呈明顯，諸如可穿戴計算系統(例如，眼鏡、手鐲、手錶、織品)。在仍其他實施例中，該計算系統無需係行動的，且可係例如，工作台或機上盒或桌上型電腦或遊戲機。在更一般的意義中，在此所提供之互連結構可被使用於任何種類的任何電子裝置中。

實例12係記憶體，其包含實例1至9的任一者之裝置。該記憶體可係揮發性或非揮發性記憶體(例如，RAM、DRAM、SRAM、快閃記憶體、ROM、PROM、EPROM，僅舉出幾個實例)，且可係獨立的記憶體裝置或積體的記憶體裝置(諸如，板上快取或嵌入式記憶體)。

實例13係處理器，其包含實例1至9的任一者之裝置。該處理器可係例如，中央處理單元、圖形處理器、共處理器、視頻處理器、或微控制器。任何該等處理環境可使用在此所提供之種種互連結構。

實例14係通訊晶片，其包含實例1至9的任一者之裝置。該通訊晶片可係例如，Wi-Fi晶片或晶片組、或用於有線或無線通訊鏈路之網路介面晶片。任何該等有線或無線通訊裝置可使用在此所提供之種種互連結構。

實例15係用以形成互連結構之方法。該方法包含形成層間電介質(ILD)層，其具有被形成於其中之複數個溝渠，各溝渠具有側壁及由下方金屬所界定的底部。該方法進一步包含在該複數個之中所包含的中央溝渠之底部上形成絕緣體層，該絕緣體層覆蓋界定該中央溝渠之底部的下方金屬。該方法進一步包含在該等溝渠的各者之中沉積填充金屬，除了界定該中央溝渠之底部的下方金屬係藉由該絕緣體層而與該填充金屬隔離之外，該填充金屬與界定各溝渠之底部的下方金屬電性接觸。

實例16包含實例15之標的物，其中形成該絕緣體層包含：沉積犧牲鈍化層，其抑制隨後所沉積之絕緣體材料黏附至該等溝渠側壁；以及沉積該絕緣體材料至該溝渠內，用以覆蓋界定該中央溝渠之底部的下方金屬。

實例17包含實例16之標的物，其中沉積該絕緣體材料包含原子層沉積。

實例18包含實例16或17之標的物，其中該犧牲鈍化層係實質地沉積在該等溝渠側壁上，且不在界定該中央溝渠之底部的下方金屬上，而藉以保持該下方金屬不受犧牲鈍化層所實質地覆蓋。

實例19包含實例16或17之標的物，其中該犧牲鈍化層係沉積在該等溝渠側壁及界定該中央溝渠之底部的下方金屬二者之上。在一該情況中，該處理進一步包含：自界定該中央溝渠之底部的下方金屬之該鈍化層的去除。

實例20包含實例16至19的任一者之標的物，其中沉積該犧牲鈍化層進一步包含執行熱退火及濕蝕刻的至少一者，用以去除在該下方金屬上所反應的任何鈍化劑。

實例21包含實例16至20的任一者之標的物，其中該犧牲鈍化層係以自組裝單分子層(SAM)實施。

實例22包含實例16至21的任一者之標的物，且進一步包含：去除該犧牲鈍化層。

實例23包含實例22之標的物，其中去除該犧牲鈍化層包含熱處理及濕蝕刻的至少一者。

實例24包含實例15之標的物，其中形成該絕緣體層包含旋塗奈米粒子製劑。

實例25包含實例24之標的物，其中該奈米粒子製劑包含以丙烯酸甲酯及苯甲酸配位體之混合物所塗層的氧化鉿奈米粒子。

實例26包含實例24或25之標的物，其中該奈米粒子製劑包含具有在1至2奈米(nm)的範圍中之直徑的奈米粒子。

實例27包含實例24至26的任一者之標的物，且進一步包含軟烘烤處理，用以驅逐出過多溶劑。

實例28包含實例27之標的物，且進一步包含硬烘烤處理，用以去除有機配位體及熱交聯該絕緣體層的至少一者。

實例29包含實例15之標的物，其中形成該絕緣體層包含可濕凹陷聚合物製劑的旋塗。

實例30包含實例29之標的物，且進一步包含軟烘烤處理，用以驅逐出過多溶劑。

實例31包含實例30之標的物，且進一步包含可濕凹陷聚合物製劑之平坦化。

實例32包含實例30或31之標的物，且進一步包含濕凹陷，用以使該可濕凹陷聚合物製劑凹陷至所需的厚度。

實例33包含實例30至32的任一者之標的物，且進一步包含硬烘烤處理，用以使該絕緣體層密實及交聯的至少一者。

實例34包含實例15至33的任一者之標的物，其中該複數個溝渠包含三個溝渠，其包括左溝渠、該中央溝渠、及右溝渠，該方法進一步包含形成側向互連，其電性連接該左、中央、及右溝渠的填充金屬。

實例35係積體電路裝置。該裝置包含層間電介質(ILD)層，其具有被形成於其中之複數個溝渠，各溝渠具有側壁及由下方金屬所界定的底部，且其中該複數個溝渠包含三個溝渠，其包括左溝渠、該中央溝渠、及右溝渠。該裝置進一步包含絕緣體層，在該複數個之中所包含的中央溝渠之底部上，該絕緣體層覆蓋界定該中央溝渠之底部的下方金屬，其中該絕緣體層包含高k電介質且具有在0.5奈米(nm)至10奈米(nm)之範圍中的厚度。該裝置進一步包含填充金屬，在該等溝渠的各者中，除了界定該中央溝渠之底部的下方金屬係藉由該絕緣體層而與該填充金屬隔離之外，該填充金屬與界定各溝渠之底部的下方金屬電性接觸。該裝置進一步包含側向互連，其電性連接該左、中央、及右溝渠的填充金屬。

實例36包含實例35之標的物，且進一步包含以下之至少一者：在填充金屬上面之另一ILD層；在填充金屬上面之鈍化層；在ILD層下面之電子裝置層；在填充金屬上面之電子裝置層；以及在填充金屬上面之接觸層。

實例37包含實例35或36之標的物，其中該絕緣體層具有在1奈米(nm)至5奈米(nm)之範圍中的厚度。

實例38包含實例35至37的任一者之標的物，其中該絕緣體層的厚度係均勻的，以致使該絕緣體層的最薄部分係在該層的最厚部分之5%內。

實例39包含實例35至38的任一者之標的物，且進一步包含勢壘層，在溝渠側壁與填充金屬之間。

實例40包含實例35至39的任一者之標的物，其中該溝渠係雙重鑲嵌溝渠，其具有下方通孔部分及上方溝渠部分，該下方通孔部分包含下方金屬以及該上方溝渠部分包含填充金屬。請注意的是，該下方金屬可在溝渠之中或在溝渠之下。

實例41係行動計算系統，其包含實例35至40的任一者之裝置。

實例42包含實例41之標的物，其中該系統係智慧型手機或平板電腦。其他行動計算裝置將呈明顯，諸如可穿戴計算系統(例如，眼鏡、手鐲、手錶、織品)。在仍其他實施例中，該計算系統無需係行動的，且可係例如，工作台或機上盒或桌上型電腦或遊戲機。在更一般的意義中，在此所提供之互連結構可被使用於任何種類的任何電子裝置中。

實例43係記憶體，其包含實例35至40的任一者之裝置。該記憶體可係揮發性或非揮發性記憶體(例如，RAM、DRAM、SRAM、快閃記憶體、ROM、PROM、EPROM，僅舉出幾個實例)，且可係獨立的記憶體裝置或積體的記憶體裝置(諸如，板上快取或嵌入式記憶體)。

實例44係處理器，其包含實例35至40的任一者之裝置。該處理器可係例如，中央處理單元、圖形處理器、共處理器、視頻處理器、或微控制器。任何該等處理環境可使用在此所提供之種種互連結構。

實例45係通訊晶片，其包含實例35至40的任一者之裝置。該通訊晶片可係例如，Wi-Fi晶片或晶片組、或用於有線或無線通訊鏈路之網路介面晶片。任何該等有線或無線通訊裝置可使用在此所提供之種種互連結構。

為描繪及說明之目的，上述實例實施例的說明已被提出。其並不打算要排外，或限制本發明至所揭示之精準形式。依照此揭示，許多修正例及變化例係可能的。所意圖的是，本發明之範疇不應由此詳細說明，而是應由隨文所附加之申請專例範圍所限制。對此申請案主張優先權之未來所申請的申請案可能以不同方式主張所揭示之該標的物的權利，且大致地可包含如在此所種種揭示或表明之一或多個限制的任何組合。

Claims

一種積體電路裝置，包含：層間電介質(ILD)層，具有被形成於其中之複數個溝渠，各溝渠具有側壁及由下方金屬所界定的底部；絕緣體層，在該複數個之中所包含的中央溝渠之該底部上，該絕緣體層覆蓋界定該中央溝渠之該底部的該下方金屬；以及填充金屬，在該等溝渠的各者中，除了界定該中央溝渠之該底部的該下方金屬係藉由該絕緣體層而與該填充金屬隔離之外，該填充金屬與界定各溝渠之該底部的該下方金屬電性接觸，其中該複數個溝渠包含三個溝渠，其包括左溝渠、該中央溝渠、及右溝渠，該裝置進一步包含側向互連，其電性連接該左、中央、及右溝渠的該填充金屬。
如申請專利範圍第1項之裝置，其中該絕緣體層包含高k電介質。
如申請專利範圍第1項之裝置，其中該溝渠係雙重鑲嵌溝渠，其具有下方通孔部分及上方溝渠部分，該下方通孔部分包含該下方金屬以及該上方溝渠部分包含該填充金屬。
一種行動計算系統，包含如申請專利範圍第1至3項中任一項之裝置。
一種記憶體，包含如申請專利範圍第1至3項中任一項之裝置。
一種處理器或通訊晶片，包含如申請專利範圍第1至3項中任一項之裝置。
一種用以形成互連結構之方法，包含：形成層間電介質(ILD)層，其具有被形成於其中之複數個溝渠，各溝渠具有側壁及由下方金屬所界定的底部；在該複數個之中所包含的中央溝渠之該底部上形成絕緣體層，該絕緣體層覆蓋界定該中央溝渠之該底部的該下方金屬；以及在該等溝渠的各者之中沉積填充金屬，除了界定該中央溝渠之該底部的該下方金屬係藉由該絕緣體層而與該填充金屬隔離之外，該填充金屬與界定各溝渠之該底部的該下方金屬電性接觸。
如申請專利範圍第7項之方法，其中形成該絕緣體層包含：沉積犧牲鈍化層，其抑制隨後所沉積之絕緣體材料黏附至該等溝渠側壁；以及沉積該絕緣體材料至該溝渠內，用以覆蓋界定該中央溝渠之該底部的該下方金屬。
如申請專利範圍第8項之方法，其中沉積該絕緣體材料包含原子層沉積。
如申請專利範圍第8項之方法，其中該犧牲鈍化層係實質地沉積在該等溝渠側壁上，且不在界定該中央溝渠之該底部的該下方金屬上，而藉以保持該下方金屬不受該犧牲鈍化層所實質地覆蓋。
如申請專利範圍第8項之方法，其中沉積該犧牲鈍化層進一步包含：執行熱退火及濕蝕刻的至少一者，用以去除在該下方金屬上所反應的任何鈍化劑。
如申請專利範圍第8項之方法，其中該犧牲鈍化層係以自組裝單分子層(SAM)實施。
如申請專利範圍第8項之方法，進一步包含：去除該犧牲鈍化層，其中去除該犧性鈍化層包含熱處理及濕蝕刻的至少一者。
如申請專利範圍第7項之方法，其中形成該絕緣體層包含旋塗奈米粒子製劑。
如申請專利範圍第14項之方法，其中該奈米粒子製劑包含以丙烯酸甲酯及苯甲酸配位體之混合物所塗層的氧化鉿奈米粒子。
如申請專利範圍第14項之方法，進一步包含軟烘烤處理，用以驅逐出過多溶劑。
如申請專利範圍第16項之方法，進一步包含硬烘烤處理，用以去除有機配位體及熱交聯該絕緣體層的至少一者。
如申請專利範圍第7項之方法，其中形成該絕緣體層包含可濕凹陷聚合物製劑的旋塗。
如申請專利範圍第18項之方法，進一步包含以下至少一者：用以驅逐出過多溶劑之軟烘烤處理；該可濕凹陷聚合物製劑之平坦化。
如申請專利範圍第19項之方法，進一步包含濕凹陷，用以使該可濕凹陷聚合物製劑凹陷至所需的厚度。
如申請專利範圍第19項之方法，進一步包含硬烘烤處理，用以使該絕緣體層密實及交聯的至少一者。
如申請專利範圍第7至21項中任一項之方法，其中該複數個溝渠包含三個溝渠，其包括左溝渠、該中央溝渠、及右溝渠，該方法進一步包含形成側向互連，其電性連接該左、中央、及右溝渠的該填充金屬。
一種積體電路裝置，包含：層間電介質(ILD)層，具有被形成於其中之複數個溝渠，各溝渠具有側壁及由下方金屬所界定的底部，且其中該複數個溝渠包含三個溝渠，其包括左溝渠、中央溝渠、及右溝渠；絕緣體層，在該複數個之中所包含的該中央溝渠之該底部上，該絕緣體層覆蓋界定該中央溝渠之該底部的該下方金屬，其中該絕緣體層包含高k電介質且具有在0.5奈米(nm)至10奈米(nm)之範圍中的厚度；填充金屬，在該等溝渠的各者中，除了界定該中央溝渠之該底部的該下方金屬係藉由該絕緣體層而與該填充金屬隔離之外，該填充金屬與界定各溝渠之該底部的該下方金屬電性接觸；以及側向互連，其電性連接該左、中央、及右溝渠的該填充金屬。
如申請專利範圍第23項之裝置，其中該溝渠係雙重鑲嵌溝渠，其具有下方通孔部分及上方溝渠部分，該下方通孔部分包含該下方金屬以及該上方溝渠部分包含該填充金屬。