TWI664714B

TWI664714B - 記憶體裝置及其形成方法

Info

Publication number: TWI664714B
Application number: TW107127603A
Authority: TW
Inventors: 肖莉紅; Li Hong XIAO; 恩博王; Enbo WANG; 湯召輝; Zhao Hui Tang; 陶謙; Qian Tao; 周玉婷; Yu Ting Zhou; 李思晢; Sizhe Li; 李兆松; Zhaosong LI; 劉沙沙; Sha Sha Liu
Original assignee: 大陸商長江存儲科技有限責任公司; Yangtze Memory Technologies Co., Ltd.
Priority date: 2018-06-12
Filing date: 2018-08-08
Publication date: 2019-07-01
Also published as: CN109196643A; US10651193B2; WO2019237248A1; CN109196643B; TW202002248A; US20190378853A1

Abstract

公開了三維記憶體裝置的方法和結構。在示例中，記憶體裝置包括設置在基底上的第一交替導體/介電堆疊層和設置在第一交替導體/介電堆疊層之上的碳化矽層。第二交替導體/介電堆疊層設置在碳化矽層上。記憶體裝置包括相對於基底的表面正交地延伸通過第一交替導體/介電堆疊層並且處於設置在多個凹陷中的磊晶成長材料之上的一個或多個第一結構，以及相對於基底的表面正交地延伸通過第二交替導體/介電堆疊層的一個或多個第二結構。一個或多個第二結構在一個或多個第一結構中的對應結構之上大體上對準。

Description

記憶體裝置及其形成方法

本公開係關於半導體技術領域，並且更具體地，關於三維（3D）記憶體裝置及其製造方法。

快閃記憶體裝置已經經歷了迅速發展。快閃記憶體裝置能夠在不加電的情況下在相當長時間內儲存資料（即，它們是一種形式的非揮發性記憶體），並且具有諸如高積集度水準、快速存取、容易擦除和重寫的優點。為了進一步改善位元密度並降低快閃記憶體裝置的成本，已經開發了三維NAND快閃記憶體裝置。

三維NAND快閃記憶體裝置包括佈置於基底之上的閘極的堆疊層，其中多個半導體溝道穿過字元線並與字元線相交，進入p型和/或n型注入基底中。底/下閘極充當底/下選擇閘極（BSG）。頂/上閘極充當頂/上選擇閘極（TSG）。後段製程（BEOL）金屬起到位元線（BL）的作用。頂/上選擇閘極與底/下閘極之間的字元線/閘極充當字元線（WL）。字元線與半導體溝道的交點形成儲存單元。字元線和位元線典型地彼此垂直放置（例如，在X方向和Y方向上），並且上選擇閘極在垂直於字元線和位元線兩者的方向上（例如，在Z方向上）放置。

本文公開了三維記憶體裝置架構及其製造方法的實施例。公開的結構和方法提供了眾多益處，包括但不限於製造期間的較低的應力以及層在製造期間的較低的彎折。

在一些實施例中，一種記憶體裝置包括基底，該基底在基底的表面中具有多個凹陷。磊晶成長材料形成在多個凹陷中。記憶體裝置包括設置在基底上的第一交替導體/介電堆疊層和設置在第一交替導體/介電堆疊層之上的碳化矽層。第二交替導體/介電堆疊層設置在碳化矽層上。記憶體裝置包括相對於基底的表面正交地延伸通過第一交替導體/介電堆疊層並且在設置在多個凹陷中的磊晶成長材料之上的一個或多個第一結構，以及相對於基底的表面正交地延伸通過第二交替導體/介電堆疊層的一個或多個第二結構。一個或多個第二結構在一個或多個第一結構中的對應結構之上大體上對準。

在一些實施例中，一個或多個第一結構包括一個或多個NAND串。

在一些實施例中，一個或多個第二結構包括一個或多個NAND串。

在一些實施例中，一個或多個NAND串中的每個包括內半導體溝道和一個或多個外介電層。

在一些實施例中，一個或多個外介電層包括至少一個氧化物層和至少一個氮化物層。

在一些實施例中，碳化矽層包括在一個或多個第一結構之上大體上對準的一個或多個摻雜區域。

在一些實施例中，一個或多個摻雜區域摻雜有碳。

在一些實施例中，碳化矽層具有10奈米（nm）和500奈米之間的厚度。

在一些實施例中，第一堆疊層和第二堆疊層均包括交替的氧化物層和鎢層。

在一些實施例中，第一堆疊層和第二堆疊層被佈置成階梯圖案。

在一些實施例中，一種用於形成記憶體裝置的方法包括在基底之上形成第一交替犧牲介電堆疊層，以及穿過第一交替犧牲介電堆疊層形成一個或多個第一開口，一個或多個第一開口在基底中形成對應凹陷。該方法包括在對應凹陷中形成材料以及在一個或多個第一開口中形成一個或多個第一垂直結構。該方法還包括在第一交替犧牲介電堆疊層之上形成碳化矽層。該方法還包括在碳化矽之上形成第二交替犧牲介電堆疊層，以及穿過第二交替犧牲介電堆疊層形成一個或多個第二開口。一個或多個第二開口與一個或多個第一垂直結構對準。該方法還包括在一個或多個第二開口中形成一個或多個第二垂直結構。

在一些實施例中，形成該材料包括在對應凹陷中形成磊晶成長矽。

在一些實施例中，該方法還包括從第一堆疊層和第二堆疊層去除犧牲層，以及利用導電層替換去除的犧牲層。

在一些實施例中，去除犧牲層包括從第一堆疊層和第二堆疊層去除氮化物層，並且其中該替換包括利用鎢替換氮化物層。

在一些實施例中，形成一個或多個第一垂直結構包括形成一個或多個NAND串。

在一些實施例中，形成一個或多個第二垂直結構包括形成一個或多個NAND串。

在一些實施例中，形成第一和第二垂直結構的一個或多個NAND串包括形成一個或多個外介電層以及形成半導體溝道。

在一些實施例中，形成一個或多個外介電層包括形成至少一個氧化物層和至少一個氮化物層。

在一些實施例中，形成碳化矽層包括對碳化矽層的一個或多個區域進行摻雜，該一個或多個區域在一個或多個第一垂直結構中的對應結構之上大體上對準。

在一些實施例中，該摻雜包括利用碳對該碳化矽層的一個或多個區域進行摻雜。

在一些實施例中，形成該碳化矽層包括使用電漿化學氣相沉積（PECVD）形成該碳化矽層。

在一些實施例中，該方法包括在形成碳化矽層之後對該記憶體裝置退火。

本公開提供的三維記憶體裝置是使用在製造過程期間減小堆疊層上的應力和應變的過程而製造的。根據實施例，多個閘極層的製造是在兩個獨立階段中執行的，其中NAND串形成於兩個階段之間的堆疊構造中。在完成第一階段之後，碳化矽（SiC）層沉積在該結構之上，之後開始製造的第二階段。因此，碳化矽層可以存在於基底之上的記憶體裝置的大約中間深度處。通過在兩個製造階段之間形成碳化矽層，所增加的碳化矽層的張應力與基底的壓應力抵消。

儘管對具體配置和佈置進行了討論，但應當理解，這只是出於示例性目的而進行的。所屬領域中的技術人員將認識到，可以使用其它配置和佈置而不脫離本公開的精神和範圍。對所屬領域的技術人員顯而易見的是，本公開還可以用於多種其它應用中。

要指出的是，在說明書中提到「一個實施例」、「實施例」、「示例性實施例」、「一些實施例」等指示所述的實施例可以包括特定特徵、結構或特性，但未必每個實施例都包括該特定特徵、結構或特性。此外，這樣的短語未必是指同一個實施例。另外，在結合實施例描述特定特徵、結構或特性時，結合其它實施例（無論是否明確描述）實現這種特徵、結構或特性應在所屬領域技術人員的知識範圍內。

通常，可以至少部分從上下文中的使用來理解術語。例如，至少部分取決於上下文，本文中使用的術語「一個或多個」可以用於描述單數意義的任何特徵、結構或特性，或者可以用於描述複數意義的特徵、結構或特性的組合。類似地，至少部分取決於上下文，諸如「一」或「該」的術語可以被理解為傳達單數使用或傳達複數使用。

應當容易理解，本公開中的「在…上」、「在…上方」和「在…之上」的含義應當以最寬方式被解讀，以使得「在…上」不僅表示「直接在」某物「上」而且還包括在某物「上」且其間有居間特徵或層的含義，並且「在…上方」或「在…之上」不僅表示「在」某物「上方」或「之上」的含義，而且還可以包括其「在」某物「上方」或「之上」且其間沒有居間特徵或層（即，直接在某物上）的含義。

此外，諸如「在…之下」、「在…下方」、「下部」、「在…上方」、「上部」等空間相關術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或多個元件或特徵的關係，如在圖式中所示出的。空間相關術語旨在涵蓋除了在圖式所描繪的取向之外的在設備使用或操作中的不同取向。設備可以以另外的方式被定向（旋轉90度或在其它取向），並且本文中使用的空間相關描述詞可以類似地被相應解釋。

如本文中使用的，術語「基底」是指向其上增加後續材料的材料。可以對基底自身進行圖案化。增加在基底的頂部上的材料可以被圖案化或可以保持不被圖案化。此外，基底可以包括寬範圍的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由諸如玻璃、塑膠或藍寶石晶圓的非導電材料製成。

如本文中使用的，術語「層」是指包括具有厚度的區域的材料部分。層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均質或非均質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在頂表面和底表面處的任何水平面對之間。層可以水準、垂直和/或沿傾斜表面延伸。基底可以是層，其中可以包括一個或多個層，和/或可以在其上、其上方和/或其下方具有一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導體和接觸層（其中形成接點、導線和/或通孔）和一個或多個介電層。

如本文中使用的，術語「標稱/標稱地」是指在生產或過程的設計階段期間設置的針對部件或過程操作的特性或參數的期望值或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可能是由於製造過程或公差的輕微變化導致的。如本文使用的，術語「大約」指示可以基於與主題半導體裝置相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語「大約」可以指示給定量的值，其例如在值的10%-30%（例如，值的±10%、±20%或±30%）內變化。

如本文使用的，術語「3D記憶體裝置」是指一種半導體裝置，其在橫向取向的基底上具有垂直取向的儲存單元電晶體串（在本文中被稱為「記憶體串」，例如NAND串），以使得該記憶體串相對於基底在垂直方向上延伸。如本文使用的，術語「垂直/垂直地」是指標稱地垂直於基底的橫向表面。

在本公開中，為了容易描述，使用「臺階」指代沿垂直方向具有大體上相同高度的元件。例如，字元線和下方的閘極極介電層可以被稱為「臺階」，字元線和下方的絕緣層可以一起被稱為「臺階」，具有大體上相同高度的字元線可以被稱為「字元線的臺階」或類似物，等等。

第1圖繪示出了三維NAND快閃記憶體裝置100的一部分。快閃記憶體裝置100包括基底101、基底101之上的絕緣層103、絕緣層103之上的下選擇閘極104的臺階、以及堆疊在下選擇閘極104頂部的控制閘極107的多個臺階，以形成交替導體/介電堆疊層。快閃記憶體裝置還包括控制閘極107的堆疊層之上的上選擇閘極109的臺階、基底101的處於相鄰下選擇閘極104之間的部分中的摻雜源極線區域120、以及穿過上選擇閘極109、控制閘極107、下選擇閘極104和絕緣層103的NAND串114。NAND串114包括NAND串114的內表面之上的記憶體膜113以及由記憶體膜113圍繞的內核填充膜115。快閃記憶體裝置100還包括在上選擇閘極109之上的連接到NAND串114的多個位元線111和通過多個金屬接點117連接到閘極的多個金屬導線119。為清楚起見，未在第1圖中示出閘極的相鄰層之間的絕緣層。閘極包括上選擇閘極109、控制閘極107（例如，也稱為字元線）和下選擇閘極104。

在第1圖中，出於例示的目的，控制閘極107-1、107-2和107-3的三個臺階與上選擇閘極109的臺階和下選擇閘極104的臺階被一起繪示出。閘極的每個臺階在基底101之上具有大體上相同的高度。每個臺階的閘極由穿過閘極的堆疊層的閘極縫隙108-1和108-2分隔開。同一臺階中的閘極中的每者通過金屬接點117電連接到金屬導線119。亦即，閘極上形成的金屬接點的數量等於閘極的數量（即，所有上選擇閘極109、控制閘極107和下選擇閘極104之和）。此外，同樣數量的金屬互連被形成以連接到每個金屬接點通孔。在一些佈置中，形成額外的金屬接點以連接到閘極之外的其它結構，例如，虛設結構。

在形成NAND串114時，還可以形成其它垂直結構，其延伸穿過控制閘極107-1、107-2和107-3的臺階向下到達基底101。其它垂直結構的示例包括貫穿陣列接點（TAC），其可以用於與閘極的臺階上方和/或下方的部件形成電連接。為了清晰起見，第1圖中未示出這些其它垂直結構，但參考後面的圖式更詳細描述這些其它垂直結構。

出於例示的目的，三維NAND裝置中的類似或相同部分使用相同的圖式標記來標記。然而，圖式標記僅僅用於在具體實施方式中區分相關部分，並不指示功能、組成或位置方面的任何相似性或區別。第2圖到第8圖中繪示出的結構200、300、400、500、600、700、800是三維NAND記憶體裝置的每個部分。為了容易描述未示出記憶體裝置的其它部分。儘管使用三維NAND裝置作為示例，但在各種應用和設計中，公開的結構也可以應用於類似或不同半導體裝置中，例如，以減少金屬連接或佈線的數量。所公開結構的具體應用不應受到本公開的實施例的限制。出於例示的目的，可以互換地使用字元線和閘極以描述本公開。

第2圖至第8圖示出了根據一些實施例的示例性NAND記憶體裝置的各製造階段的截面圖（例如，沿X軸）。

第2圖繪示出了根據一些實施例的用於形成三維記憶體結構的示例性結構200。在一些實施例中，結構200包括基底202。基底202可以提供用於形成後續結構的平臺。這種後續結構形成於基底202的前（例如，頂）表面上。這種後續結構被說成形成在垂直方向（例如，與基底202的前表面正交）上。在第2圖中，並且對於所有後續示出的結構而言，X和Y方向都沿著平行於基底202的前表面和後表面的平面，而Z方向在與基底202的前表面和後表面正交的方向上。

在一些實施例中，基底202包括用於形成三維記憶體裝置的任何適合的材料。例如，基底202可以包括矽、矽鍺、碳化矽、矽覆絕緣（SOI）、鍺覆絕緣（GOI）、玻璃、氮化鎵、砷化鎵和/或其它適合的III-V化合物。

在一些實施例中，交替犧牲/介電堆疊層203形成在基底202之上。在一些實施例中，交替犧牲/介電堆疊層203形成在底部介電層207之上。堆疊層203包括與犧牲層206交替的介電層204。堆疊層203的形成可以涉及將犧牲層206沉積為均具有相同厚度或具有不同厚度。犧牲層206的示例性厚度可以在20奈米到500奈米的範圍內。類似地，介電層204可以均具有相同的厚度或具有不同的厚度。介電層204的示例性厚度可以在20奈米到500奈米的範圍內。另一介電材料208沉積在堆疊層203之上。根據一些實施例，介電材料208具有與介電層204相同的材料組成。

根據實施例，犧牲層206的介電材料與介電層204的介電材料不同。例如，犧牲層206中的每個可以是氮化矽，而介電層204中的每個可以是二氧化矽。用於犧牲層206中的每個的其它示例性材料包括多晶矽、多晶鍺和多晶鍺矽。用於介電層204或犧牲層206中的任一個的介電材料可以包括氧化矽、氮化矽、氮氧化矽或其任意組合。儘管在堆疊層203中僅示出了總共九層，但應當理解，這僅僅出於例示的目的，堆疊層203中可以包括任何數量的介電層。

堆疊層203可以包括具有階梯結構的部分（未繪示出），其中至少犧牲層206中的每個在水準「x」方向上終止於不同長度。該階梯結構允許電接點連接記憶體裝置的字元線中的每者。

在一些實施例中，遮罩層210沉積在結構200之上。遮罩層210可以是氮化物，或與介電材料208相比具有大蝕刻選擇性的任何其它材料。遮罩層210可以被圖案化並用作硬遮罩，以用於形成被蝕刻穿過堆疊層203並進入基底202的一部分中的一個或多個開口212。可以使用深反應離子式蝕刻（DRIE）製程或感應耦合電漿（ICP）製程形成一個或多個開口212。

在一些實施例中，磊晶成長材料214形成在一個或多個開口212的底部。磊晶成長材料可以是磊晶成長的矽。

應當理解，僅僅為了例示容易，一個或多個開口212被例示為具有垂直側壁，並且一個或多個開口212可以替代地具有傾斜或錐形側壁。

第3圖繪示出了根據一些實施例的用於形成三維記憶體裝置的示例性結構300。一個或多個第一垂直結構302形成在一個或多個開口212內。一個或多個第一垂直結構302包括多個記憶體層304和絕緣內核306。根據一些實施例，一個或多個第一垂直結構302是NAND串。

例如，絕緣內核306可以是諸如氧化物的任何介電材料。多個記憶體層304可以包括半導體溝道層，例如非晶矽、多晶矽或單晶矽。多個記憶體層304還可以包括穿隧層、儲存層（也稱為「電荷捕獲/儲存層」）和阻擋層。根據一些實施例，半導體溝道層、穿隧層、儲存層和阻擋層按照所列次序在一個或多個開口212的側壁上佈置在彼此之上。穿隧層可以包括氧化矽、氮化矽或其任何組合。阻擋層可以包括氧化矽、氮化矽、高介電常數（高k）介電質或其任何組合。儲存層可以包括氮化矽、氮氧化矽、矽或其任何組合。在一些實施例中，多個記憶體層304包括氧化矽/氮化矽/氧化矽（ONO）介電質（例如，包括氧化矽的穿隧層、包括氮化矽的儲存層和包括氧化矽的阻擋層）。可以使用任何適當的薄膜沉積技術來沉積多個記憶體層304中的每層。

第4圖繪示出了根據一些實施例的用於形成三維記憶體裝置的示例性結構400。根據一些實施例，碳化矽（SiC）層402沉積在結構400的處於堆疊層203之上的頂表面上。可以使用任何適當的沉積技術沉積碳化矽層402。在一個特定示例中，使用電漿化學氣相沉積（PECVD）來沉積碳化矽層402。可以將碳化矽層402沉積到大約10奈米和大約500奈米之間的厚度。

第5圖繪示出了根據一些實施例的用於形成三維記憶體裝置的示例性結構500。根據一些實施例，遮罩層502沉積在碳化矽層402之上並被圖案化以在遮罩層502內形成開口503。遮罩層502可以是光阻，其中使用標準微影蝕刻技術執行圖案化。在其它示例中，遮罩層502可以是氮化物或氧化物的硬遮罩層。

根據一些實施例，碳化矽層402的處於開口503下方的暴露部分被摻雜以形成摻雜區域504。摻雜區域504與碳化矽層402的未摻雜區域相比具有較高的導電率。在一些實施例中，摻雜區域504摻雜有碳。

第6圖繪示出了根據一些實施例的用於形成三維記憶體裝置的示例性結構600。遮罩層502被去除，並且第二交替犧牲/介電堆疊層602形成在碳化矽層402之上。堆疊層602包括與犧牲層606交替的介電層604。堆疊層602的形成可以包含將犧牲層606沉積為均具有相同厚度或具有不同厚度。犧牲層606的示例性厚度可以在20奈米到500奈米的範圍內。類似地，介電層604可以均具有相同厚度或具有不同厚度。介電層604的示例性厚度可以在20奈米到500奈米的範圍內。另一介電材料608沉積在堆疊層602之上。根據一些實施例，介電材料608具有與介電層604相同的材料組成。

根據實施例，犧牲層606的介電材料與介電層604的介電材料不同。例如，犧牲層606中的每個可以是氮化矽，而介電層604中的每個可以是二氧化矽。用於犧牲層606中的每個的其它示例性材料包括多晶矽、多晶鍺和多晶鍺矽。用於介電層604或犧牲層606中的任一個的介電材料可以包括氧化矽、氮化矽、氮氧化矽或其任何組合。儘管在堆疊層602中僅示出了總共十一層，但應當理解，這僅僅出於例示的目的，並且堆疊層602中可以包括任何數量的介電層。

堆疊層602可以包括具有階梯結構的部分（未示出），其中至少犧牲層606中的每個在水準「x」方向上終止於不同長度。該階梯結構允許電接點連接記憶體裝置的字元線中的每者。

第7圖繪示出了根據一些實施例的用於形成三維記憶體裝置的示例性結構700。一個或多個開口702蝕刻穿過堆疊層602並向下到達碳化矽層502的摻雜區域504。一個或多個開口702可以大體上與一個或多個第一垂直結構302中的對應結構對準。可以使用深反應離子式蝕刻（DRIE）製程或感應耦合電漿（ICP）製程形成一個或多個開口702。介電質或光阻層可以被沉積並圖案化以在蝕刻一個或多個開口702期間形成遮罩層。應當理解，僅僅為了例示容易，一個或多個開口702被例示為具有垂直側壁，並且一個或多個開口702可以替代地具有傾斜或錐形側壁。

第8圖繪示出了根據一些實施例的用於形成三維記憶體裝置的示例性結構800。一個或多個第二垂直結構802形成在一個或多個開口702內。一個或多個第二垂直結構802包括多個記憶體層804和絕緣內核806。根據一些實施例，一個或多個第二垂直結構802是NAND串。可以通過與形成一個或多個第一垂直結構302大體上相同的方式形成一個或多個第二垂直結構802。在一些實施例中，導電通路經由摻雜區域504形成在一個或多個第一垂直結構302與一個或多個第二垂直結構802之間。

例如，絕緣內核806可以是諸如氧化物的任何介電材料。多個記憶體層804可以包括半導體溝道層，例如非晶矽、多晶矽或單晶矽。多個記憶體層804還可以包括穿隧層、儲存層（也稱為「電荷捕獲/儲存層」）和阻擋層。根據一些實施例，半導體溝道層、穿隧層、儲存層和阻擋層按照所列次序在一個或多個開口702的側壁上佈置在彼此之上。穿隧層可以包括氧化矽、氮化矽或其任何組合。阻擋層可以包括氧化矽、氮化矽、高介電常數（高k）介電質或其任何組合。儲存層可以包括氮化矽、氮氧化矽、矽或其任何組合。在一些實施例中，多個記憶體層804包括氧化矽/氮化矽/氧化矽（ONO）介電質（例如，包括氧化矽的穿隧層、包括氮化矽的儲存層和包括氧化矽的阻擋層）。可以使用任何適當的薄膜沉積技術來沉積多個記憶體層804中的每層。

第9圖繪示出了根據一些實施例的用於形成三維記憶體裝置的示例性結構900。堆疊層203的犧牲層206被去除並替換為導體層902，以形成交替介電/導體堆疊層904。類似地，堆疊層602的犧牲層606被去除並替換為導體層906，以形成交替介電/導體堆疊層908。可以在同一去除製程期間一起去除堆疊層203和堆疊層602兩者的犧牲層。類似地，可以在同一製程期間一起沉積導體層902和導體層906。

可以通過例如等向性乾蝕刻或濕蝕刻的適當蝕刻製程來去除犧牲層206/606。相對於結構900的其它部分的材料，蝕刻製程可以對犧牲層206/606的材料具有充分高的蝕刻選擇性，以使得蝕刻製程能夠對結構900的其它部分具有最小影響。在一些實施例中，犧牲層206/606包括氮化矽，並且等向性乾蝕刻的蝕刻劑包括四氟化碳（CF ₄）、三氟甲烷（CHF ₃）、八氟環丁烷（C ₄F ₈）、六氟丁二烯（C ₄F ₆）和二氟甲烷（CH ₂F ₂）中的一種或多種。等向性乾蝕刻的射頻（RF）功率可以低於大約100瓦（W），並且偏壓可以低於大約10伏特（V）。在一些實施例中，犧牲層206/606包括氮化矽，並且濕蝕刻的蝕刻劑包括磷酸。

導體層902/906可以包括導體材料，包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、摻雜矽、矽化物或其任何組合。可以使用諸如化學氣相沉積、濺鍍、有機金屬化學氣相沉積和/或原子層沉積的適當沉積方法向通過去除犧牲層206/606所留下的區域中沉積導體層902/906中的每個。

第10圖是根據一些實施例的用於形成NAND記憶體裝置的示例性方法1000的流程圖。第2圖至第9圖中總體上繪示出了方法1000的操作。應當理解，方法1000中所示的操作不是窮舉性的，並且也可以在所例示的操作中的任何操作之前、之後或之間執行其它操作。在本公開的各種實施例中，可以按照不同次序執行和/或改變方法1000的操作。

在操作1002中，第一交替介電堆疊層形成在基底之上。第一交替介電堆疊層可以包括與具有不同材料組成的介電層交替的犧牲介電層。第一交替介電堆疊層中的層可以包括如下材料，該材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。第一交替介電堆疊層中的層可以包括通過包括但不限於化學氣相沉積、物理氣相沉積和原子層沉積或其任何組合的一種或多種薄膜沉積製程所沉積的介電材料。

根據一些實施例，第一交替介電堆疊層中的層具有階梯結構，其中至少犧牲層中的每個在基底的表面之上在水準方向上終止於不同長度。該階梯結構允許電接點連接記憶體裝置的字元線中的每者。

在操作1004中，穿過交替介電堆疊層蝕刻一個或多個第一開口，從而暴露基底的表面。可以使用任何適當的乾蝕刻技術來形成一個或多個第一開口，僅舉幾例，該乾蝕刻技術包括深反應離子式蝕刻（DRIE）或感應耦合電漿（ICP）蝕刻。在一些實施例中，材料磊晶成長在暴露的基底上的一個或多個第一開口的底部。磊晶成長材料可以是磊晶成長的矽。

在操作1006中，一個或多個第一垂直結構形成在一個或多個第一開口內。在一些實施例中，一個或多個第一垂直結構是NAND串。形成一個或多個第一垂直結構可以包括首先在一個或多個第一開口的側壁之上形成多個記憶體層。形成多個記憶體層可以包括沉積半導體溝道層，例如非晶矽、多晶矽或單晶矽、穿隧層、儲存層（也稱為「電荷捕獲/儲存層」）和阻擋層。根據一些實施例，阻擋層、儲存層、穿隧層和半導體溝道層可以均按照所列次序沉積在一個或多個第一開口的側壁上。穿隧層可以包括氧化矽、氮化矽或其任何組合。阻擋層可以包括氧化矽、氮化矽、高介電常數（高k）介電質或其任何組合。儲存層可以包括氮化矽、氮氧化矽、矽或其任何組合。在一些實施例中，多個記憶體層包括氧化矽/氮化矽/氧化矽（ONO）介電質（例如，包括氧化矽的穿隧層、包括氮化矽的儲存層和包括氧化矽的阻擋層）。

在形成多個記憶體層之後，可以利用絕緣材料填充一個或多個第一開口的其餘部分。例如，絕緣材料可以是諸如氧化物的任何介電材料。

在操作1008中，在第一交替介電堆疊層之上形成碳化矽層。可以使用任何適當的沉積技術來沉積碳化矽層。在一個特定示例中，使用電漿化學氣相沉積（PECVD）來沉積碳化矽層。可以將碳化矽層沉積到處於大約10奈米和大約500奈米之間的厚度。

在操作1010中，對碳化矽層的區域進行摻雜以在摻雜區域中提供較高的導電率。可以在碳化矽層之上對遮罩層進行圖案化以暴露碳化矽層的在一個或多個第一垂直結構之上大體上對準的區域。例如，可以使用碳對碳化矽層的暴露區域進行摻雜，以增強碳化矽層的暴露區域的導電率。

在操作1012中，在碳化矽層之上形成第二交替介電堆疊層。第二交替介電堆疊層可以包括與具有不同材料組成的介電層交替的犧牲介電層。第二交替介電堆疊層中的層可以包括如下材料，該材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。第二交替介電堆疊層中的層可以包括通過包括但不限於化學氣相沉積、物理氣相沉積和原子層沉積或其任何組合的一種或多種薄膜沉積製程所沉積的介電材料。

根據一些實施例，第二交替介電堆疊層中的層具有階梯結構，其中至少犧牲層中的每個在基底的表面之上在水準方向上終止於不同長度。該階梯結構允許電接點連接記憶體裝置的字元線中的每個。

在操作1014中，通過第二交替介電堆疊層蝕刻一個或多個第二開口。一個或多個第二開口可以與一個或多個第一開口中形成的一個或多個第一犧牲結構大體上對準。一個或多個第二開口可以延伸足夠深以暴露碳化矽層的摻雜區域。可以將一個或多個第二開口形成為具有與一個或多個第一垂直結構大體上相同的直徑或截面形狀。可以使用任何適當的乾蝕刻技術來形成一個或多個第二開口，僅舉幾例，該乾蝕刻技術包括深反應離子式蝕刻（DRIE）或感應耦合電漿（ICP）蝕刻。

在操作1016中，一個或多個第二垂直結構形成在一個或多個第二開口內。在一些實施例中，一個或多個第二垂直結構是NAND串。一個或多個第二垂直結構可以經由碳化矽層的摻雜區域與一個或多個第一垂直結構形成導電通路。

形成一個或多個第二垂直結構可以包括首先在一個或多個第二開口的側壁之上形成多個記憶體層。形成多個記憶體層可以包括沉積半導體溝道層，例如非晶矽、多晶矽或單晶矽、穿隧層、儲存層（也稱為「電荷捕獲/儲存層」）和阻擋層。根據一些實施例，阻擋層、儲存層、穿隧層和半導體溝道層可以均按照所列次序沉積在一個或多個第二開口的側壁上。穿隧層可以包括氧化矽、氮化矽或其任何組合。阻擋層可以包括氧化矽、氮化矽、高介電常數（高k）介電質或其任何組合。儲存層可以包括氮化矽、氮氧化矽、矽或其任何組合。在一些實施例中，多個記憶體層包括氧化矽/氮化矽/氧化矽（ONO）介電質（例如，包括氧化矽的穿隧層、包括氮化矽的儲存層和包括氧化矽的阻擋層）。

在形成多個記憶體層之後，可以利用絕緣材料填充一個或多個第二開口的其餘部分。例如，絕緣材料可以是諸如氧化物的任何介電材料。

在一些實施例中，可以去除第一交替介電堆疊層和第二交替介電堆疊層的犧牲層並替換為導體層，以分別形成第一交替導體/介電堆疊層和第二交替導體/介電堆疊層。可以在與去除第二交替介電堆疊層的犧牲層不同的時間去除第一交替介電堆疊層的犧牲層。在一些實施例中，第一交替介電堆疊層和第二交替介電堆疊層兩者的犧牲層是在同一製程期間被去除的。

本公開描述了三維NAND記憶體裝置及其製造方法的各種實施例。在一些實施例中，NAND記憶體裝置包括基底，該基底在基底的表面中具有多個凹陷。磊晶成長材料形成在多個凹陷中。記憶體裝置包括設置在基底上的第一交替導體/介電堆疊層和設置在第一交替導體/介電堆疊層之上的碳化矽層。第二交替導體/介電堆疊層設置在碳化矽層上。記憶體裝置包括相對於基底的表面正交地延伸通過第一交替導體/介電堆疊層並且處於設置在多個凹陷中的磊晶成長材料之上的一個或多個第一結構，以及相對於基底的表面正交地延伸通過第二交替導體/介電堆疊層的一個或多個第二結構。一個或多個第二結構在一個或多個第一結構中的對應結構之上大體上對準。

在一些實施例中，形成三維記憶體裝置的方法包括在基底之上形成第一交替犧牲介電堆疊層，以及穿過第一交替犧牲介電堆疊層形成一個或多個第一開口，一個或多個第一開口形成基底中的對應凹陷。該方法包括在對應凹陷中形成材料以及在一個或多個第一開口中形成一個或多個第一垂直結構。該方法還包括在第一交替犧牲介電堆疊層之上形成碳化矽層。該方法還包括在碳化矽之上形成第二交替犧牲介電堆疊層，以及穿過第二交替犧牲介電堆疊層形成一個或多個第二開口。一個或多個第二開口與一個或多個第一垂直結構對準。該方法還包括在一個或多個第二開口中形成一個或多個第二垂直結構。

對特定實施例的上述說明因此將完全揭示本公開的一般性質，使得他人能夠通過運用本領域技術範圍內的知識容易地對這種特定實施例進行修改和/或調整以用於各種應用，而不需要過度實驗，並且不脫離本公開的一般概念。因此，基於本文呈現的教導和指導，這種調整和修改旨在處於所公開的實施例的等同物的含義和範圍內。應當理解，本文中的措辭或術語是用於說明的目的，而不是為了進行限制，以使得本說明書的術語或措辭將由本領域技術人員按照所述教導和指導進行解釋。

上文已經借助於功能構建塊描述了本公開的實施例，功能構建塊例示了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意地定義了這些功能構建塊的邊界。可以定義替代的邊界，只要適當執行指定的功能及其關係即可。

發明內容和摘要部分可以闡述發明人所設想的本公開的一個或多個示例性實施例，但未必是所有示例性實施例，並且因此，並非旨在通過任何方式限制本公開和所附申請專利範圍。

本公開的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據以下申請專利範圍及其等同物來進行限定。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100‧‧‧快閃記憶體裝置

101、202‧‧‧基底

103‧‧‧絕緣層

104‧‧‧下選擇閘極

107-1、107-2、107-3‧‧‧控制閘極

108-1、108-2‧‧‧閘極縫隙

109‧‧‧上選擇閘極

111‧‧‧位元線

113‧‧‧記憶體膜

114‧‧‧NAND串

115‧‧‧內核填充膜

117‧‧‧金屬接點

119‧‧‧金屬導線

200、300、400、500、600、700、800、900‧‧‧結構

203 、602‧‧‧堆疊層

204、604‧‧‧介電層

206、606‧‧‧犧牲層

207‧‧‧底部介電層

208、608‧‧‧介電材料

210‧‧‧遮罩層

212‧‧‧開口

214‧‧‧磊晶成長材料

302‧‧‧第一垂直結構

304‧‧‧記憶體層

306‧‧‧絕緣內核

402‧‧‧碳化矽層

502‧‧‧遮罩層

503‧‧‧開口

504‧‧‧摻雜區域

702‧‧‧開口

802‧‧‧第二垂直結構

804‧‧‧記憶體層

806‧‧‧絕緣內核

902、906‧‧‧導體層

904、908‧‧‧堆疊層

1000‧‧‧方法

1002、1004、1006、1008、1010、1012、1014、1016‧‧‧操作

X、Z‧‧‧方向

在閱讀圖式時，從以下具體實施方式可以最好地理解本公開的各方面。要注意，根據業內慣例，各種特徵不是按比例繪製的。實際上，為了例示和論述清晰，可以任意增大或減小各種特徵的尺寸。第1圖是三維記憶體裝置的圖示。第2圖示出了根據一些實施例的處於示例性製造過程的一階段的三維記憶體結構的側視截面圖。第3圖示出了根據一些實施例的處於示例性製造過程的一階段的三維記憶體結構的側視截面圖。第4圖示出了根據一些實施例的處於示例性製造過程的一階段的三維記憶體結構的側視截面圖。第5圖示出了根據一些實施例的處於示例性製造過程的一階段的三維記憶體結構的側視截面圖。第6圖示出了根據一些實施例的處於示例性製造過程的一階段的三維記憶體結構的側視截面圖。第7圖示出了根據一些實施例的處於示例性製造過程的一階段的三維記憶體結構的側視截面圖。第8圖示出了根據一些實施例的處於示例性製造過程的一階段的三維記憶體結構的側視截面圖。第9圖示出了根據一些實施例的處於示例性製造過程的一階段的三維記憶體結構的側視截面圖。第10圖是根據一些實施例的用於形成三維記憶體結構的製造過程的圖示。

Claims

一種記憶體裝置，包括：基底，該基底在該基底的表面中具有多個凹陷；形成於該多個凹陷中的磊晶成長材料；設置於該基底上的第一堆疊層，該第一堆疊層包括交替的導體層和介電層；設置於該第一堆疊層之上的碳化矽層；設置於該碳化矽層之上的第二堆疊層，該第二堆疊層包括交替的導體層和介電層；一個或多個第一結構，其相對於該基底的表面正交地延伸通過該第一堆疊層並且處於設置在該多個凹陷中的該磊晶成長材料之上；以及一個或多個第二結構，其相對於該基底的表面正交地延伸通過該第二堆疊層，該一個或多個第二結構在該一個或多個第一結構中的對應第一結構之上大體上對準。
如申請專利範圍第1項所述的記憶體裝置，其中，該一個或多個第一結構包括一個或多個NAND串。
如申請專利範圍第2項所述的記憶體裝置，其中，該一個或多個第二結構包括一個或多個NAND串。
如申請專利範圍第3項所述的記憶體裝置，其中，該一個或多個NAND串中的每個包括內半導體溝道和一個或多個外介電層。
如申請專利範圍第4項所述的記憶體裝置，其中，該一個或多個外介電層包括至少一個氧化物層和至少一個氮化物層。
如申請專利範圍第1項所述的記憶體裝置，其中，該碳化矽層包括在該一個或多個第一結構之上大體上對準的一個或多個摻雜區域。
如申請專利範圍第6項所述的記憶體裝置，其中，該一個或多個摻雜區域摻雜有碳。
如申請專利範圍第1項所述的記憶體裝置，其中，該碳化矽層具有10奈米和500奈米之間的厚度。
如申請專利範圍第1項所述的記憶體裝置，其中，該第一堆疊層和該第二堆疊層均包括交替的氧化物層和鎢層。
如申請專利範圍第1項所述的記憶體裝置，其中，該第一堆疊層和該第二堆疊層被佈置成階梯圖案。
一種用於形成記憶體裝置的方法，包括：在基底之上形成第一堆疊層，該第一堆疊層具有交替的犧牲層和介電層；穿過該第一堆疊層形成一個或多個第一開口，該一個或多個第一開口在該基底中形成對應凹陷；在該對應凹陷中形成材料；在該一個或多個第一開口中形成一個或多個第一垂直結構；在該第一堆疊層之上形成碳化矽層；在該碳化矽層之上形成第二堆疊層，該第二堆疊層具有交替的犧牲層和介電層；穿過該第二堆疊層形成一個或多個第二開口，該一個或多個第二開口與該一個或多個第一垂直結構對準；以及在該一個或多個第二開口中形成一個或多個第二垂直結構。
如申請專利範圍第11項所述的方法，其中，形成該材料包括在該對應凹陷中形成磊晶成長矽。
如申請專利範圍第11項所述的方法，還包括：從該第一堆疊層和該第二堆疊層去除該犧牲層，以及利用導電層替換去除的犧牲層。
如申請專利範圍第13項所述的方法，其中，去除該犧牲層包括從該第一堆疊層和該第二堆疊層去除氮化物層，並且其中，該替換包括利用鎢替換該氮化物層。
如申請專利範圍第11項所述的方法，其中，形成該一個或多個第一垂直結構包括形成一個或多個NAND串。
如申請專利範圍第15項所述的方法，其中，形成該一個或多個第二垂直結構包括形成一個或多個NAND串。
如申請專利範圍第16項所述的方法，其中，形成該第一垂直結構和該第二垂直結構的一個或多個NAND串包括形成一個或多個外介電層以及形成半導體溝道。
如申請專利範圍第17項所述的方法，其中，形成一個或多個外介電層包括形成至少一個氧化物層和至少一個氮化物層。
如申請專利範圍第11項所述的方法，其中，形成該碳化矽層包括對該碳化矽層的一個或多個區域進行摻雜，該一個或多個區域在該一個或多個第一垂直結構中的對應結構之上大體上對準。
如申請專利範圍第19項所述的方法，其中，該摻雜包括利用碳對該碳化矽層的該一個或多個區域進行摻雜。
如申請專利範圍第11項所述的方法，其中，形成該碳化矽層包括使用電漿化學氣相沉積（PECVD）形成該碳化矽層。
如申請專利範圍第11項所述的方法，還包括：在形成該碳化矽層之後，對該記憶體裝置退火。