TWI663601B

TWI663601B - 半導體裝置

Info

Publication number: TWI663601B
Application number: TW107125288A
Authority: TW
Inventors: 岡部翔
Original assignee: 華邦電子股份有限公司
Priority date: 2018-07-23
Filing date: 2018-07-23
Publication date: 2019-06-21
Also published as: TW202008375A

Abstract

本發明利用新的方法提供一種具有產生固有資料的功能的半導體裝置。本發明的NAND型快閃記憶體具有：記憶胞陣列、分頁緩衝器/感測電路、在記憶胞陣列的虛擬陣列被讀出時檢測出虛擬陣列的位元線對的電位差的差動感測放大器，其中NAND型快閃記憶體會根據差動感測放大器的檢出結果而輸出半導體裝置的固有資料。

Description

半導體裝置

本發明係有關於具備產生固有資訊功能的半導體裝置，且特別有關於利用NAND型快閃記憶體的固有資訊的產生。

伴隨著電子裝置或電子裝置的安全性的強化，為了防止實體安裝於上述裝置的半導體裝置的偽造或仿冒，需要有對應方案。某一個方法中，給予半導體裝置固有資訊並驗證了固有資訊的情況下，可將該半導體裝置視為正品而允許使用。固有資訊例如能夠儲存於半導體裝置的非揮發性記憶體等，但是這種方法會有解析半導體裝置使得固有資訊被讀取，或者是從外部不正當存取半導體裝置使得固有資訊被讀取的風險。

近年來，物理上無法複製的PUF(Physical Unclonable Function)相當受到注目。PUF是將不能夠預測，隱匿性高且具有恆久性的物理資訊做為固有資料使用的技術。例如，有使用仲裁器電路的PUF、使用環形振盪器的PUF、使用SRAM的PUF等的提案。又，NAND型快閃記憶體中，揭露了使用擦除驗證的PUF(專利文獻1)、或者是使用電壓調整單元的PUF(專利文獻2)等。

先行技術文獻

專利文獻1：美國專利公開2015/0007337A1號公報

專利文獻2：美國專利公開2015/0055417A1號公報

半導體裝置的設計/製造中，藉由抑制電路元件或配線等的不均一(變動)，或者是將不均一最小化，提供了重現性、信賴信高的半導體裝置。另一方面，使電路元件或配線等的不均一最小化，會為電路元件或配線帶來均一性，有可能造成PUF或固有資料的隨機性(非預測性)降低。因此，會希望有一種PUF技術能夠一邊維持重現性、信賴性，一邊確保固有資料的隨機性。

本發明的目的是透過新的方法來提供一種具有產生固有資料功能的半導體裝置。

本發明的半導體裝置，包括：記憶體陣列，包括NAND型串列；選擇構件，選擇該記憶體陣列的特定區域；讀出構件，讀出該選擇構件所選擇的特定的區域；檢出構件，檢測出該讀出構件所讀出的特定的區域的位元線對的電位差；以及產生構件，根據該檢出構件的檢出結果產生半導體裝置的固有資料。

根據本發明，從記憶胞陣列中讀出的特定的區域的位元線對的電位差，根據該檢出結果輸出固有資料，因此能夠一邊保持半導體裝置的再現性或信賴性，一邊能夠保持固有資料的隨機性。

100‧‧‧快閃記憶體

110‧‧‧記憶胞陣列

120‧‧‧輸出入緩衝器

130‧‧‧位址暫存器

140‧‧‧控制器

150‧‧‧字元線選擇電路

160‧‧‧分頁緩衝器/感測電路

170‧‧‧行選擇電路

180‧‧‧內部電壓產生電路

200‧‧‧位元線選擇電路

300‧‧‧固有資料產生電路

310‧‧‧差動感測放大器

320‧‧‧計算電路

BLK‧‧‧記憶體塊

BLS‧‧‧位元線選擇電晶體

BLCD‧‧‧電晶體

BLCLAMP‧‧‧電晶體

BLPRE‧‧‧電晶體

Dout_i‧‧‧固有資料

GBL_e‧‧‧偶數位元線

GBL_o‧‧‧奇數位元線

MCi‧‧‧記憶胞

SEL_e‧‧‧偶數選擇電晶體

SEL_o‧‧‧奇數選擇電晶體

LAT‧‧‧拴鎖電路

NU‧‧‧NAND串列

PB_i‧‧‧分頁緩衝器

SGD‧‧‧選擇閘極線

SGS‧‧‧選擇閘極線

SNS‧‧‧感測節點

SL‧‧‧源極線

VPRE‧‧‧假想電位

TR1‧‧‧汲極側的位元線選擇電晶體

TR2‧‧‧源極側的位元線選擇電晶體

WLi‧‧‧字元線

YSEL_e‧‧‧偶數偏壓選擇電晶體

YSEL_o‧‧‧奇數偏壓選擇電晶體

第1圖顯示本發明的實施例的NAND型快閃記憶體的構造。

第2圖顯示本發明的實施例的記憶體胞陣列的NAND型字串的架構。

第3圖顯示本發明的實施例的位元線選擇電路的一例。

第4圖顯示本發明的實施例的分頁緩衝器/感測電路的一例。

第5圖顯示本發明的實施例的固有資料產生電路的一例。

第6圖係顯示NAND型快閃記憶體動作時所施加的偏壓電壓的表格。

第7圖係說明本發明的實施例的固有資料產生的動作的流程圖。

第8圖係說明本發明的實施例的虛擬陣列的選擇例。

第9圖係說明施加於虛擬陣列的字元線電壓的例子。

第10圖係說明本發明的變形例。

接著，參照圖式說明本發明的實施型態。本發明的半導體裝置具有產生半導體裝置所固有的固有資料，並且將其輸出到外部的功能。在某個實施型態中，本發明的半導體裝置包含NAND型快閃記憶體，利用NAND型快閃記憶體產生來固有資料，並將其輸出至外部。本發明的半導體裝置也可以是NAND型快閃記憶體本身，也可以是具有除此之外的功能的半導體電路。

[實施例]

第1圖顯示本發明實施例的NAND型快閃記憶體的構造。本實施例的快閃記憶體100包括：記憶胞陣列110，由配置成行列狀的複數記憶胞所形成；輸出入緩衝器120，連接至外部輸出入端子 I/O並保持輸出入資料；位址暫存器130，接收來自輸出入緩衝器120的位址資料；控制器140，根據來自輸出入緩衝器120的指令資料和外部的控制信號(CLE、ALE等)來供給控制各部；字元線選擇電路150，根據來自位址暫存器130的列位址資訊Ax來進行塊的選擇以及頁的選擇等；分頁緩衝器/感測器160，保持從選擇的頁所讀出的資料以及保持要程式化到被選擇的頁的資料；行選擇電路170，根據來自位址暫存器130的行位址資訊Ay來進行分頁緩衝器/感測電路160內的資料的選擇；內部電壓產生電路180，產生資料的讀出、程式化、抹除等所需要的電壓(寫入電壓Vpgm、通過電壓Vpass、抹除電壓Vers、讀出電壓Vread等)。

記憶胞陣列110在行方向具有m個記憶體塊BLK(0)、BLK(1)、…、BLK(m-1)，一個記憶體塊如第2圖所示形成有複數的NAND串列。一個NAND串列包括串聯的複數個記憶胞MCi(i=0、1、…、62、63)、連接於記憶胞MC63的汲極側的位元線選擇電晶體TR1、以及連接於記憶胞MC0的源極側的源極線選擇電晶體TR2。記憶胞MCi的控制閘連接到對應的字元線WLi，位元線側選擇電晶體TR1的閘極連接到選擇閘極線SGD，源極線側選擇電晶體TR2的閘極連接到選擇閘極線SGS。字元線選擇電路150在各動作狀態時，根據列位址Ax透過選擇閘極信號SGD、SGS，選擇地驅動選擇閘極電晶體TR1、TR2。

NAND字串可以是形成於基板表面的2次元陣列狀，也可以是利用形成於基板表面上的半導體層的3次元陣列狀。又，一個記憶胞可以是儲存一個位元(2值資料)的SLC形式，也可以是儲存多個位元的MLC形式。

各個塊的各個NAND字串會透過位元線選擇電晶體TR1連接到通用位元線GBL0、GBL1、…GBLn，通用位元線GBL0、GBL1、…GBLn連接到分頁緩衝器/感測電路160。各通用位元線例如由金屬配線構成，從記憶胞陣列110的塊(0)朝向塊(m-1)延伸。

接著，說明分頁緩衝器160。分頁緩衝器160如第3圖所示，包括選擇偶數通用位元線或奇數通用位元線用的位元線選擇電路200。第3圖顯示包括連接到一個NAND串列NU的偶數位元線GBL_e與連接到一個NAND串列NU的奇數位元線GBL_o的一對的通用位元線。位元線選擇電路200在讀出時或程式化時，選擇偶數位元線GBL_e或者是奇數位元線GBL_o，將選擇的偶數位元線GBL_e或者是奇數位元線GBL_o電性連接到分頁緩衝器/感測電路160的感測電路(感測節點SNS)。也就是說，分頁緩衝器/感測電路160雖然對應一頁的量，但一個分頁緩衝器/感測電路160會被一對的偶數位元線GBL_e及奇數位元線GBL_o所共用。

位元線選擇電路200包括：位元線選擇電晶體BLS，在讀出時電性連接到感測節點SNS；偶數選擇電晶體SEL_e，串聯連接到位元線選擇電晶體BLS的節點N1與偶數位元線GBL_e之間；奇數選擇電晶體SEL_o，串聯連接到位元線選擇電晶體BLS的節點N1與奇數位元線GBL_o之間；偶數偏壓選擇電晶體YSEL_e，連接於偶數位元線GBL_e與假想電位VPRE之間；以及奇數偏壓選擇電晶體YSEL_o，連接於奇數位元線GBL_o與假想電位VPRE之間。

位元線選擇電晶體BLS、偶數選擇電晶體SEL_e、奇數選擇電晶體SEL_o、偶數偏壓選擇電晶體YSEL_e、奇數偏壓選擇電晶體YSEL_o是由NMOS電晶體構成，各個閘極會被施加來自連接器140的控制信號。又，假想電位VPRE會因為控制器140的控制，而被內部電壓產生電路180供給因應動作狀態的各種偏壓電壓或預充電壓。

例如，在讀出動作中，進行偶數頁的讀出時，偶數選擇電晶體SEL_e、位元線選擇電晶體BLS導通，奇數選擇電晶體SEL_o非導通，偶數位元線GBL_e被選擇，奇數位元線GBL_o不被選擇。又，偶數偏壓選擇電晶體YSEL_e非導通，奇數偏壓選擇電晶體YSEL_o導通，不被選擇的奇數位元線GBL_o會被從供給假想電位VPRE供給GND。另一方面，進行奇數頁的讀出時，奇數選擇電晶體SEL_o、位元線選擇電晶體BLS導通，偶數選擇電晶體SEL_e非導通，奇數位元線GBL_o被選擇，偶數位元線GBL_e不被選擇。又，奇數偏壓選擇電晶體YSEL_o非導通，偶數偏壓選擇電晶體YSEL_e導通，不被選擇的偶數位元線GBL_e會被從供給假想電位VPRE供給GND。這樣一來，進行偶數頁及奇數頁的位元線屏蔽讀出。

又，程式化時，會交互地進行偶數頁與奇數頁的程式化，不被選擇的頁會被假想電位VPRE供給用來抑制程式化干擾的電壓。

第4圖係一個分頁緩衝器/感測電路160的一例。分頁緩衝器/感測電路160的構造包括：電晶體BLPRE，用以將電壓供給部V1供給的電壓預充到位元線；電晶體BLCLAMP，用來箝制位元線；感測節點SNS；電晶體BLCD，傳送感測節點SNS與拴鎖節點N2之間的電荷；拴鎖電路，連接到拴鎖節點N2。電晶體BLCLAMP連接到位元線選擇電路200的位元線選擇電路200的位元線選擇電晶體BLS。

讀出動作時，從電壓供給部V1供給的預充電壓會透過電晶體BLPRE、BLCLAMP施加給被位元線選擇電路200選擇的偶數位元線GBL_e或者是奇數位元線GBL_o。之後，選擇字元線被施加讀出電壓，不被選擇的字元線被施加讀出通過電壓，選擇字元線的記憶胞開啟的話，通用位元線的預充電壓會放電到源極線SL，感測節點SNS成為GND位準。記憶胞關閉的話，通用位元線會與源極線SL隔離，感測節點SNS被保持在預充電壓。感測節點SNS的電荷透過電晶體BLCD被傳送到節點N2，拴鎖電路LAT藉由節點N2的電位而保持H或L位準。

第5圖係顯示本實施例的固有資料產生電路的一例。固有資料產生電路300會連接到分頁緩衝器/感測電路160，當記憶胞陣列110的特定的區域被讀出時，檢測出連接到鄰接的一對的通用位元線的感測節點的電位差，利用這個檢測結果產生固有資料並將其輸出。

具體來說，固有資料產生電路300包括連接到鄰接的分頁緩衝器PB_0、PB_1的差動感測放大器310_0、連接到鄰接的分頁緩衝器PB_2、PB_3的差動感測放大器310_1、…、連接到鄰接的分頁緩衝器PB_n-1、PB_n的差動感測放大器310_n-1/2(總稱差動放大器時為差動放大器310)。分頁緩衝器/感測電路160的數目是一頁的話，差動感測放大器310的數目是1/2頁。

差動感測放大器310_0檢測出分頁緩衝器PB_0的感測節點SNS_0以及與其鄰接的分頁緩衝器PB_1的感測節點SNS_1的電位差，將表示這個檢出結果的資料Dout_0輸出。其他的差動感測放大器310也同樣地，檢測出鄰接的分頁緩衝器的感測節點的電位差，將表示該檢出結果的資料Dout_1、…、Dout_n-1/2輸出。當偶數位元線被位元線選擇電路200選擇的情況下，差動感測放大器310檢測出連接到鄰接的偶數位元線的感測節點的電位差，又，當奇數位元線被位元線選擇電路200選擇的情況下，差動感測放大器310檢測出連接到鄰接的奇數位元線的感測節點的電位差。差動感測放大器310在固有資料產生時，被控制器140所活性化。

第6圖係顯示在快閃記憶體的各動作時施加的偏壓電壓的一例的表。讀出動作中，施加某個正電壓到位元線，施加某個讀出電壓(例如0V)到選擇字元線，施加讀出通過電壓Vpass(例如4.5V)到不被選擇的字元線，施加正的電壓(例如4.5V)到選擇閘極線SGD、SGS，將NAND串列的位元線側選擇電晶體、源極線側選擇電晶體導通，施加0V至共通源極線。程式化(寫入)動作中，會施加高電壓的程式化電壓Vpgm(15~20V)到被選擇的字元線，施加中間電位(例如10V)到不被選擇的字元線，將位元線側選擇電晶體導通，將源極線側選擇電晶體關閉，將對應到「0」或者是「1」的資料的電位供給到位元線。抹除動作中，施加0V至塊內被選擇的字元線，施加高電壓(例如20V)至P井，將浮動閘極的電子抽出到基板上，藉此以塊為單位抹除資料。關於產生固有資料時的偏壓將在後述。

接著，說明本實施型態的NAND型快閃記憶體的固有資料的產生動作。第7圖係用來說明固有資料的產生動作的流程圖。控制器140例如是由能夠執行軟體程式的微電腦或是狀態機所構成。控制器140根據來自外部控制信號或來自外部的指令，除了一般的讀出動作、程式化動作、以及抹除動作的控制外，還會控制固有資料的產生。

在某個實施態樣中，控制器140具有判定是否要執行固有資料的產生的功能(S100)。例如，控制器140接收到來自外部的指示固有資料的產生的指令時，執行固有資料的產生。或者是，控制器140在執行電源載入時的開機程序時，或者是執行預先決定的動作時，執行固有資料的產生。

控制器140在判定要執行固有資料的產生的情況下，會透過字元線選擇電路150開始記憶胞陣列110的虛擬陣列的讀出(S110)。虛擬陣列是記憶胞陣列上適合產生固有資料的特定區域，用來預先選擇虛擬陣列的位址資訊會除存在控制器140的記憶體等。在某個實施型態中，虛擬陣列如第8圖所示，被設定在距離分頁緩衝器/感測電路160最遠端的塊BLK(m-1)或者是其附近的塊。換言之，虛擬陣列DA是將塊與分頁緩衝器/感測電路160連接的通用位元線的配線長度最長的區域。又，虛擬陣列DA可以是使用者所不能存取的區域，也可以是利用使用者能夠存取的記憶體的區域。

最遠端的塊BLK(m-1)比起其他的塊來說，通用位元線的配線長度長，因此配線的不均(例如線寬、膜厚、間距等)會大大地影響到配線的RC值(時間常數)。因此，鄰接的位元線之間，充放電的特性容易產生很大的差異。

虛擬陣列DA的讀出與一般的讀出同樣地，被位元線選擇電路200所選擇的偶數位元線或者是奇數位元線被預充，不被選擇的奇數位元線或者是偶數位元線被供給GND。預充後，字元線選擇電路150對最為虛擬陣列DA而被選擇的塊的全部字元線，施加無關於記憶胞的記憶狀態並且記憶胞開啟的通過電壓Vpuf。也就是說，通過電壓Vpuf如第9圖所示，是比抹除記憶胞(資料「1」)以及程式化記憶胞(資料「0」)導通時的閾值更高許多的電壓。另外，通過電壓Vpuf也可以是與讀出動作時施加給不被選擇的字元線的通過電壓相同的位準(參照第6圖)。

虛擬陣列DA會被施加通過電壓Vpuf，因此虛擬陣列DA的全部的記憶胞開啟，而通用位元線的預充電壓，也就是感測節點sns的電壓會透過NAND串列放電到GND位準的源極線SL。與此感測的同時，藉由連接到感測節點SNS的差動感測放大器300，鄰接的位元線對的電位差會被檢出(S120)。例如，當SNSk>SNSk+1的話，差動感測放大器300會輸出「0」做為Dout_k；當SNSk≦SNSk+1的話，差動感測放大器300會輸出「1」做為Dout_k。

控制器140藉由虛擬陣列DA的讀出而檢出位元線對的電位差後，會根據其檢出結果輸出固有資料到外部(S130)。產生固有資料時，虛擬陣列DA的讀出可以是偶數位元線或者是奇數位元線的任一者，也可以是偶數位元線與奇數位元線雙方。固有資料的輸出方法是任意的，例如可以將檢出的全部的資料輸出，也可以將行選擇電路170所預先決定的位元線或者是位元數的資料輸出。又，也可以因應NAND型快閃記憶體的輸出入端子，來調整要輸出的固有資料的位元數。又，NAND型快閃記憶體搭載SPI(Serial Peripheral Interface)功能的情況下。可以與外部序列時脈同步來輸出固有資料。

根據本實施例，在虛擬陣列的讀出時檢出位元線對的電位差，產生半導體裝置的固有資料，因此能夠藉由比較簡單的構造來獲得重現性高的非預測性的固有資料。

接著，說明本發明的其他的實施例。第10圖顯示其他實施例的固有資料產生電路300A的構造。本實施例中，固有資料產生電路300A具備會接收複數的差動感測放大器310_0、310_1、...、300_n-1/2的輸出資料Dout_0、Dout_1、...、Dout_n-1/2，並將這些資料做計算處理的計算電路320。計算電路320可以例如將差動感測放大器310的輸出資料的一部分遮蔽(mask)，或者是將輸出資料編碼化(壓縮)，或者是邏輯運算偶數位元的輸出資料及奇數位元的輸出資料，將結果做為固有資料Dout_x輸出。

上述實施例中，產生固有資料時，會師加通過電壓到虛擬陣列DA的全部字元線來進行讀出，但也可以只讀出虛擬陣列DA的特定的頁。特定的頁能夠設定WL0~WL63的任意頁，特定的頁的選擇字元線會施加與一般的讀出時相同的讀出電壓(例如0V)，除此之外的不被選擇的字元線會被施加通過電壓Vpuf(例如4.5V)。在這個情況下，特定的頁的記憶胞需要被設定為儲存資料「1」的抹除記憶胞。藉此，能夠在與一般的讀出動作相同的偏壓條件下，進行用以產生固有資料的讀出。

上述實施例中，差動感測放大器310在讀出時檢測出鄰接的位元線間的電位差，但這只是一例，也可以是其他的態樣。例如，差動感測感放大器310也可以檢測出第偶數個的分頁緩衝器/感測電路的各感測節點，與第奇數個的分頁緩衝器/感測電路的各感測節點的電位差，除此之外，也可以按照預先決定的規則，檢測出被選擇的分頁緩衝器/感測電路的各感測節點的電位差。

又，上述實施例中，雖然顯示了分頁緩衝器/感測電路160對應1頁的量，差動感測放大器310對應1/2頁的量的例子，但差動感測放大器310的數目是任意，只要能夠獲得做為固有資料的非預測性(隨機性)的話，也可以是比1/2頁更少的數字。

又上述實施例中，顯示了位元線選擇電路所選擇的偶數位元線或者是奇數位元線的遮蔽讀出的例子，但本發明中遮蔽讀出並非必須。在這個情況下，選擇頁的讀出會以全部位元線來進行，差動感測放大器可以檢出物理上鄰接的偶數位元線與奇數位元線的電位差。

又，上述實施例中，做為連接到虛擬陣列DA的字元線之單元是以記憶胞為例，但本發明中也可以使用一般的MOS電晶體來取代記憶胞。也就是說，構成虛擬陣列DA的NAND串列的一部分或者全部的記憶胞可以被置換成一般的MOS電晶體。在此，一般的MOS電晶體是指因為程式化或抹除而導通時的閾值不會變動的MOS電晶體。代表性的MOS電晶體有描繪型，增強型或內在型，使用任一種MOS電晶體來替代記憶胞也能夠進行用來產生固有資料的讀出。

雖然詳述了本發明較佳的實施型態，但本發明並不限定於特定的實施型態，在申請專利範圍所記載的發明要旨的範圍內，能夠做各式各樣的變形與變更。

Claims

一種半導體裝置，包括：記憶體陣列，包括NAND型串列；選擇構件，選擇該記憶體陣列的特定區域；讀出構件，讀出該選擇構件所選擇的特定的區域；檢出構件，檢測出該讀出構件所讀出的特定的區域的位元線對的電位差；產生構件，根據該檢出構件的檢出結果產生半導體裝置的固有資料；以及控制構件，控制固有資料的產生，其中該控制構件在開機程序時或者是回應外部的要求，控制該選擇構件、該讀出構件、該檢出構件以及該產生構件，產生該固有資料。
如申請專利範圍第1項所述之半導體裝置，其中該特定的區域是物理上距離該讀出構件最遠端的塊。
如申請專利範圍第1項所述之半導體裝置，其中該特定的區域是物理上距離該讀出構件最遠端的塊所包含的頁。
如申請專利範圍第1項所述之半導體裝置，其中該特定的區域是使用者無法存取的區域。
如申請專利範圍第1項所述之半導體裝置，其中該特定的區域是連接到NAND型串列的MOS電晶體。
如申請專利範圍第2或3項所述之半導體裝置，其中該選擇構件會施加無關於記憶胞的記憶狀態並且導通記憶胞的電壓至選擇的塊內的全部字元線上。
如申請專利範圍第1至5項任一項所述之半導體裝置，其中該檢出構件電性連接到該讀出構件的感測節點，該檢出構件包括用來檢測出該感測節點的電位差的差動感測放大器。
如申請專利範圍第1至5項任一項所述之半導體裝置，其中該位元線對是在讀出動作時鄰接的位元線。
如申請專利範圍第1至5項任一項所述之半導體裝置，其中該讀出構件進行偶數位元線或奇數位元線的讀出時，該位元線對是鄰接的偶數位元線或者是奇數位元線。
如申請專利範圍第1至5項任一項所述之半導體裝置，其中該位元線對是依照預先決定的規則而選擇的位元線。
如申請專利範圍第1至5項任一項所述之半導體裝置，其中該產生構件包括計算電路，用來計算表示該檢出構件的檢出結果的資料，該產生構件將該計算電路的計算結果做為固有資料輸出。