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TWI663691B - Semiconductor device - Google Patents

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TWI663691B
TWI663691B TW107104090A TW107104090A TWI663691B TW I663691 B TWI663691 B TW I663691B TW 107104090 A TW107104090 A TW 107104090A TW 107104090 A TW107104090 A TW 107104090A TW I663691 B TWI663691 B TW I663691B
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silicon
silicon layer
film
semiconductor device
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TW107104090A
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塩田倫也
藤田淳也
西本健郎
福住嘉晃
福本敦之
永野元
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日商東芝記憶體股份有限公司
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Publication date
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Abstract

實施形態提供一種獲得穩定之電性特性之半導體裝置。 實施形態之半導體裝置具備：矽層，其包含磷；嵌入層，其設置於矽層上；積層體，其設置於嵌入層上，且具有隔著絕緣體而積層之複數個電極層；半導體主體，其於積層體內及嵌入層內沿積層體之積層方向延伸，且具有位於嵌入層之側方之側壁部；以及矽膜，其設置於嵌入層與半導體主體之側壁部之間，包含矽作為主成分，且進而包含鍺及碳中之至少任一者。

Description

半導體裝置
實施形態係關於一種半導體裝置。
已提出有如下構造之三維記憶體，即，使貫通包含複數個電極層之積層體之通道主體之側壁部接觸於設置於積層體之下之源極層。通道主體之側壁部接觸於包含於源極層之半導體層。該半導體層嵌入至去除犧牲層後所形成之空腔。
實施形態提供一種獲得穩定之電性特性之半導體裝置。
實施形態之半導體裝置具備：矽層，其包含磷；嵌入層，其設置於上述矽層上；積層體，其設置於上述嵌入層上，且具有隔著絕緣體而積層之複數個電極層；半導體主體，其於上述積層體內及上述嵌入層內沿上述積層體之積層方向延伸，且具有位於上述嵌入層之側方之側壁部；以及矽膜，其設置於上述嵌入層與上述半導體主體之上述側壁部之間，包含矽作為主成分，且進而包含鍺及碳中之至少任一者。
1‧‧‧記憶胞陣列
10‧‧‧基板
11‧‧‧包含金屬之層
12~14‧‧‧矽層
12a‧‧‧晶界
13a‧‧‧晶界
15‧‧‧閘極層
20‧‧‧半導體主體
20a‧‧‧側壁部
30‧‧‧記憶體膜
30a‧‧‧下部
31‧‧‧隧道絕緣膜
32‧‧‧電荷儲存膜(電荷儲存部)
33‧‧‧阻擋絕緣膜
41‧‧‧絕緣層
42‧‧‧保護膜
43‧‧‧保護膜
44‧‧‧絕緣層
50‧‧‧絕緣性芯膜
60‧‧‧分離部
61‧‧‧襯膜
63‧‧‧絕緣膜
70‧‧‧電極層
71‧‧‧犧牲層
72‧‧‧絕緣層
81‧‧‧矽膜
82‧‧‧矽膜
84‧‧‧矽層
84a‧‧‧晶界
85‧‧‧氧層
86‧‧‧矽層
86a‧‧‧晶界
90‧‧‧空腔
91‧‧‧犧牲層
95‧‧‧矽膜
96‧‧‧矽膜
100‧‧‧積層體
BL‧‧‧位元線
Cb‧‧‧接點
CL‧‧‧柱狀部
MC‧‧‧記憶胞
MH‧‧‧記憶體孔
SL‧‧‧源極層
ST‧‧‧狹縫
STD‧‧‧汲極側選擇電晶體
STS‧‧‧源極側選擇電晶體
V1‧‧‧接點
圖1係實施形態之半導體裝置之模式立體圖。
圖2係實施形態之半導體裝置之模式俯視圖。
圖3係圖2中之A-A'剖視圖。
圖4係圖3中之A部之放大圖。
圖5(a)及(b)係圖3中之B部之放大圖。
圖6~圖17係表示第1實施形態之半導體裝置之製造方法之模式剖視圖。
圖18~20係第2實施形態之半導體裝置之模式剖視圖。
圖21係比較例之半導體裝置之模式剖視圖。
圖22係第3實施形態之半導體裝置之模式剖視圖。
圖23(a)及(b)係圖22中之C部之放大圖。
以下，參照圖式對實施形態進行說明。再者，各圖式中，對相同之要素標註相同之符號。
於實施形態中，作為半導體裝置，例如，對具有三維構造之記憶胞陣列之半導體記憶裝置進行說明。
圖1係實施形態之記憶胞陣列1之模式立體圖。
圖2係記憶胞陣列1之模式俯視圖。
圖3係圖2中之A-A'剖視圖。
於圖1中，將相對於基板10之主面平行之方向且相互正交之兩個方向設為X方向及Y方向，將相對於X方向及Y方向這兩個方向正交之方向設為Z方向(積層方向)。其他圖中之X方向、Y方向及Z方向分別與圖1之X方向、Y方向及Z方向對應。
記憶胞陣列1具有源極層SL、設置於源極層SL上之積層體100、複數個柱狀部CL、複數個分離部60以及設置於積層體100上方之複數條位元線BL。
源極層SL隔著絕緣層41而設置於基板10上。基板10例如為矽基板。 於源極層SL與積層體100之間，設置有閘極層15。
柱狀部CL形成為於積層體100內沿該積層體100之積層方向(Z方向)延伸之大致圓柱狀。柱狀部CL進而貫通積層體100之下之閘極層15，到達至源極層SL。複數個柱狀部CL例如錯位排列。或者，複數個柱狀部CL亦可沿著X方向及Y方向呈正方格子狀排列。
分離部60將積層體100及閘極層15於Y方向分離為複數個區塊(或者指狀物)。分離部60具有狹縫ST(於下述圖17所示)內嵌入有絕緣膜63(於下述圖18所示)之構造。
複數條位元線BL為於Y方向延伸之例如金屬膜。複數條位元線BL於X方向相互分離。
柱狀部CL之下述半導體主體20之上端部經由圖1所示之接點Cb及接點V1而連接於位元線BL。
如圖3所示，源極層SL具有包含金屬之層11及矽層12~14。
包含金屬之層11設置於絕緣層41上。包含金屬之層11例如為鎢層或者鎢矽化物層。
矽層12設置於包含金屬之層11上，矽層13設置於矽層12上，矽層14設置於矽層13上。
矽層12~14係包含磷作為摻雜劑且具有導電性之多晶矽層。
絕緣層44設置於矽層14上，閘極層15設置於絕緣層44上。閘極層15係包含例如磷作為摻雜劑且具有導電性之多晶矽層。
積層體100設置於閘極層15上。積層體100具有於相對於基板10之主面垂直之方向(Z方向)上積層之複數個電極層70。絕緣層(絕緣體)72設置於上下相鄰之電極層70之間。絕緣層72亦設置於最下層之電極層70與閘 極層15之間。
電極層70為金屬層。電極層70例如為包含鎢作為主成分之鎢層、或者包含鉬作為主成分之鉬層。絕緣層72為包含氧化矽作為主成分之氧化矽層。
複數個電極層70中至少最上層之電極層70為汲極側選擇電晶體STD(圖1)之控制閘極(汲極側選擇閘極)，至少最下層之電極層70為源極側選擇電晶體STS(圖1)之控制閘極(源極側選擇閘極)。
多層電極層70作為單元閘極設置於汲極側選擇閘極與源極側選擇閘極之間。
閘極層15之厚度較一層電極層70之厚度以及一層絕緣層72之厚度厚。
複數個柱狀部CL於積層體100內沿著該積層體100之積層方向延伸，進而貫通閘極層15、絕緣層44、矽層14及矽層13，到達至矽層12。柱狀部CL具有記憶體膜30、半導體主體20及絕緣性芯膜50。
如圖3所示，半導體主體20形成為於積層體100內及閘極層15內沿Z方向連續延伸且到達至源極層SL之管狀。芯膜50設置於管狀半導體主體20之內側。
半導體主體20之上端部經由圖1所示之接點Cb及接點V1而連接於位元線BL。
記憶體膜30設置於積層體100與半導體主體20之間、及閘極層15與半導體主體20之間，且自外周側包圍半導體主體20。記憶體膜30於積層體100內及閘極層15內沿Z方向連續地延伸。
半導體主體20具有與源極層SL電性地連接之側壁部(源極接觸 部)20a。側壁部20a不被記憶體膜30覆蓋。
半導體主體20之下端部與側壁部20a連續，位於較側壁部20a靠下，且位於矽層12內。於該半導體主體20之下端部與矽層12之間設置有記憶體膜30。記憶體膜30於半導體主體20之側壁部(源極接觸部)20a之位置於Z方向上被分斷。該分斷之記憶體膜30之下部30a配置於包圍半導體主體20之下端部外周之位置及半導體主體20之底面下。
圖4係圖3中之A部之放大剖視圖。
記憶體膜30為具有隧道絕緣膜31、電荷儲存膜(電荷儲存部)32及阻擋絕緣膜33之絕緣膜之積層膜。
隧道絕緣膜31設置於半導體主體20與電荷儲存膜32之間，且與半導體主體20相接。電荷儲存膜32設置於隧道絕緣膜31與阻擋絕緣膜33之間。阻擋絕緣膜33設置於電荷儲存膜32與電極層70之間。
半導體主體20、記憶體膜30及電極層70構成記憶胞MC。記憶胞MC具有電極層70經由記憶體膜30而包圍半導體主體20周圍之縱型電晶體構造。
於該縱型電晶體構造之記憶胞MC中，半導體主體20例如為矽之通道主體，電極層70作為控制閘極而發揮功能。電荷儲存膜32作為儲存自半導體主體20注入之電荷之資料記憶層而發揮功能。
實施形態之半導體記憶裝置為非揮發性半導體記憶裝置，能夠電性地自由地進行資料之刪除、寫入，且即便切斷電源亦能夠保存記憶內容。
記憶胞MC例如為電荷捕獲型記憶胞。電荷儲存膜32具有複數個於絕緣性之膜中捕獲電荷之捕獲點，且例如包含氮化矽膜。或者，電荷儲存膜32亦可為由絕緣體包圍周圍且具有導電性之浮動閘極。
隧道絕緣膜31於自半導體主體20對電荷儲存膜32注入電荷時，或者將儲存於電荷儲存膜32之電荷釋放至半導體主體20時成為電位障壁。隧道絕緣膜31例如包含氧化矽膜。
阻擋絕緣膜33防止儲存於電荷儲存膜32中之電荷被向電極層70釋放。又，阻擋絕緣膜33防止電荷自電極層70向柱狀部CL反向穿隧。
阻擋絕緣膜33例如包含氧化矽膜。或者，阻擋絕緣膜33亦可為氧化矽膜與金屬氧化膜之積層膜。於該情形時，可將氧化矽膜設置於電荷儲存膜32與金屬氧化膜之間，將金屬氧化膜設置於氧化矽膜與電極層70之間。金屬氧化膜例如為氧化鋁膜。
如圖1所示，汲極側選擇電晶體STD設置於積層體100之上層部。源極側選擇電晶體STS設置於積層體100之下層部。汲極側選擇電晶體STD及源極側選擇電晶體STS係具有半導體主體20作為通道之縱型電晶體。
複數個記憶胞MC設置於汲極側選擇電晶體STD與源極側選擇電晶體STS之間。複數個記憶胞MC、汲極側選擇電晶體STD及源極側選擇電晶體STS穿過半導體主體20而串聯連接，而構成1個記憶體串。該記憶體串於相對於XY面平行之面方向上例如錯位配置，複數個記憶胞MC於X方向、Y方向及Z方向上呈三維設置。
於讀出動作時，電子自源極層SL穿過半導體主體20之側壁部20a被供給至記憶胞MC之通道。
再者，當使摻雜劑(例如磷)擴散至半導體主體20中與閘極層15對向之部分之情形時，能夠使閘極層80作為刪除動作時之GIDL(gate induced drain leakage，閘極感應汲極漏電)發生器而發揮功能。
將藉由對閘極層15施加刪除電位(例如幾伏)且對半導體主體20中與 閘極層15對向之部分賦予高電場而產生之電洞供給至記憶胞MC之通道，而使通道電位上升。而且，藉由將記憶胞MC之電極層70之電位設為例如接地電位(0V)，而利用半導體主體20與電極層70之電位差，將電洞注入至電荷儲存膜32而進行資料之刪除動作。
圖5(a)係第1實施形態之半導體裝置之模式剖視圖，即圖3中之B部之放大圖。
半導體主體20之側壁部20a之周圍由矽層13包圍，側壁部20a位於矽層13之側方。
矽膜82設置於矽層13與半導體主體20之側壁部20a之間。矽膜82與半導體主體20之側壁部20a相接。
如圖3所示，矽膜82亦設置於矽層12與矽層13之間、及矽層13與矽層14之間。
矽膜82為包含矽(Si)作為主成分之矽膜，進而包含鍺(Ge)及碳(C)中之至少任一者。矽膜82進而包含磷(P)。
即，矽膜82為摻雜有鍺與磷之矽膜。或者，矽膜82為摻雜有碳與磷之矽膜。或者，矽膜82為摻雜有鍺、碳及磷之矽膜。
其次，參照圖6~圖17，對第1實施形態之半導體裝置之製造方法進行說明。圖6~圖17所示之剖面與圖3所示之剖面對應。
如圖6所示，絕緣層41形成於基板10上，包含金屬之層11形成於絕緣層41上。包含金屬之層11例如為鎢層或者鎢矽化物層。
矽層12形成於包含金屬之層11上。矽層12為摻雜有磷之多晶矽層。
保護膜42形成於矽層12上。保護膜42例如為氧化矽膜。犧牲層91形成於保護膜42上。犧牲層91例如為刻意未摻雜摻雜劑之未摻雜之多晶矽 層。保護膜43形成於犧牲層91上。保護膜43例如為氧化矽膜。矽層14形成於保護膜43上。矽層14例如為未摻雜之多晶矽層，或者摻雜磷之多晶矽層。
絕緣層44形成於矽層14上。絕緣層44例如為氧化矽層。閘極層15形成於絕緣層44上。閘極層15例如為摻雜有磷之多晶矽層。
積層體100形成於閘極層15上。絕緣層(第2層)72與犧牲層(第1層)71交替地積層於閘極層15上。重複進行將絕緣層72與犧牲層71交替積層之步驟，而於閘極層15上形成複數個犧牲層71與複數個絕緣層72。例如，犧牲層71為氮化矽層，絕緣層72為氧化矽層。閘極層15之厚度較一層犧牲層71之厚度以及一層絕緣層72之厚度更厚。
如圖7所示，例如藉由使用未圖示之遮罩之RIE(reactive ion etching，反應性離子蝕刻)，將複數個記憶體孔MH形成於積層體100。記憶體孔MH貫通積層體100、閘極層15、絕緣層44、矽層14、保護膜43、犧牲層91及保護膜42而到達至矽層12。記憶體孔MH之底部位於矽層12中。
複數個犧牲層(氮化矽層)71及複數個絕緣層(氧化矽層)72無需切換氣體種類，而使用相同之氣體(例如CF系氣體)連續地被蝕刻。此時，閘極層(多晶矽層)15作為蝕刻終止層而發揮功能，於閘極層15之位置暫時停止蝕刻。藉由較厚之閘極層15來吸收複數個記憶體孔MH間之蝕刻速率偏差，從而降低複數個記憶體孔MH間之底部位置之偏差。
然後，切換氣體種類而對閘極層15及較閘極層15為下之各層進行分步蝕刻。而且，於矽層12之中途使蝕刻停止。
藉由較厚之閘極層15而容易控制對高縱橫比之積層體100進行孔加工 之蝕刻停止位置。
如圖8所示，柱狀部CL形成於記憶體孔MH內。記憶體膜30沿著記憶體孔MH之側面及底面而共形地形成，於該記憶體膜30之內側沿著記憶體膜30而共形地形成半導體主體20，於該半導體主體20之內側形成芯膜50。
然後，如圖9所示，將複數個狹縫ST形成於積層體100。狹縫ST係藉由使用未圖示之遮罩之RIE而形成。狹縫ST貫通積層體100、閘極層15、絕緣層44、矽層14及保護膜43，到達至犧牲層91。
與形成記憶體孔MH同樣地，複數個犧牲層71及複數個絕緣層72無需切換氣體種類，而使用相同之氣體連續地被蝕刻。此時，閘極層15作為蝕刻終止層而發揮功能，於閘極層15之位置暫時停止狹縫加工之蝕刻。藉由較厚之閘極層15來吸收複數個狹縫ST間之蝕刻速率偏差，從而降低複數個狹縫ST間之底部位置之偏差。
然後，切換氣體種類對閘極層15及較閘極層15靠下之各層進行分步蝕刻，於狹縫ST之底部露出犧牲層91。
藉由較厚之閘極層15而容易控制對高縱橫比之積層體100進行狹縫加工之蝕刻停止位置。進而，利用之後之分步蝕刻，可高精度且容易地進行狹縫ST之底部位置控制。狹縫ST不穿過犧牲層91，狹縫ST之底部停留於犧牲層91內。
如圖10所示，襯膜61沿著狹縫ST之側面及底面而共形地形成。襯膜61例如為氮化矽膜。形成於狹縫ST底面之襯膜61例如利用RIE被去除。如圖11所示，犧牲層91於狹縫ST之底部露出。
而且，利用貫穿狹縫ST之蝕刻而將犧牲層91去除。例如，經過狹縫 ST而供給熱TMY(三甲基-2羥乙基氫氧化銨)，將作為多晶矽層之犧牲層91去除。
將犧牲層91去除，如圖12所示，於矽層12與矽層14之間形成空腔90。例如，作為氧化矽膜之保護膜42、43保護矽層12、14不會因熱TMY而被蝕刻。又，形成於狹縫ST側面之襯膜(例如氮化矽膜)61防止自閘極層15及矽層14之狹縫ST側進行側面蝕刻。
柱狀部CL之側壁之一部分露出於空腔90。即，記憶體膜30之一部分露出於空腔90。
露出於空腔90之記憶體膜30利用貫穿狹縫ST之蝕刻而被去除。例如，利用CDE(chemical or conformal dry etching，化學或共形乾蝕刻)而將記憶體膜30去除。
此時，與包含於記憶體膜30中之膜相同種類之保護膜42、43亦被去除。形成於狹縫ST側面之襯膜61為與包含於記憶體膜30中之例如電荷儲存膜32相同種類之氮化矽膜，但襯膜61之膜厚較電荷儲存膜32之膜厚更厚，襯膜61殘留於狹縫ST之側面。
該襯膜61防止於將露出於空腔90之上述記憶體膜30之一部分去除時，自積層體100之犧牲層71、絕緣層72及絕緣層44之狹縫ST側進行側面蝕刻。絕緣層44之下表面由矽層14覆蓋，故而亦防止自絕緣層44之下表面側進行面蝕刻。
將記憶體膜30之一部分去除，如圖13所示，記憶體膜30於積層方向(Z方向)被分斷。藉由控制蝕刻時間，使閘極層15與半導體主體20之間之記憶體膜(閘極絕緣膜)30不被蝕刻。
又，藉由控制蝕刻時間，使記憶體膜30中較空腔90更靠下方之下部 30a殘留於矽層12中。柱狀部CL中之下端部作為固定器(anchor)而殘留於矽層12中。矽層12包圍柱狀部CL之下端部，於形成有空腔90之狀態下保持柱狀部CL穩定之支持狀態。
將上述記憶體膜30之一部分去除，半導體主體20之一部分(側壁部20a)露出於空腔90。又，藉由去除保護膜42、43，矽層14之下表面及矽層12之上表面亦露出於空腔90。
其次，經過狹縫ST對空腔90內供給成膜來源氣體，於露出於空腔90之半導體主體20之側壁部20、矽層12及矽層14形成矽膜82。如圖14所示，矽膜82沿著露出於空腔90之矽材料部之表面而共形地形成。矽膜82形成於空腔90之內壁，不填埋空腔90。空腔90得以保留。
於形成矽膜82之後，經過狹縫ST對空腔90內供給成膜來源氣體，於露出於空腔90之矽膜82之表面，形成嵌入層之材料。
如圖15所示，將矽層13作為嵌入層嵌入至空腔90。或者，嵌入層亦可為氧化矽層。
矽膜82與半導體主體20之側壁部20a相接。於形成柱狀部CL之階段，半導體主體20實質上不包含摻雜劑。當於空腔90形成嵌入層(矽層或者氧化矽層)13時，嵌入層之材料於高溫退火下形成。此時，包含於基底之矽層12中之磷亦擴散到矽膜82及半導體主體20之側壁部20a。因此，矽膜82與半導體主體20之側壁部20a之接觸部(源極接觸部)成為摻雜磷之矽而被低電阻化。
磷較理想為於半導體主體20中，自側壁部20a擴散到至少與絕緣層44對向之部分為止。
於嵌入層13為矽層之情形時，磷亦會自矽層12擴散到嵌入層(矽 層)13，矽層13成為摻雜磷之矽層，而作為源極層SL之一要素發揮功能。
又，矽層12中之磷亦可經過矽膜82及矽層13而擴散至矽層14。
半導體主體20經過側壁部20a及矽膜82而與源極層SL電性地連接。由於矽膜82與矽層12及矽層14相接，故而即便嵌入層13為氧化矽層，半導體主體20亦會經過側壁部20a及矽膜82而與矽層12、包含金屬之層11及包含矽層14之源極層SL電性地連接。
於將嵌入層13嵌入至空腔90時，因微負載效應會產生如下現象：越接近氣體供給源(狹縫ST)之區域以越短之培養時間(成膜開始時間)開始成膜，於遠離狹縫ST之區域殘留空隙(或者縫隙)，空腔90被堵塞。即，於遠離氣體供給源(狹縫ST)之區域中，與狹縫ST附近之區域相比，由於氣體不足，氣體成分自表面吸附變成堆積之進展過程容易遲緩。
嵌入層13中之空隙若因之後之退火步驟中之遷移而移動至半導體主體20之側壁部(源極接觸部)20a，則會導致半導體主體20與源極層SL電性接觸不良。
根據以上所說明之第1實施形態，矽膜82為包含矽作為主成分之矽膜，進而包含鍺及碳中之至少任一者。
於形成矽膜82之CVD(chemical vapor deposition，化學氣相沈積)中，藉由對矽之來源氣體添加例如C2H4氣體，能夠形成包含碳之矽膜82。可藉由C2H4氣體之流量來控制矽膜82中之碳濃度。
存在隨著矽膜中之碳濃度之增大，而矽膜之結晶晶粒尺寸變小之傾向。存在若結晶晶粒尺寸變小，則矽膜之硬度變高之傾向。對矽膜摻雜碳所帶來之此種特性發揮阻擋空隙移動之效果。
因此，於將矽層13嵌入至空腔90時，即便矽層13中形成有可能會於 之後之退火步驟中遷移之空隙，亦會由形成於矽層13與半導體主體20之側壁部20a之間之摻雜碳之矽膜82防止空隙向側壁部20a移動。藉此，良好地保持半導體主體20與源極層SL之電性接觸。
本發明者等人發現，若將矽膜82中之碳濃度設為1×1019cm-3以上，則阻擋空隙移動之效果變得明顯。因此，矽膜82中之碳濃度較理想為1×1019cm-3以上。
又，本發明者等人發現，若將矽膜82中之磷濃度設為1×1020cm-3以上，則阻擋空隙移動之效果變得明顯。因此，矽膜82中之磷濃度較理想為1×1020cm-3以上。
又，若矽膜中之Ge組成比增大，則因帶隙能減少引起之點缺陷之負載(charge)會使摻雜劑(磷)之擴散常數降低。存在Ge組成比越高，則越抑制磷擴散之傾向。因此，藉由於矽膜82中摻雜Ge，並控制該Ge之組成比，能夠控制自矽層12擴散至複數個半導體主體20之磷之量或擴散距離。
藉由設置此種摻雜Ge之矽膜82，能夠抑制磷不均勻地擴散至複數個半導體主體20，且抑制記憶體串間之電性特性偏差。
本發明者等人發現，於上述實施形態之三維記憶體裝置中，為了實現於實際應用上有效地控制磷擴散，矽膜82中之Ge組成比較理想為5atomic%以上。
圖5(b)係與圖5(a)相同之模式剖視圖，表示通道-源極接觸部之另一例。
於上述圖14所示之步驟中於空腔90之內壁形成矽膜82之前，於空腔90之內壁，共形地形成例如未摻雜之矽膜81。矽膜81不填埋空腔90。而 且，於露出於空腔90之矽膜81之表面，形成矽膜82。矽膜82沿著矽膜81之表面而共形地形成。然後，將嵌入層(矽層)13嵌入至所保留之空腔90。
矽層12中之磷經過矽膜81及矽膜82而擴散至半導體主體20。
於圖5(b)所示之例子中，摻雜有鍺及碳中之至少任一者之矽膜82亦設置於嵌入層13與半導體主體20之側壁部20a之間。
因此，矽膜82防止空隙向側壁部20a移動、及/或抑制磷不均勻地擴散。
如上述圖15所示形成嵌入層(例如矽層)13之後，將狹縫ST側面之襯膜61去除。於將該襯膜61去除之後，或者於與去除襯膜61之步驟相同之步驟中，利用經過狹縫ST被供給之蝕刻液或者蝕刻氣體將犧牲層71去除。例如，使用包含磷酸之蝕刻液，將作為氮化矽層之犧牲層71去除。
將犧牲層71去除，如圖16所示，於上下相鄰之絕緣層72之間形成空隙(氣隙)73。
複數個絕緣層72以包圍複數個柱狀部CL側面之方式與柱狀部CL之側面相接。複數個絕緣層72藉由與此種複數個柱狀部CL之物理結合而被支持，保持絕緣層72間之空隙73。
如圖17所示，於空隙73形成電極層70。利用例如CVD(chemical vapor deposition)形成電極層70。經過狹縫ST將來源氣體供給至空隙73。形成於狹縫ST側面之電極層70被去除。然後，於狹縫ST內，嵌入圖3所示之絕緣膜63。
圖18係第2實施形態之半導體裝置之模式剖視圖。圖18與圖2中之A-A'剖視圖對應。
根據第2實施形態之半導體裝置，於矽層12與矽層13之間，設置有結 晶分斷層。
於圖18所示之例子中，設置有包含矽作為主成分且進而包含碳、氮及氧中之至少任一者之多晶矽層84作為結晶分斷層。矽層84之厚度較矽層12之厚度更薄。
如上所述，矽層13嵌入形成於矽層12與矽層14之間之空腔90內。矽層13自露出於空腔90之矽材料之表面成長。
圖21係於矽層12上成長有矽層13之情況之模式剖視圖。
於圖21中，模式性地表示矽層13之面方向上之複數個半導體主體20之配置佈局。
又，於圖21中，模式性地表示矽層12之結晶之晶界(grain boundary)12a與矽層13之結晶之晶界13a。
矽層13接續基底之矽層12之晶質而成長。因此，矽層13之結晶之晶粒尺寸(或者粒徑)為與矽層12之晶粒尺寸(或者粒徑)相同程度，矽層13之結晶之晶界密度為與矽層12之晶界密度相同程度。
摻雜於矽層12之磷主要經過矽層12之晶界12a及矽層13之晶界13a而向半導體主體20擴散。
若矽層13之晶界密度較複數個半導體主體20之配置密度為低，則於配置於晶界13a稀疏之區域之半導體主體20與配置於晶界13a附近之半導體主體20之間，產生所到達之磷之量及向上方之擴散距離之偏差。該情況會使複數個半導體主體20間之GIDL電流及單元電流產生偏差。
圖19係於矽層12上形成矽層84作為結晶分斷層，並於該矽層84上成長有矽層13之情形時之與圖21相同之模式剖視圖。
於圖19中，模式性地表示矽層12之結晶之晶界12a、矽層84之結晶之 晶界84a及矽層13之結晶之晶界13a。
包含碳、氮及氧中之至少任一者之矽層84不接續矽層12之晶質，矽層84之結晶之晶粒尺寸(或者粒徑)小於矽層12之晶粒尺寸(或者粒徑)，矽層84之結晶之晶界密度高於矽層12之晶界密度。
矽層13於矽層84上接續矽層84之晶質而成長，矽層13之結晶之晶粒尺寸(或者粒徑)為與矽層84之結晶之晶粒尺寸(或者粒徑)相同程度，矽層13之結晶之晶界密度為與矽層84之結晶之晶界密度相同程度。因此，矽層13之結晶之晶粒尺寸(或者粒徑)小於矽層12之結晶之晶粒尺寸(或者粒徑)，矽層13之結晶之晶界密度高於矽層12之結晶之晶界密度。
藉由提高矽層13之晶界密度，能夠使作為磷之擴散路徑之晶界13a相對於複數個半導體主體20均勻地分佈。該情況會降低到達至複數個半導體主體20之磷之量及向上方之擴散距離之偏差，從而降低複數個半導體主體20間之GIDL電流及單元電流之偏差。
於形成矽層84之CVD中，藉由對矽之來源氣體添加例如N2O氣體，能夠形成包含氮之矽層84。可藉由N2O氣體之流量來控制矽層84中之氮濃度。
隨著矽層84中之氮濃度之增大，矽84層之結晶晶粒尺寸變小，矽層84中之結晶晶界密度變高。本發明者等人發現，於複數個柱狀部CL間之間隔為100~200nm左右之情形時，為了使磷之量及擴散距離於複數個半導體主體20間均勻，矽層84中之氮濃度較理想為1×1019cm-3以上。
於形成矽層84之CVD中，藉由對矽之來源氣體添加例如NO氣體，可形成包含氧之矽層84。可藉由NO氣體之流量來控制矽層84中之氧濃度。
隨著矽層84中之氧濃度之增大，矽84層之結晶晶粒尺寸變小，矽層 84中之結晶晶界密度變高。本發明者等人發現，於複數個柱狀部CL間之間隔為100~200nm左右之情形時，為了使磷之量及擴散距離於複數個半導體主體20間均勻，矽層84中之氧濃度較理想為1×1019cm-3以上。
於形成矽層84之CVD中，藉由對矽之來源氣體添加例如C2H4氣體，可形成包含碳之矽層84。可藉由C2H4氣體之流量來控制矽層84中之碳濃度。
隨著矽層84中之碳濃度之增大，矽84層之結晶晶粒尺寸變小，矽層84中之結晶晶界密度變高。本發明者等人發現，於複數個柱狀部CL間之間隔為100~200nm左右之情形時，為了使磷之量及擴散距離於複數個半導體主體20間均勻，矽層84中之碳濃度較理想為1×1019cm-3以上。
圖20係於矽層12上形成氧層(O層)85作為結晶分斷層之情形時之與圖19相同之模式剖視圖。
於氧層85上成長矽層86，於矽層86上成長矽層13。
於圖20中，模式性地表示矽層12之結晶之晶界12a、矽層86之結晶之晶界86a及矽層13之結晶之晶界13a。
氧層85係使氧原子吸附於矽層12之表面而形成，具有例如相當於1個氧原子程度之厚度。
矽層86之厚度較矽層12之厚度薄，矽層13之厚度較矽層12之厚度薄。氧層85較矽層86之厚度薄，較矽層13之厚度薄。
利用氧層85將矽層12之晶質分斷，矽層86不接續矽層12之晶質而於氧層85上成長。藉由使矽層86之厚度較矽層12之厚度薄，能夠使矽層86之結晶之晶粒尺寸(或者粒徑)小於矽層12之晶粒尺寸(或者粒徑)，能夠使矽層86之結晶之晶界密度高於矽層12之晶界密度。
矽層13於矽層86上接續矽層86之晶質而成長，矽層13之結晶之晶粒尺寸(或者粒徑)成為與矽層86之結晶之晶粒尺寸(或者粒徑)相同程度，矽層13之結晶之晶界密度成為與矽層86之結晶之晶界密度相同程度。因此，矽層13之結晶之晶粒尺寸(或者粒徑)小於矽層12之結晶之晶粒尺寸(或者粒徑)，矽層13之結晶之晶界密度高於矽層12之結晶之晶界密度。
藉由提高矽層13之晶界密度，能夠使作為磷之擴散路徑之晶界13a相對於複數個半導體主體20均勻地分佈。該情況會降低到達至複數個半導體主體20之磷之量及向上方之擴散距離之偏差，從而降低複數個半導體主體20間之GIDL電流及單元電流之偏差。
本發明者等人發現，於複數個柱狀部CL間之間隔為100~200nm左右之情形時，為了使磷之量及擴散距離於複數個半導體主體20間均勻，較理想的是以氧層85與矽層12之界面氧濃度成為1×1014cm-2以上之方式形成氧層85。
圖22係第3實施形態之半導體裝置之模式剖視圖。圖22與圖2中之A-A'剖視圖對應。
圖23(a)係圖22中之C部之放大圖。
根據第3實施形態，矽層13中之磷濃度為1×1020cm-3以上。此種磷濃度之矽層13即便於被嵌入至空腔90時於矽層13中形成空隙，亦不易使空隙移動。藉此，良好地保持半導體主體20與源極層SL之電性接觸。
又，根據第3實施形態，於矽層13與半導體主體20之側壁部20a之間，設置有包含矽作為主成分且進而包含碳之矽膜95。矽膜95與半導體主體20之側壁部20a相接。
矽膜95亦設置於矽層12與矽層13之間、及矽層13與矽層14之間。
例如，利用將矽層13嵌入至空腔90時之高溫退火，磷自矽層12、13經過矽膜95擴散至半導體主體20。此時，摻雜碳之矽膜95抑制磷向半導體主體20過度擴散。
適當地控制對半導體主體20之磷之擴散量及擴散距離，會使源極側選擇電晶體STS或記憶胞MC之特性(閾值電壓等)適當化。
藉由適當地調整矽膜95中之碳濃度與矽膜95之膜厚，能夠抑制磷向半導體主體20過度擴散。
圖23(b)係與圖23(a)相同部分之模式剖視圖。
根據該圖23(a)所示之例子，於矽膜95與半導體主體20之側壁部20a之間設置有矽膜96。矽膜96與半導體主體20之側壁部20a相接。
矽膜95亦設置於矽層12與矽層13之間、及矽層13與矽層14之間。
矽膜96例如為未摻雜矽膜96，矽膜96中之碳濃度低於摻雜碳之矽膜95中之碳濃度。
於空腔90之內壁共形地形成未摻雜之矽膜96。矽膜96不填埋空腔90。而且，於露出於空腔90之矽膜96之表面形成矽膜95。矽膜95沿著矽膜96之表面而共形地形成。然後，將矽層13嵌入至所保留之空腔90中。
磷自矽層12、13經過矽膜95及矽膜96擴散至半導體主體20。摻雜碳之矽膜95抑制磷向半導體主體20過度擴散。
進而，矽層13與側壁部20a之間之膜厚增加了相當於設置於矽膜95與半導體主體20之側壁部20a之間之矽膜96之量，該情況亦會抑制磷向半導體主體20過度擴散。
於上述實施形態中，作為第1層71而例示了氮化矽層，但作為第1層71亦可使用金屬層、或者摻雜有摻雜劑之矽層。於該情形時，第1層71直 接成為電極層70，故而不需要將第1層71置換為電極層之製程。
又，亦可利用貫穿狹縫ST之蝕刻將第2層72去除，使上下相鄰之電極層70之間為空隙。
對本發明之幾個實施形態進行了說明，但該等實施形態係作為示例而提出，並不意圖限定發明之範圍。該等新穎之實施形態能夠以其他各種形態加以實施，能夠於不脫離發明之主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍中所記載之發明與其均等之範圍中。
[相關申請案]
本申請案享有以日本專利申請案2017-163616號(申請日：2017年8月28日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。

Claims (19)

  1. 一種半導體裝置，其具備： 矽層，其包含磷； 嵌入層，其設置於上述矽層上； 積層體，其設置於上述嵌入層上，且具有隔著絕緣體而積層之複數個電極層； 半導體主體，其於上述積層體內及上述嵌入層內沿上述積層體之積層方向延伸，且具有位於上述嵌入層之側方之側壁部；以及 矽膜，其設置於上述嵌入層與上述半導體主體之上述側壁部之間，包含矽作為主成分，且進而包含鍺及碳中之至少任一者。
  2. 如請求項1之半導體裝置，其中上述矽膜中之鍺組成比為5 atomic%以上。
  3. 如請求項1之半導體裝置，其中上述矽膜中之碳濃度為1×10 19cm -3以上。
  4. 如請求項1之半導體裝置，其中上述矽膜進而包含磷。
  5. 如請求項4之半導體裝置，其中上述矽膜中之磷濃度為1×10 20cm -3以上。
  6. 如請求項1之半導體裝置，其中上述矽膜與上述半導體主體之上述側壁部相接。
  7. 如請求項1之半導體裝置，其中上述矽膜亦設置於上述矽層與上述嵌入層之間。
  8. 如請求項1之半導體裝置，其中上述嵌入層為矽層或者氧化矽層。
  9. 一種半導體裝置，其具備： 第1矽層，其包含磷； 第2矽層，其設置於上述第1矽層上，且包含磷； 結晶分斷層，其設置於上述第1矽層與上述第2矽層之間； 積層體，其設置於上述第2矽層上，且具有隔著絕緣體而積層之複數個電極層；以及 半導體主體，其於上述積層體內及上述第2矽層內沿上述積層體之積層方向延伸，且具有位於上述第2矽層之側方之側壁部。
  10. 如請求項9之半導體裝置，其中上述結晶分斷層係包含矽作為主成分且進而包含碳、氮及氧中之至少任一者之矽層。
  11. 如請求項10之半導體裝置，其中上述矽層中之碳濃度、氮濃度或者氧濃度為1×10 19cm - 3以上。
  12. 如請求項9之半導體裝置，其中上述結晶分斷層為氧層。
  13. 如請求項12之半導體裝置，其中上述氧層之界面氧濃度為1×10 14cm -2以上。
  14. 如請求項9之半導體裝置，其中上述第2矽層中之結晶晶界密度高於上述第1矽層中之結晶晶界密度。
  15. 如請求項9之半導體裝置，其中上述第2矽層之厚度較上述第1矽層之厚度更薄。
  16. 一種半導體裝置，其具備： 第1矽層，其包含磷； 第2矽層，其設置於上述第1矽層上，包含磷，且磷濃度為1×10 20cm - 3以上； 積層體，其設置於上述第2矽層上，且具有隔著絕緣體而積層之複數個電極層； 半導體主體，其於上述積層體內及上述第2矽層內沿上述積層體之積層方向延伸，且具有位於上述第2矽層之側方之側壁部；以及 第1矽膜，其設置於上述第2矽層與上述半導體主體之上述側壁部之間，包含矽作為主成分，且進而包含碳。
  17. 如請求項16之半導體裝置，其中上述第1矽膜與上述半導體主體之上述側壁部相接。
  18. 如請求項16之半導體裝置，其更具備第2矽膜，上述第2矽膜設置於上述第1矽膜與上述半導體主體之上述側壁部之間，且碳濃度低於上述第1矽膜。
  19. 如請求項16之半導體裝置，其中上述第1矽膜亦設置於上述第1矽層與上述第2矽層之間。
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