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TWI662415B - 用於組態一記憶體裝置之方法及設備 - Google Patents

用於組態一記憶體裝置之方法及設備 Download PDF

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TWI662415B
TWI662415B TW106129583A TW106129583A TWI662415B TW I662415 B TWI662415 B TW I662415B TW 106129583 A TW106129583 A TW 106129583A TW 106129583 A TW106129583 A TW 106129583A TW I662415 B TWI662415 B TW I662415B
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杭柏托 西西安尼
安娜 吉拉 思維洛
安德利亞 沙曼尼奧圖
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美商美光科技公司
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Abstract

本發明提供使用組態命令組態一記憶體裝置之設備及方法。一個實例性方法可包含：當該記憶體裝置處於一準備狀態時執行一第一命令以將該記憶體裝置組態至一特定模式；且當該記憶體裝置處於該特定模式中時執行一第二命令以執行一第一操作。

Description

用於組態一記憶體裝置之方法及設備
本發明大體上係關於記憶體裝置，且更特定言之，本發明係關於使用組態命令組態一記憶體裝置之設備及方法。
記憶體裝置通常設置為電腦或其他電子裝置中之內部半導體積體電路。存在諸多不同類型之記憶體，包含揮發性及非揮發性記憶體。揮發性記憶體可需要維持其資料之電力且包含隨機存取記憶體(RAM)、動態隨機存取記憶體(DRAM)及同步動態隨機存取記憶體(SDRAM)等等。非揮發性記憶體可藉由當未供電時保留儲存之資料而提供永久性資料且可包含NAND快閃記憶體、NOR快閃記憶體、唯讀記憶體(ROM)、電可擦除程式化ROM(EEPROM)、可擦除程式化ROM(EPROM)及電阻可變記憶體，諸如相變隨機存取記憶體(PCRAM)、電阻隨機存取記憶體(RRAM)及磁阻隨機存取記憶體(MRAM)等等。
記憶體裝置可組合在一起以形成一記憶體系統之一儲存容量，諸如一固態磁碟機(SSD)。一固態磁碟機可包含非揮發性記憶體(例如，NAND快閃記憶體及NOR快閃記憶體)及/或可包含揮發性記憶體(例如，DRAM及SRAM)，以及各種其他類型之非揮發性及揮發性記憶體。
可使用一SSD來將硬碟機替換為一電腦之主要儲存容量，因為該固 態磁碟機可在效能、尺寸、重量、堅固性、操作溫度範圍及功率消耗方面具有優於硬碟之優勢。例如，SSD相較於磁碟機可具有優越效能，此係因為SSD缺乏移動部件，此可避免搜尋時間、延時性及與磁碟機相關聯之其他機電延遲。
記憶體亦可用作為廣泛電子應用範圍之揮發性及非揮發性資料儲存。非揮發性記憶體可在(例如)個人電腦、可攜式記憶體棒、數位相機、蜂巢式電話、可攜式音樂播放器(諸如MP3播放器)、電影播放器及其他電子裝置中使用。記憶體胞可配置成陣列，其中該等陣列在記憶體裝置中使用。
100‧‧‧運算系統
102‧‧‧主機
104‧‧‧記憶體系統
108‧‧‧控制器
110-1,...,110-N‧‧‧記憶體裝置
205-1,...,205-N‧‧‧字線
207-1、207-2、207-3,...,207-M‧‧‧局部位元線
209-1、209-2、209-3,...,209-M‧‧‧NAND串
210‧‧‧記憶體
211-1,...,211-N‧‧‧非揮發性記憶體胞
213‧‧‧場效電晶體(FET)/選擇閘極源極
215‧‧‧汲極選擇線
217‧‧‧源極選擇線
219‧‧‧場效電晶體(FET)/選擇閘極汲極
221-1‧‧‧汲極接觸件
223‧‧‧共同源極
330‧‧‧讀取命令
341‧‧‧組態命令
342‧‧‧組態命令
343‧‧‧組態命令
360‧‧‧擦除命令
370‧‧‧讀取命令
380‧‧‧寫入命令
382‧‧‧位址階段
384‧‧‧資料輸入階段
385‧‧‧資料輸出階段
386‧‧‧擦除命令
390‧‧‧寫入命令
392‧‧‧粗程式化演算法
394‧‧‧細程式化演算法
395‧‧‧準備信號
396‧‧‧超細程式化演算法
398‧‧‧讀取演算法
399‧‧‧擦除演算法
430‧‧‧記憶體胞類型
432‧‧‧記憶體胞
436‧‧‧程式化演算法
438‧‧‧命令名稱
440‧‧‧組態命令
441‧‧‧組態命令
442‧‧‧組態命令
443‧‧‧組態命令
444‧‧‧組態命令
445‧‧‧組態命令
446‧‧‧組態命令
圖1係根據本發明之數個實施例之為包含一記憶體系統之一運算系統之形式之一設備之一方塊圖。
圖2係根據本發明之數個實施例之包括可操作之記憶體胞之一陣列之記憶體之一部分之一示意圖。
圖3A至圖3C繪示根據本發明之一或多個實施例之使用組態命令之時序圖。
圖4係根據本發明之數個實施例之繪示組態命令之一圖表。
本發明提供使用組態命令組態一記憶體裝置之設備及方法。一個實例性方法可包含：當該記憶體裝置處於一準備狀態時執行一第一命令以將該記憶體裝置組態至一特定模式；且當該記憶體裝置處於該特定模式中時執行一第二命令以執行一第一操作。
在數個實施例中，可使用數個組態命令使得記憶體裝置在數種模式 中操作。例如，一記憶體裝置可經組態以在單位階胞(SLC)模式中操作，其中各胞可經程式化至兩個狀態之一者，每胞儲存一位元資訊。一記憶體裝置亦可經組態以在一多位階胞(MLC)模式中操作，其中各胞可經程式化至數個狀態之一者，每胞儲存一或多個位元之資訊。舉一實例，該記憶體裝置可經組態以在一每胞2位元MLC模式或一每胞3位元MLC模式中操作。
在本發明之一或多個實施例中，可使用數個組態命令來將該記憶體裝置放置於由該等組態命令指示之數個模式之一者中。該等組態命令可由一主機發佈且由該記憶體裝置執行以將該記憶體裝置放置於一特定組態中。例如，該等組態命令可使得該記憶體裝置操作為一SLC裝置或操作為一MLC裝置。該等組態命令可標示每胞儲存之特定數目個位元(例如，1、2或3等等)。該等組態命令可使得該記憶體裝置根據一特定程式化演算法(例如，粗、細或超細)程式化記憶體胞，此可(例如)指示用於將該記憶體胞放置於一所要狀態中之程式化信號之數量。
當該記憶體裝置處於一準備狀態中且主機及/或記憶體裝置不使用一命令佇列執行該等組態命令時，可發佈且執行數個組態命令，因此不存在將使用一記憶體系統與一主機之間之匯流排頻寬之一資料輸入階段。在先前做法中，使用一設置特徵及/或一多位階區塊指令來組態一記憶體裝置，此需要該主機及/或記憶體裝置使用一命令佇列、在該記憶體裝置與該主機之間之該匯流排上傳送資料且執行使得該記憶體裝置處於一繁忙狀態之指令。
在本發明之以下詳細描述中，參考形成本發明之一部分之附圖，且其中以繪示之方式展示可如何實踐本發明之數個實施例。充分詳細地描述此等實施例以使得一般技術者能夠實踐本發明之實施例，且將瞭解可利用 其它實施例且可在不違背本發明之範疇之情況下做出程序、電及/或結構改變。如本文所使用，標誌符「N」指示標示之數個特定特徵可包含於本發明之數個實施例內。
如本文所使用，「數個」某物可係指此等物體之一或多者。例如，數個記憶體裝置可係指一或多個記憶體裝置。另外，如本文所使用，特定言之相對於圖式中之參考符號之諸如「N」之標誌符指示標示之數個特定特徵可包含於本發明之數個實施例內。
本文中之圖遵循其中第一數字或前幾個數字對應於圖式圖編號且剩餘數字識別圖式中之一元件或組件之一編號慣例。可藉由使用類似數字識別不同圖之間之類似元件或組件。如將明白，本文之各種實施例中展示之元件可經添加、交換及/或消除以提供本發明之數個額外實施例。另外，圖中提供之元件之比例及相對尺寸意欲繪示本發明之各種實施例，且不應以一限制意義使用。
圖1係根據本發明之一或多個實施例之為包含至少一記憶體系統104之一運算系統100之形式之一設備之一功能方塊圖。如本文所使用，一「設備」可係指(但不限制於)各種結構或結構之組合，諸如(例如)一或若干電路、一或若干晶粒、一或若干模組、一或若干裝置或一或若干系統。在圖1中繪示之實施例中，記憶體系統104可包含一控制器108及一或多個記憶體裝置110-1,...,110-N。在此實例中，控制器108位於一或多個記憶體裝置110-1,...,110-N之外部。該等記憶體裝置110-1,...,110-N可提供用於該記憶體系統之一儲存容量(例如，具有格式化至該等記憶體裝置之一檔案系統)。在數個實施例中，數個記憶體裝置110-1,...,110-N可包含非揮發性記憶體，該非揮發性記憶體包含數個邏輯單元(LUN)。一LUN可為可 單獨受控之非揮發性記憶體之一部分。控制器108可包含控制電路(例如，硬體、韌體及/或軟體)。在一或多個實施例中，控制器108可為耦合至包含一實體介面及記憶體裝置110-1,...,110-N之一印刷電路板之一特定應用積體電路(ASIC)。再者，該控制器可包含揮發性及/或非揮發性記憶體。
如圖1中所繪示，一主機102可耦合至記憶體系統104。主機102可為一膝上型電腦、個人電腦、數位相機、數位記錄及播放裝置、行動電話、PDA、記憶體讀卡器、介面集線器，以及其他主機系統，且可包含一記憶體存取裝置(例如，一處理器)。一般技術者將明白，「一處理器」可意欲為一或多個處理器，諸如一平行處理系統、數個協同處理器等等。
在一或多個實施例中，一實體主機介面可為一標準化介面之形式。例如，當記憶體系統104用於一運算系統100中之資料儲存時，一實體主機介面可為一串列進階附接技術(SATA)、高速周邊組件互連(PCIe)或一通用串列匯流排(USB)，以及其他連接器及介面。然而，一般而言，一實體主機介面可提供一介面以用於在記憶體系統104與具有用於該實體主機介面之相容接收器之一主機102之間傳遞控制、位址、資料及其他信號。
控制器108可與記憶體裝置110-1,...,110-N通信以讀取、寫入及擦除資料，以及其他操作。控制器108可具有可為一或多個積體電路及/或離散組件之電路。一控制器可選擇性地耦合一記憶體裝置110-1,...,110-N之一I/O連接(在圖1中未展示)以在適當時間於適當I/O連接處接收合適信號。類似地，一主機102與記憶體系統104之間之通信協定可與存取一記憶體裝置110-1,...,110-N所需之通信協定不同。控制器108可將自一主機接收之命令轉譯為適當命令以達成至一記憶體裝置110-1,...,110-N之所要存取。
在數個實施例中，可使用數個組態命令使得記憶體裝置在數種模式 中操作。可使用數個命令(諸如以下關於圖3A至圖4所描述之命令40h、41h、42h、43h、44h、45h及46h)來組態一記憶體裝置以在單位階胞(SLC)模式中操作，其中各胞可經程式化至兩個狀態之一者，每胞儲存一位元資訊；或在一多位階胞(MLC)模式中操作，其中各胞可經程式化至數個狀態之一者，每胞儲存一或多個位元之資訊。當該裝置經組態以操作為一多位階胞時，可使用該等組態命令來組態一記憶體裝置與儲存於各胞中之特定數目個位元一起操作。可使用該等組態命令來組態一記憶體裝置以使用一特定程式化演算法程式化記憶體胞。
一記憶體裝置110-1,...,110-N可包含記憶體胞(例如，非揮發性記憶體胞)之一或多個陣列。該等陣列可為具有(例如)一NAND架構之快閃陣列。實施例不限制於一特定類型之記憶體裝置。例如，該記憶體裝置可包含揮發性及/或非揮發性記憶體，諸如快閃記憶體、電阻可變記憶體及/或DRAM等等。
記憶體裝置110-1,...,110-N可包含可經分組之數個記憶體胞。如本文所使用，一群組可包含一或多個記憶體胞(諸如，一頁、區塊、平面、晶粒、一整個陣列)或其他群組之記憶體胞。例如，一些記憶體陣列可包含組成一記憶體胞區塊之數頁記憶體胞。數個區塊可包含於記憶體胞之一平面中。記憶體胞之數個平面可包含於一晶粒上。舉一實例，一128 GB記憶體裝置可包含每頁4314位元組資料、每區塊128頁、每平面2048個區塊及每裝置16個平面。
在一記憶體裝置中，一實體頁可係指寫入及/或讀取之一單元(例如，一起寫入及/或讀取之數個胞或作為記憶體胞之一功能群組)。可利用分離寫入及/或讀取操作寫入及/或讀取一偶數頁及一奇數頁。針對包含多位階 胞(MLC)之實施例，一實體頁可邏輯分割為(例如)資料之一上頁及一下頁。例如，一個記憶體胞可將一或多個位元提供至資料之一上頁且將一或多個位元提供至資料之一下頁。據此，可將資料之一上頁及一下頁寫入及/或讀取為一個寫入及/或讀取操作之一部分，因為該邏輯上頁及邏輯下頁係相同實體頁之兩個部分。
圖1之實施例可包含未經繪示以不阻礙本發明之實施例之額外電路。例如，記憶體系統104可包含鎖存經由通過I/O電路之I/O連接提供之位址信號之位址電路。可由一列解碼器及一行解碼器接收且解碼位址信號以存取記憶體裝置110-1,...,110-N。熟習技術者將明白，位址輸入連接之數目可取決於記憶體裝置110-1,...,110-N之密度及架構。
一般而言，控制器108負責將自主機102(例如，自一PCIe匯流排)接收之命令封包轉換為用於主機記憶體轉譯電路之命令指令且負責將記憶體回應轉換為主機系統命令以傳輸至請求主機。
在一或多個實施例中，可將資料寫入至該等記憶體裝置，一次寫一頁。該記憶體裝置中之各頁可具有數個實體區段且各實體區段可與一邏輯區塊位址(LBA)相關聯。舉一實例，一實體頁可具有資料之8個實體區段。然而，實施例不限制於每實體頁特定數目個實體區段。
圖2係根據本發明之數個實施例之包括可操作之記憶體胞之一陣列之記憶體210之一部分之一示意圖。圖2之實施例繪示一NAND架構非揮發性記憶體陣列；然而，本文描述之實施例不限制於此實例。例如，數個實施例可實施至一NOR架構非揮發性記憶體陣列。如圖2中所展示，記憶體陣列包含存取線(例如，字線205-1,...,205-N)及交叉資料線(例如，局部位元線207-1、207-2、207-3,...,207-M)。為了緩解數位環境中之定址，字線 205-1,...,205-N之數目及局部位元線207-1、207-2、207-3,...,207-M之數目可係某個二次方(例如，256個字線與4096個位元線)。
記憶體陣列包含NAND串209-1、209-2、209-3,...,209-M。各NAND串包含非揮發性記憶體胞211-1,...,211-N，各胞通信地耦合至一各自字線205-1,...,205-N。各NAND串(及其組成記憶體胞)亦與一局部位元線207-1、207-2、207-3,...,207-M相關聯。各NAND串209-1、209-2、209-3,...,209-M之記憶體胞211-1,...,211-N在串列源極中耦合至一選擇閘極源極(例如，一場效電晶體(FET)213)與一選擇閘極汲極(例如，FET 219)之間之汲極。各選擇閘極源極213經組態以回應於源極選擇線217上之一信號而選擇性地將一各自NAND串耦合至一共同源極223，且同時各選擇閘極汲極219經組態以回應於汲極選擇線215上之一信號而選擇性地將一各自NAND串耦合至一各自位元線。
如圖2中繪示之實施例中所展示，將選擇閘極源213之一源極耦合至一共同源極線223。選擇閘極源213之汲極耦合至對應NAND串209-1之記憶體胞211-1之源極。選擇閘極汲極219之汲極在汲極接觸件221-1處耦合至對應NAND串209-1之位元線207-1。選擇閘極汲極219之源極耦合至對應NAND串209-1之最後記憶體胞211-N(例如，一浮動閘極電晶體)之汲極。
在數個實施例中，非揮發性記憶體胞211-1,...,211-N之建構包含一源極、一汲極、一浮動閘極或其他電荷儲存結構及一控制閘極。記憶體胞211-1,...,211-N具有分別耦合至一字線205-1,...,205-N之其等控制閘極。一NOR陣列架構將類似地經設計，除了記憶體胞之串將在選擇閘極之間平行耦合外。例如，各記憶體胞(例如，如圖2中繪示之一記憶體胞211-N)之一端可耦合至一位元線，且該相同記憶體胞之另一端可耦合至可與該位 元線平行對準之一源極線。此外，一NOR架構可提供至陣列中之記憶體胞之隨機存取(例如，相對於基於頁之存取(如一NAND架構))。
在操作中，耦合至一選定字線(例如，205-1,...,205-N)之數個記憶體胞可一起寫入及/或讀取為一群組。一起寫入及/或讀取之記憶體胞之一群組可被稱為一頁胞(例如，一實體頁)且可儲存數頁資料(例如，邏輯頁)。耦合至一特定字線且一起經程式化至各自資料狀態之數個記憶體胞可被稱為一目標頁。一程式化操作可包含將對應於正用於程式化記憶體胞之一特定程式化演算法之數個程式脈衝(例如，16V至20V)施加至一選定字線以使得耦合至該選定字線之選定胞之臨限電壓(Vt)增加至對應於一目標資料狀態之一所要電壓位準。在數個實施例中，一特定程式化演算法(諸如，粗、細及/或超細)可使用數個程式化脈衝將記憶體胞程式化至一所要狀態。具有更多程式化脈衝之一程式化演算法可將記憶體胞程式化至其等所要狀態，且比具有更少程式化脈衝之程式化演算法之準確性更高，此可用於當記憶體胞正儲存多位元資料時維持讀取餘量及/或用於減少記憶體胞之位元誤差率。讀取操作可包含感測耦合至一選定胞之一位元線之一電壓及/或電流變化以判定該選定胞之狀態。該讀取操作可包含當一選定胞開始實施時為一位元線預先充電且感測放電。一個類型之讀取操作包括將一斜坡讀取信號施加至一選定字線，且另一類型之讀取操作包括將複數個離散讀取信號施加至該選定字線以判定胞之狀態。
圖3A至圖3C繪示根據本發明之一或多個實施例之使用組態命令之時序圖。圖3A繪示當執行數個寫入操作時使用數個組態命令之一時序圖。圖3A包含一組態命令341(「41h」)。該41h命令係將使用一粗程式化演算法程式化記憶體胞之記憶體裝置放置於一多位階胞模式(每胞3個位元) 中之一組態命令。一旦已將記憶體胞放置於由41h命令指示之模式中後，可發佈包含一位址階段382(「ADD」)及一資料輸入階段384(「DiN」)之一寫入命令380(「80h」)。一旦已執行位址階段382及與寫入命令380相關聯之資料輸入階段384後，可發佈使得執行一粗程式化演算法392之一寫入命令390(「10h」)。該粗程式化演算法可經執行以程式化記憶體胞(每胞3個位元)，如由組態命令341所指示。當發佈且執行組態命令341及寫入命令380及390時，記憶體裝置可處於準備狀態中(如準備信號RDY 395所指示)。在數個實施例中，組態命令341不使用一主機及/或記憶體裝置上之命令佇列。該組態命令亦不包含使用一主機與記憶體系統之間之匯流排頻寬之一資料傳送階段，此將使得該記憶體系統處於一繁忙狀態中。
在圖3A中，可在第一寫入命令之後執行另一寫入命令。可在粗程式化演算法392之後發佈一組態命令342(「42h」)。該42h命令係將使用一細程式化演算法程式化記憶體胞之記憶體裝置放置於一多位階胞模式(每胞3個位元)中之一組態命令。一旦已將該記憶體胞放置於由42h命令指示之模式中後，可發佈包含一位址階段382(「ADD」)及一資料輸入階段384(「DiN」)之寫入命令380(「80h」)。一旦已執行位址階段382及與寫入命令380相關聯之資料輸入階段384後，可發佈使得執行一細程式化演算法394之一寫入命令390。該細程式化演算法可經執行以程式化記憶體胞(每胞3個位元)，如由組態命令342所指示。
在圖3A中，可在第二寫入命令之後執行另一寫入命令。可在細程式化演算法394之後發佈一組態命令343(「43h」)。該43h命令係將使用一超細程式化演算法程式化記憶體胞之記憶體裝置放置於一多位階胞模式 (每胞3個位元)中之一組態命令。一旦已將記憶體胞放置於由43h命令指示之模式中後，可發佈包含一位址階段382(「ADD」)及一資料輸入階段384(「DiN」)之寫入命令380(「80h」)。一旦已執行位址階段382及與寫入命令380相關聯之資料輸入階段384後，可發佈使得執行一超細程式化演算法396之一寫入命令390。該超細程式化演算法可經執行以程式化記憶體胞(每胞3個位元)，如由組態命令343所指示。
圖3B繪示當執行一讀取操作時使用一組態命令之一時序圖。圖3A包含一組態命令341(「41h」)。該41h命令係將使用一粗程式化演算法程式化記憶體胞之記憶體裝置放置於一多位階胞模式(每胞3個位元)中之一組態命令。亦可在此實例中發佈命令42h或43h，因為彼等命令亦將記憶體裝置置於一多位階胞狀態(每胞3個位元)中。命令41h、42h及43h皆組態一多位階胞狀態(每胞3個位元)中之記憶體裝置，但各命令使用不同程式化演算法。由於圖3B中之實例係關於一讀取操作，所以由組態命令指示之程式化演算法未使用且將不影響該讀取操作。
一旦將記憶體胞放置於由41h命令指示之模式中後，可發佈包含一位址階段382(「ADD」)之讀取命令370(「00h」)。一旦已執行位址階段382後，可發佈使得執行一讀取演算法398之一讀取命令330(「30h」)。資料輸出階段385(「Dout」)可遵循讀取演算法398將自記憶體裝置讀取之資料傳送至請求裝置(例如，主機102)。當發佈且執行組態命令341及讀取命令370及330時，記憶體裝置可處於準備狀態中。在數個實施例中，當裝置處於一準備狀態(例如，不係一繁忙狀態)中且不使用一主機及/或記憶體裝置上之命令佇列時，執行組態命令341已完成。該組態命令亦不包含使用一主機與記憶體系統之間之匯流排頻寬之一資料傳送階段。
圖3C繪示當執行一擦除操作時使用一組態命令之一時序圖。圖3A包含一組態命令341(「41h」)。該41h命令係將使用一粗程式化演算法程式化記憶體胞之記憶體裝置放置於一多位階胞模式(每胞3個位元)中之一組態命令。類似於關於圖3B之讀取操作實例之以上討論，亦可在此實例中發佈命令42h或43h，因為圖3C中之實例係關於一擦除操作且由組態命令41h、42h及43h指示之程式化演算法未使用且將不影響該擦除操作。
一旦將記憶體胞放置於由41h命令指示之模式中後，可發佈包含一位址階段382(「ADD」)之擦除命令360(「60h」)。一旦已執行與擦除命令360相關聯之位址階段382後，可發佈使得執行一擦除演算法399之擦除命令386(「D0h」)，其擦除由擦除命令360指示之區塊。當發佈且執行組態命令341及擦除命令360及386時，記憶體裝置可處於準備狀態中。在數個實施例中，組態命令341不使用一主機及/或記憶體裝置上之命令佇列。該組態命令亦不包含使用一主機與記憶體系統之間之匯流排頻寬之一資料傳送階段，此將使得該記憶體裝置處於一繁忙狀態中。
在數個實施例中，寫入命令380及390、讀取命令370及330及擦除命令360及386之各者可包含執行一特定LUN上之命令之指令。例如，一旦已發佈一組態命令(例如，命令341、342,...,347)後，可發佈包含執行該記憶體裝置之一特定LUN上之命令之指令之一讀取、寫入或擦除命令。因此，當該記憶體裝置處於一準備狀態中且不包含該主機與該記憶體裝置之間之匯流排上之一資料傳送時，組態命令可將整個裝置處於一特定組態中且接著可在該記憶體裝置之特定LUN上執行讀取、寫入及/或擦除命令。當發佈該記憶體裝置之特定LUN上之讀取、寫入及/或擦除命令時，該特定LUN可經輪詢以確保該LUN處於一準備狀態中且可執行該讀取、寫入 及/或擦除命令。再者，可使用一通過LUN命令(「78h」)來啟動一特定模式且撤銷剩餘LUN。接著，可執行一組態命令(例如，命令341、342,...,347)，其後接著在由組態命令指示之模式中執行由78h命令指示之LUN上之一操作之一讀取、寫入及/或擦除命令。
圖4係根據本發明之數個實施例之數個組態命令之一圖表。當一記憶體裝置處於一準備狀態中時可發佈且執行組態命令(相對於當執行時使得該記憶體裝置處於一繁忙狀態之設置命令)以使得該記憶體裝置能夠在特定模式中操作。在圖4中展示之實例中，可使用數個組態命令440、441、442、443、444、445及446使得一記憶體裝置在特定模式中操作。組態命令440、441、442、443、444、445及446之各者可包含一命令名稱438且可與可指示記憶體胞類型430、與記憶體胞432相關聯之每胞位元數目及/或用於程式化記憶體胞之一程式化演算法436之一特定模式相關聯。
在圖4中展示之實例中，指示為40h之命令440可使得記憶體裝置操作為單位階胞(SLC)(每胞1個位元)。指示為41h之命令441可使得該記憶體裝置操作為一多位階胞(MLC)(每胞3個位元)且使用一粗程式化演算法來程式化該等記憶體胞。指示為42h之命令442可使得該記憶體裝置操作為一多位階胞(MLC)(每胞3個位元)且使用一細程式化演算法來程式化該等記憶體胞。指示為43h之命令443可使得該記憶體裝置操作為一多位階胞(MLC)(每胞3個位元)且使用一超細程式化演算法來程式化該等記憶體胞。指示為44h之命令444可使得該記憶體裝置操作為一多位階胞(MLC)(每胞2個位元)且使用一粗程式化演算法來程式化該等記憶體胞。指示為45h之命令445可使得該記憶體裝置操作為一多位階胞(MLC)(每胞2個位元)且使用一細程式化演算法來程式化該等記憶體胞。指示為46h之命 令446可使得該記憶體裝置操作為一多位階胞(MLC)(每胞1個位元)。
當該記憶體裝置處於一準備狀態中且主機及/或記憶體裝置不使用一命令佇列執行組態命令時，可發佈且執行組態命令440、441、442、443、444、445及446之各者，因此不存在將使用一記憶體系統與一主機之間之匯流排頻寬之一資料輸入階段。在先前做法中，使用一設置特徵及/或一多位階區塊指令來組態一記憶體裝置，此需要該主機及/或記憶體裝置使用一命令佇列、傳送該記憶體裝置與該主機之間之匯流排上之資料且執行使得該記憶體裝置處於一繁忙狀態之指令。
儘管已在本文中繪示且描述特定實施例，但一般技術者將明白經計算以達成相同結果之一配置可替換所展示之特定實施例。本發明意欲涵蓋本發明之各種實施例之調適或變動。應瞭解，已按一繪示性方式而非一限制性方式做出以上描述。熟習技術者當檢視以上描述時將明白未在本文特定描述之以上實施例及其他實施例之組合。本發明之各種實施例之範疇包含其中使用以上結構及方法之其他應用。因此，應參考隨附申請專利範圍以及此申請專利範圍所授權之等效物之整個範圍來判定本發明之各種實施例之範疇。
在以上[實施方式]中，各種特徵為提高效率之目的在一單一實施例中組合在一起。本發明之此方法不應解譯為反映本發明之所揭示之實施例必須使用比在各請求項中明確所述之更多特徵之一意向。相反地，如以下申請專利範圍所反映，本發明標的在於少於一單一揭示之實施例之所有特徵。因此，以下申請專利範圍在本文中併入至[實施方式]內，其中各請求項單獨作為一分離實施例。

Claims (21)

  1. 一種用於組態一記憶體裝置之方法，其包括：當該記憶體裝置處於一準備狀態時執行一第一命令以將該記憶體裝置組態至一特定模式，其中該特定模式定義每記憶體胞儲存之數個位元；及當該記憶體裝置處於該特定模式時執行一第二命令以執行一第一操作。
  2. 如請求項1之方法，其中該方法包含在不傳送該記憶體裝置與一主機之間之一資料匯流排上之資料之情況下執行該第一命令。
  3. 如請求項1之方法，其中該第一操作包含以下一者：將資料寫入至該記憶體裝置；自該記憶體裝置讀取資料；且擦除該記憶體裝置中之資料。
  4. 如請求項1之方法，其中該方法包含輪詢該記憶體裝置之數個LUN之各者以在執行該第一命令之前判定該數個LUN之各者處於一準備狀態。
  5. 如請求項1之方法，其中該方法包含執行一第三命令以將該記憶體裝置組態至不同於該特定模式之另一模式。
  6. 如請求項5之方法，其中該方法包含當該記憶體裝置處於該另一模式中時執行一第四命令以執行一第二操作。
  7. 如請求項6之方法，其中：在該記憶體裝置之一第一邏輯單元(LUN)上執行該第一操作；及在該記憶體裝置之一第二LUN上執行該第二操作。
  8. 如請求項7之方法，其中該方法包含輪詢該第二LUN以在執行該第三命令之前判定該第二LUN處於一準備狀態。
  9. 如請求項7之方法，其中該方法包含回應於執行該第二LUN上之該第二操作而自該第二LUN輸出資料。
  10. 一種用於組態一記憶體裝置之方法，其包括：將一命令發送至該記憶體裝置，其中該命令包含將該記憶體裝置組態至一特定模式之指令，且該特定模式定義一特定程式化演算法；及當該記憶體裝置處於一準備狀態且無一資料傳送階段時，藉由執行該命令而將該記憶體裝置組態至該特定模式。
  11. 如請求項10之方法，其中執行該命令以將該記憶體裝置組態至該特定模式包含將該記憶體裝置組態至一單位階胞模式。
  12. 如請求項10之方法，其中執行該命令以將該記憶體裝置組態至該特定模式包含將該記憶體裝置組態至一多位階胞模式。
  13. 如請求項10之方法，其中執行該命令以將該記憶體裝置組態至該特定模式包含組態該記憶體裝置以包含每胞數個位元。
  14. 一種用於組態一記憶體裝置之設備，其包括：記憶體胞之一陣列；及一控制器，其耦合至記憶體胞之該陣列，該控制器經組態以：當該記憶體裝置處於一準備狀態時執行一命令以將該記憶體裝置組態至一特定模式，其中執行該命令不包含一資料傳送階段，且該特定模式定義一特定程式化演算法。
  15. 如請求項14之設備，其中該控制器經組態以執行該命令以組態至包含選自包含每胞1位元、每胞2位元及每胞3位元之群組之每胞數個位元之該特定模式。
  16. 如請求項14之設備，其中該控制器經組態以執行該命令以組態至使用選自包含一粗程式化演算法、一細程式化演算法及一超細程式化演算法之群組之該特定程式化演算法之該特定模式。
  17. 一種用於組態一記憶體裝置之設備，其包括：記憶體胞之一陣列；及一控制器，其耦合至該記憶體胞陣列，該控制器經組態以：當該記憶體裝置處於一準備狀態時執行一第一命令將該記憶體裝置組態至一特定模式，其中該特定模式定義每記憶體胞儲存之數個位元；且當該記憶體裝置處於該特定模式時執行一第二命令以執行一操作。
  18. 如請求項17之設備，其中未將該第一命令置於用於執行之一命令佇列中。
  19. 如請求項17之設備，其中執行該第一命令不包含一資料傳送階段。
  20. 如請求項17之設備，其中該操作係包含一第一命令階段、一位址階段、一第二命令階段及一資料輸出階段之一讀取操作。
  21. 如請求項17之設備，其中該操作係包含一第一命令階段、一位址階段、一資料輸入階段及一第二命令階段之一寫入操作。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9940052B2 (en) * 2016-09-14 2018-04-10 Micron Technology, Inc. Memory device configuration commands
KR102665410B1 (ko) 2018-07-30 2024-05-13 삼성전자주식회사 메모리 장치의 내부 프로세싱 동작 방법
US10622065B2 (en) 2018-09-12 2020-04-14 Micron Technology, Inc. Dedicated commands for memory operations
US11456033B2 (en) 2018-09-12 2022-09-27 Micron Technology, Inc. Dedicated commands for memory operations
CN112130715B (zh) 2019-06-25 2022-09-09 华为技术有限公司 一种显示方法与电子设备
US11144203B2 (en) * 2019-12-03 2021-10-12 Micron Technology, Inc. Selectively operable memory device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201227506A (en) * 2010-12-30 2012-07-01 Sandisk Technologies Inc Controller and method for performing background operations
US20140156213A1 (en) * 2012-12-04 2014-06-05 SK Hynix Inc. Semiconductor memory devices and methods of testing open failures thereof
US9196376B2 (en) * 2014-02-06 2015-11-24 SK Hynix Inc. Semiconductor devices and semiconductor systems including the same

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0788113B1 (en) * 1996-01-31 2005-08-24 STMicroelectronics S.r.l. Multilevel memory circuits and corresponding reading and writing methods
CN1220143C (zh) * 2001-01-12 2005-09-21 皇家菲利浦电子有限公司 存储器地址转换单元和方法以及包含这种单元的图像处理装置
US7640465B2 (en) * 2001-04-19 2009-12-29 Micron Technology, Inc. Memory with element redundancy
US7124260B2 (en) * 2002-08-26 2006-10-17 Micron Technology, Inc. Modified persistent auto precharge command protocol system and method for memory devices
US7075822B2 (en) * 2002-12-31 2006-07-11 Intel Corporation High bandwidth datapath load and test of multi-level memory cells
US8082382B2 (en) * 2004-06-04 2011-12-20 Micron Technology, Inc. Memory device with user configurable density/performance
KR100827658B1 (ko) * 2006-09-11 2008-05-07 삼성전자주식회사 반도체 메모리 장치, 이 장치를 구비하는 메모리 시스템,및 이 시스템의 테스트 방법
WO2009097681A1 (en) 2008-02-04 2009-08-13 Mosaid Technologies Incorporated Flexible memory operations in nand flash devices
US9123422B2 (en) 2012-07-02 2015-09-01 Super Talent Technology, Corp. Endurance and retention flash controller with programmable binary-levels-per-cell bits identifying pages or blocks as having triple, multi, or single-level flash-memory cells
US8407400B2 (en) 2008-11-12 2013-03-26 Micron Technology, Inc. Dynamic SLC/MLC blocks allocations for non-volatile memory
KR101505005B1 (ko) 2008-12-05 2015-03-24 삼성전자주식회사 메모리 장치 및 메모리 장치의 관리 방법
US8433845B2 (en) 2009-04-08 2013-04-30 Google Inc. Data storage device which serializes memory device ready/busy signals
US7936610B1 (en) * 2009-08-03 2011-05-03 Micron Technology, Inc. Selective refresh of single bit memory cells
US8355280B2 (en) * 2010-03-09 2013-01-15 Samsung Electronics Co., Ltd. Data storage system having multi-bit memory device and operating method thereof
US8886990B2 (en) 2011-01-27 2014-11-11 Apple Inc. Block management schemes in hybrid SLC/MLC memory
JP5887568B2 (ja) 2011-06-23 2016-03-16 パナソニックＩｐマネジメント株式会社 メモリカードコントローラ、メモリカードアダプタおよびメモリカードドライブ
US9396771B2 (en) * 2012-05-07 2016-07-19 Samsung Electronics Co., Ltd. Memory device for performing multi-core access to bank groups
US20130318285A1 (en) 2012-05-23 2013-11-28 Violin Memory Inc Flash memory controller
US9098402B2 (en) 2012-12-21 2015-08-04 Intel Corporation Techniques to configure a solid state drive to operate in a storage mode or a memory mode
KR102053953B1 (ko) * 2013-02-04 2019-12-11 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 프로그램 방법
WO2014147786A1 (ja) 2013-03-21 2014-09-25 株式会社日立製作所 ストレージシステム及びデータ管理方法
US9940052B2 (en) * 2016-09-14 2018-04-10 Micron Technology, Inc. Memory device configuration commands

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201227506A (en) * 2010-12-30 2012-07-01 Sandisk Technologies Inc Controller and method for performing background operations
US20140156213A1 (en) * 2012-12-04 2014-06-05 SK Hynix Inc. Semiconductor memory devices and methods of testing open failures thereof
US9196376B2 (en) * 2014-02-06 2015-11-24 SK Hynix Inc. Semiconductor devices and semiconductor systems including the same

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Publication number Publication date
TW201812599A (zh) 2018-04-01
US9940052B2 (en) 2018-04-10
WO2018052691A1 (en) 2018-03-22
US20180217773A1 (en) 2018-08-02
EP3510489A4 (en) 2019-10-16
CN109690509A (zh) 2019-04-26
EP3510489A1 (en) 2019-07-17
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