[go: up one dir, main page]

TWI660585B - 鎖存器電路 - Google Patents

鎖存器電路 Download PDF

Info

Publication number
TWI660585B
TWI660585B TW107126555A TW107126555A TWI660585B TW I660585 B TWI660585 B TW I660585B TW 107126555 A TW107126555 A TW 107126555A TW 107126555 A TW107126555 A TW 107126555A TW I660585 B TWI660585 B TW I660585B
Authority
TW
Taiwan
Prior art keywords
terminal
transistor
coupled
output
signal
Prior art date
Application number
TW107126555A
Other languages
English (en)
Other versions
TW202008725A (zh
Inventor
林見儒
雷良煥
Original Assignee
瑞昱半導體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 瑞昱半導體股份有限公司 filed Critical 瑞昱半導體股份有限公司
Priority to TW107126555A priority Critical patent/TWI660585B/zh
Priority to CN201811323673.5A priority patent/CN110784191A/zh
Application granted granted Critical
Publication of TWI660585B publication Critical patent/TWI660585B/zh
Priority to US16/519,266 priority patent/US20200044639A1/en
Publication of TW202008725A publication Critical patent/TW202008725A/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356165—Bistable circuits using complementary field-effect transistors using additional transistors in the feedback circuit
    • H03K3/356173—Bistable circuits using complementary field-effect transistors using additional transistors in the feedback circuit with synchronous operation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/013—Modifications of generator to prevent operation by noise or interference
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
    • H03K3/0233—Bistable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/26—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being duration, interval, position, frequency, or sequence
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
    • H03M1/0863—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of switching transients, e.g. glitches
    • H03M1/0872—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of switching transients, e.g. glitches by disabling changes in the output during the transitions, e.g. by holding or latching
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/742—Simultaneous conversion using current sources as quantisation value generators

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Nonlinear Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

一種鎖存器電路包含輸入電路、輸出電路和開關電路。輸入電路用於接收時脈訊號和資料訊號。輸出電路耦接於輸入電路，並耦接於第一電源端和第二電源端之間，用於依據時脈訊號和資料訊號產生輸出訊號。開關電路耦接於輸出電路，其中當資料訊號的電壓準位切換時，開關電路斷開第一電源端和第二電源端之間的導電路徑。

Description

鎖存器電路
本揭示文件有關一種鎖存器電路，尤指一種具有可防止短路電流的開關電路的鎖存器電路。
傳統的鎖存器電路的輸出訊號轉態時(例如，由數值1轉態為數值0)，其所耦接的高電壓源和低電壓源會互相導通，因而產生短路電流。短路電流會使得輸出訊號產生波紋(ripple)，因而可能損壞後端電路(例如，數位類比轉換器)的元件。此外，波紋還會使得訊號雜訊比(signal to noise ratio)下降，以及總諧波失真(total harmonic distortion)上升。
本揭示文件提供一種鎖存器電路，鎖存器電路包含輸入電路、輸出電路和開關電路。輸入電路用於接收時脈訊號和資料訊號。輸出電路耦接於輸入電路，並耦接於第一電源端和第二電源端之間，用於依據時脈訊號和資料訊號產生輸出訊號。開關電路耦接於輸出電路，其中當資料訊號的電壓準位切換時，開關電路斷開第一電源端和第二電源端之間的導電路徑。
上述的鎖存器電路可以增進訊號雜訊比，並降低總諧波失真。
100‧‧‧數位類比轉換單元
110、120、200‧‧‧鎖存器電路
130‧‧‧數位類比轉換器
210‧‧‧輸入電路
220、520‧‧‧輸出電路
230、530‧‧‧開關電路
Iref1~Iref2‧‧‧電流源
M1~M12‧‧‧第一電晶體~第十二電晶體
N1~N6‧‧‧第一節點~第六節點
N1、N2、P1、P2‧‧‧電晶體
Clk‧‧‧時脈訊號
Clkb‧‧‧反相時脈訊號
Din‧‧‧資料訊號
Dip‧‧‧反相資料訊號
Fb‧‧‧回授訊號
Fp‧‧‧反相回授訊號
Q‧‧‧正相輸出端
QB‧‧‧反相輸出端
Vn1~Vn2‧‧‧第一電源端~第二電源端
VDD‧‧‧第一參考電壓
VSS‧‧‧第二參考電壓
So‧‧‧輸出訊號
Sb‧‧‧反相輸出訊號
TR1~TR2‧‧‧第一轉態階段~第二轉態階段
TH1~TH2‧‧‧第一維持階段~第二維持階段
T1‧‧‧時間長度
L1~L2‧‧‧第一低電壓準位~第二低電壓準位
H1~H2‧‧‧第一高電壓準位~第二高電壓準位
為讓揭示文件之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖為根據本揭示文件一實施例的數位類比轉換單元簡化後的功能方塊圖。
第2圖為根據本揭示文件一實施例的鎖存器電路的電路示意圖。
第3圖為根據第2圖的鎖存器電路的一運作實施例簡化後的時序變化圖。
第4圖為第一轉態階段部分放大後的時序變化圖。
第5圖為根據本揭示文件另一實施例的鎖存器電路的電路示意圖。
以下將配合相關圖式來說明本揭示文件的實施例。在圖式中，相同的標號表示相同或類似的元件或方法流程。
第1圖為根據本揭示文件一實施例的數位類比轉換單元100簡化後的功能方塊圖。數位類比轉換單元100包含鎖存器電路110和120以及數位類比轉換器130。數位類比轉換器130包含電流源Iref1和Iref2、P型電晶體P1和 P2以及N型電晶體N1和N2。電晶體P1和N1串聯設置於電流源Iref1和Iref2之間，且電晶體P2和N2也串聯設置於電流源Iref1和Iref2之間。為使圖面簡潔而易於說明，數位類比轉換單元100中的其他元件與連接關係並未繪示於第1圖中。
鎖存器電路110用於依據資料訊號Din控制電晶體P1和P2的切換運作。鎖存器電路120則用於依據資料訊號Din控制電晶體N1和N2的切換運作。藉由鎖存器電路110和鎖存器電路120的配合運作，數位類比轉換器130可以自電晶體P1和N1之間輸出回授訊號Fb，並自電晶體P2和N2之間輸出反相回授訊號Fp。
實作上，數位類比轉換單元100可以應用於類比數位轉換器中。資料訊號Din可以是類比數位轉換器利用各種動態元件匹配(dynamic element matching)演算法而產生。類比數位轉換器可依據回授訊號Fb和反相回授訊號Fp調整其輸出，以降低因元件不匹配造成的輸出誤差。
第2圖為根據本揭示文件一實施例的鎖存器電路200的電路示意圖。鎖存器電路200可以是第1圖的鎖存器電路110或鎖存器電路120。鎖存器電路200包含輸入電路210、輸出電路220和開關電路230。開關電路230耦接於第一電源端Vn1和第二電源端Vn2之間，且包含正相輸出端Q和反相輸出端QB。輸入電路210耦接於正向輸出端Q和反向輸出端QB，用於接收時脈訊號Clk和資料訊號Din，且用於依據時脈訊號Clk和資料訊號Din導通正相輸出端Q和第二 電源端Vn2。輸出電路220耦接於正相輸出端Q和反相輸出端QB，並耦接於第一電源端Vn1和第二電源端Vn2，用於依據時脈訊號Clk和資料訊號Din導通正相輸出端Q和第一電源端Vn1，以於正相輸出端Q產生輸出訊號So。
另外，鎖存器電路200會自第一電源端Vn1接收第一參考電壓VDD，以及自第二電源端Vn2接收第二參考電壓VSS，其中第一參考電壓VDD大於第二參考電壓VSS。
輸出電路220包含第一電晶體至第四電晶體M1~M4。第一電晶體M1耦接於第一電源端Vn1和第一節點N1之間，且其控制端耦接於正相輸出端Q。第二電晶體M2耦接於第一電源端Vn1和第二節點N2之間，且其控制端耦接於反相輸出端QB。第三電晶體M3耦接於第二電源端Vn2和第三節點N3之間，且其控制端耦接於正相輸出端Q。第四電晶體M4耦接於第二電源端Vn2和第四節點N4之間，且其控制端耦接於反相輸出端QB。
輸出電路220將輸出訊號So透過正相輸出端Q輸出，並將反相輸出訊號Sb透過反相輸出端QB輸出，其中輸出訊號So和反相輸出訊號Sb的相位彼此相反。
開關電路230包含第五電晶體M5~第八電晶體M8。第五電晶體M5耦接於第一節點N1和反相輸出端QB之間，且其控制端用於接收資料訊號Din。第六電晶體M6耦接於第二節點N2和正相輸出端Q之間，且其控制端用於接收反相資料訊號Dip，其中資料訊號Din和反相資料訊號 Dip的相位彼此相反。第七電晶體M7耦接於第三節點N3和反相輸出端QB之間，且其控制端用於接收反相時脈訊號Clkb，其中時脈訊號Clk和反相時脈訊號Clkb的相位彼此相反。第八電晶體M8耦接於第四節點N4和正相輸出端Q之間，且其控制端用於接收反相時脈訊號Clkb。
輸入電路210包含第九電晶體至第十二電晶體M9~M12。第九電晶體M9耦接於反相輸出端QB和第五節點N5之間，且其控制端用於接收時脈訊號Clk。第十電晶體M10耦接於第五節點N5和第二電源端Vn2之間，且其控制端用於接收資料訊號Din。第十一電晶體M11耦接於正相輸出端Q和第六節點N6之間，且其控制端用於接收時脈訊號Clk。第十二電晶體M12耦接於第六節點N6和第二電源端Vn2之間，且其控制端用於接收反相資料訊號Dip。
換言之，第九電晶體M9和第十電晶體M10串聯配置於反相輸出端QB和第二電源端Vn2之間，且第十一電晶體M11和第十二電晶體M12串聯配置於正相輸出端Q和第二電源端Vn2之間。
在某些實施例中，第九電晶體M9和第十電晶體M10的位置可以互相交換，第十一電晶體M11和第十二電晶體M12的位置也可以互相交換。
實作上，第一電晶體M1、第二電晶體M2、第五電晶體M5和第六電晶體M6可以用各種合適的P型電晶體來實現。第三電晶體M3、第四電晶體M4以及第七電晶體至第十二電晶體M7~M12可以用各種合適的N型電晶體來 實現。
第3圖為第2圖的鎖存器電路200的一運作實施例的時序變化圖。於第一轉態階段TR1中，假設鎖存器電路200預先產生等於第二參考電壓VSS的輸出訊號So，以及等於第一參考電壓VDD的反相輸出訊號Sb(亦即，鎖存器電路200預先於正相輸出端Q儲存了數值0，以及於反相輸出端QB儲存了數值1)。
當資料訊號Din由第一低電壓準位L1切換至第一高電壓準位H1時，時脈訊號Clk會先維持於第二低電壓準位L2。此時，第一電晶體M1、第四電晶體M4、第六電晶體M6、第七電晶體M7、第八電晶體M8、第十電晶體M10和第十一電晶體M11會處於導通狀態，而第二電晶體M2、第三電晶體M3、第五電晶體M5、第九電晶體M9和第十二電晶體M12會處於關斷狀態。
接著，時脈訊號Clk會由第二低電壓準位L2切換至第二高電壓準位H2。因此，第九電晶體M9和第十一電晶體M11會切換至導通狀態，而第七電晶體M7和第八電晶體M8會切換至關斷狀態。因此，反相輸出端QB的反相輸出訊號Sb會等於第二參考電壓VSS，使得正相輸出端Q的輸出訊號So等於第一參考電壓VDD(亦即，正相輸出端Q輸出數值1，反相輸出端QB輸出數值0)。
換言之，資料訊號Din先由第一低電壓準位L1切換至第一高電壓準位H1，時脈訊號Clk才由第二低電壓準位L2切換至第二高電壓準位H2。
因此，第五電晶體M5會先切換至關斷狀態，第九電晶體M9才切換至導通狀態，使得第一電源端Vn1至第二電源端Vn2的導電路徑在第一轉態階段TR1中維持斷路。如此一來，便可避免產生自第一電源端Vn1流至第二電源端Vn2的短路電流。
於第一維持階段TH1中，資料訊號Din維持於第一高電壓準位H1。此時，即使時脈訊號Clk切換其電壓準位，輸出訊號So仍會維持於第一參考電壓VDD，反相輸出訊號Sb仍會維持於第二參考電壓VSS(亦即，正相輸出端Q儲存數值1，反相輸出端QB儲存數值0)。
於第二轉態階段TR2中，當資料訊號Din由第一高電壓準位H1切換至第一低電壓準位L1時，時脈訊號Clk會先維持於第二低電壓準位L2。此時，第二電晶體M2、第三電晶體M3、第五電晶體M5、第七電晶體M7、第八電晶體M8和第十二電晶體M12處於導通狀態，第一電晶體M1、第四電晶體M4、第六電晶體M6、第九電晶體M9、第十電晶體M10和第十一電晶體M11處於關斷狀態。
接著，時脈訊號Clk會由第二低電壓準位L2切換至第二高電壓準位H2。因此，第九電晶體M9和第十一電晶體M11會切換至導通狀態，而第七電晶體M7和第八電晶體M8會切換至關斷狀態。因此，正相輸出端Q的輸出訊號So會等於第二參考電壓VSS，使得反相輸出端QB的反相輸出訊號Sb等於第一參考電壓VDD(亦即，正相輸出端Q輸出數值0，反相輸出端QB輸出數值1)。
換言之，資料訊號Din先由第一高電壓準位H1切換至第一低電壓準位L1，時脈訊號Clk才由第二低電壓準位L2切換至第二高電壓準位H2。
因此，第六電晶體M6會先切換至關斷狀態，第十一電晶體M11才切換至導通狀態，使得第一電源端Vn1至第二電源端Vn2的導電路徑在第二轉態階段TR2中維持斷路。如此一來，便可避免產生自第一電源端Vn1流至第二電源端Vn2的短路電流。
另外，於第二轉態階段TR2中，在資料訊號Din的電壓改變之後，時脈訊號Clk的電壓改變之前，會因為第六電晶體M6切換至關斷狀態，而使得正相輸出端Q處於短暫浮接(floating)狀態。不過，由於鎖存器電路200操作於高頻，所以正相輸出端Q的寄生電容足以於正相輸出端Q浮接時維持其電壓準位。因此，輸出訊號So仍可穩定維持於第一參考電壓VDD(亦即，正相輸出端Q仍可穩定儲存數值1)。
於第二維持階段TH2中，資料訊號Din維持於第一低電壓準位L1。此時，即使時脈訊號Clk切換其電壓準位，輸出訊號So仍會維持於第二參考電壓VSS，反相輸出訊號Sb仍會維持於第一參考電壓VDD(亦即，正相輸出端Q儲存數值0，反相輸出端QB儲存數值1)。
在本實施例中，藉由調整第一電晶體M1及/或第二電晶體M2的寬長比，可控制輸出訊號So和反相輸出訊號Sb的交叉點(cross point)位置，以下將以第2圖配合第4 圖進行說明。第4圖為第一轉態階段TR1部分放大後的時序變化圖。如前所述，在第一轉態階段TR1中，當時脈訊號Clk的電壓準位切換，使得反相輸出訊號Sb的電壓變化傳遞至第二電晶體M2的控制端時，第二電晶體M2會切換至導通狀態以對正相輸出端Q進行充電。
藉由調整第二電晶體M2的寬長比(width-to-length ratio)，可以控制第二電晶體M2由關斷狀態切換至導通狀態所需的反應時間，以及第二電晶體M2對正相輸出端Q的充電速度。詳細而言，第二電晶體M2的反應時間和充電速度皆負相關於第二電晶體M2的寬長比。
因此，在第一轉態階段TR1中，當時脈訊號Clk的電壓準位切換時，輸出訊號So上升至交叉點所需的時間長度T1會負相關於第二電晶體T2的寬長比。
相似地，在第二轉態階段TR2中，當時脈訊號Clk的電壓準位切換時，反相輸出訊號Sb上升至交叉點所需的時間長度會負相關於第一電晶體T1的寬長比。
若鎖存器電路200是用於控制電晶體P1和P2的鎖存器電路110，則輸出訊號So和反相輸出訊號Sb的交叉點可設置為低於第4圖所示的中間電壓(例如，0.5V)。如此一來，便可確保電晶體P1和P2不會同時斷開，以維持數位類比轉換器130的穩定性。
相似地，若鎖存器電路200是用於控制電晶體N1和N2的鎖存器電路120，則輸出訊號So和反相輸出訊號Sb的交叉點可設置為高於第4圖所示的中間電壓值。如此一 來，便可確保電晶體N1和N2不會同時斷開。
第5圖為根據本揭示文件另一實施例的鎖存器電路500的電路示意圖。鎖存器電路500可以是第1圖的鎖存器電路110或鎖存器電路120。鎖存器電路500包含輸入電路210、輸出電路520和開關電路530。
輸出電路520包含第一電晶體至第四電晶體M1~M4。第一電晶體M1耦接於第一節點N1和反相輸出端QB之間，且其控制端耦接於正相輸出端Q。第二電晶體M2耦接於第二節點N2和正相輸出端Q之間，且其控制端耦接於反相輸出端QB。第三電晶體M3耦接於第三節點N3和反相輸出端QB之間，且其控制端耦接於正相輸出端Q。第四電晶體M4耦接於第四節點N4和正相輸出端Q之間，且其控制端耦接於反相輸出端QB。
開關電路530包含第五電晶體至第八電晶體M5~M8。第五電晶體M5耦接於第一節點N1和第一電源端Vn1之間，且其控制端用於接收資料訊號Din。第六電晶體M6耦接於第二節點N2和第一電源端Vn1之間，且其控制端用於接收反相資料訊號Dip。第七電晶體M7耦接於第三節點N3和第二電源端Vn2之間，且其控制端用於接收反相時脈訊號Clkb。第八電晶體M8耦接於第四節點N4和第二電源端Vn2之間，且其控制端用於接收反相時脈訊號Clkb。
鎖存器電路500的運作方式、優點以及其餘元件的連接方式，皆相似於鎖存器電路200，為簡潔起見，在此不重複贅述。
綜上所述，當資料訊號Din的電壓準位切換時，鎖存器電路200和500會將第一電源端Vn1至第二電源端Vn2的導電路徑切換至關斷狀態。因此，當正相輸出端Q或反相輸出端QB轉態時，鎖存器電路200和500能防止自第一電源端Vn1流至第二電源端Vn2的短路電流產生。
換言之，鎖存器電路200、500可以增進訊號雜訊比，並降低總諧波失真。
在說明書及申請專利範圍中使用了某些詞彙來指稱特定的元件。然而，所屬技術領域中具有通常知識者應可理解，同樣的元件可能會用不同的名詞來稱呼。說明書及申請專利範圍並不以名稱的差異做為區分元件的方式，而是以元件在功能上的差異來做為區分的基準。在說明書及申請專利範圍所提及的「包含」為開放式的用語，故應解釋成「包含但不限定於」。另外，「耦接」在此包含任何直接及間接的連接手段。因此，若文中描述第一元件耦接於第二元件，則代表第一元件可通過電性連接或無線傳輸、光學傳輸等信號連接方式而直接地連接於第二元件，或者通過其他元件或連接手段間接地電性或信號連接至該第二元件。
在此所使用的「及/或」的描述方式，包含所列舉的其中之一或多個項目的任意組合。另外，除非說明書中特別指明，否則任何單數格的用語都同時包含複數格的涵義。
以上僅為本揭露文件的較佳實施例，凡依本揭露文件請求項所做的均等變化與修飾，皆應屬本揭露文件的 涵蓋範圍。

Claims (10)

  1. 一種鎖存器電路，包含：一開關電路，耦接於一第一電源端和一第二電源端之間，包含一正相輸出端和一反相輸出端；一輸入電路，耦接於該正向輸出端和該反向輸出端，用於接收一時脈訊號和一資料訊號，用於依據該時脈訊號和該資料訊號導通該正相輸出端和該第二電源端；以及一輸出電路，耦接於該正相輸出端和該反相輸出端，並耦接於該第一電源端和該第二電源端，用於依據該時脈訊號和該資料訊號導通該正相輸出端和該第一電源端，以於該正相輸出端產生一輸出訊號；其中當該資料訊號或該時脈訊號的電壓準位切換時，該開關電路將該第一電源端至該第二電源端的一導電路徑維持斷路。
  2. 如請求項1的鎖存器電路，其中，該輸出電路還用於產生反相於該輸出訊號的一反相輸出訊號，其中當該時脈訊號的電壓準位切換時，該輸出電路控制該輸出訊號和該反相輸出訊號的一交叉點。
  3. 如請求項1的鎖存器電路，其中，該輸出電路包含：一第一電晶體，耦接於該第一電源端和一第一節點之間，且其控制端耦接於該正相輸出端；一第二電晶體，耦接於該第一電源端和一第二節點之間，且其控制端耦接於該反相輸出端；一第三電晶體，耦接於該第二電源端和一第三節點之間，且其控制端耦接於該正相輸出端；以及一第四電晶體，耦接於該第二電源端和一第四節點之間，且其控制端耦接於該反相輸出端。
  4. 如請求項3的鎖存器電路，其中，該開關電路包含：一第五電晶體，耦接於該第一節點和該反相輸出端之間，且其控制端用於接收該資料訊號；一第六電晶體，耦接於該第二節點和該正相輸出端之間，且其控制端用於接收反相於該資料訊號的一反相資料訊號；一第七電晶體，耦接於該第三節點和該反相輸出端之間，且其控制端用於接收反相於該時脈訊號的一反相時脈訊號；以及一第八電晶體，耦接於該第四節點和該正相輸出端之間，且其控制端用於接收該反相時脈訊號。
  5. 如請求項1的鎖存器電路，其中，該輸出電路包含：一第一電晶體，耦接於一第一節點和該反相輸出端之間，且其控制端耦接於該正相輸出端；一第二電晶體，耦接於一第二節點和該正相輸出端之間，且其控制端耦接於該反相輸出端；一第三電晶體，耦接於一第三節點和該反相輸出端之間，且其控制端耦接於該正相輸出端；以及一第四電晶體，耦接於一第四節點和該正相輸出端之間，且其控制端耦接於該反相輸出端。
  6. 如請求項5的鎖存器電路，其中，該開關電路包含：一第五電晶體，耦接於該第一節點和該第一電源端之間，且其控制端用於接收該資料訊號；一第六電晶體，耦接於該第二節點和該第一電源端之間，且其控制端用於接收反相於該資料訊號的一反相資料訊號；一第七電晶體，耦接於該第三節點和該第二電源端之間，且其控制端用於接收該時脈訊號；以及一第八電晶體，耦接於該第四節點和該第二電源端之間，且其控制端用於接收該時脈訊號。
  7. 如請求項3或5的鎖存器電路，其中，該輸出電路還用於產生反相於該輸出訊號的一反相輸出訊號，其中當該時脈訊號的電壓準位切換時，該輸出訊號經過一時間長度上升至該輸出訊號和該反相輸出訊號的一交叉點，且該時間長度負相關於該第二電晶體的寬長比。
  8. 如請求項4或6的鎖存器電路，其中，該輸入電路包含：一第九電晶體，其控制端用於接收該時脈訊號；一第十電晶體，其控制端用於接收該資料訊號，其中該第九電晶體和該第十電晶體串聯配置於該反相輸出端和該第二電源端之間；一第十一電晶體，其控制端用於接收該時脈訊號；以及一第十二電晶體，其控制端用於接收該反相資料訊號，其中該第十一電晶體和該第十二電晶體串聯配置於該正相輸出端和該第二電源端之間。
  9. 如請求項8的鎖存器電路，其中，該第五電晶體先切換至關斷狀態以斷開該導電路徑，該第九電晶體才切換至導通狀態。
  10. 如請求項8的鎖存器電路，其中，該資料訊號先由一第一低電壓準位切換至一第一高電壓準位，該時脈訊號才由一第二低電壓準位切換至一第二高電壓準位。
TW107126555A 2018-07-31 2018-07-31 鎖存器電路 TWI660585B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW107126555A TWI660585B (zh) 2018-07-31 2018-07-31 鎖存器電路
CN201811323673.5A CN110784191A (zh) 2018-07-31 2018-11-08 锁存器电路
US16/519,266 US20200044639A1 (en) 2018-07-31 2019-07-23 Latch circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW107126555A TWI660585B (zh) 2018-07-31 2018-07-31 鎖存器電路

Publications (2)

Publication Number Publication Date
TWI660585B true TWI660585B (zh) 2019-05-21
TW202008725A TW202008725A (zh) 2020-02-16

Family

ID=67348216

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107126555A TWI660585B (zh) 2018-07-31 2018-07-31 鎖存器電路

Country Status (3)

Country Link
US (1) US20200044639A1 (zh)
CN (1) CN110784191A (zh)
TW (1) TWI660585B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114978145B (zh) * 2021-02-26 2025-05-23 瑞昱半导体股份有限公司 闩锁电路以及感测放大器
TWI792438B (zh) * 2021-07-22 2023-02-11 瑞昱半導體股份有限公司 訊號轉換裝置、動態元件匹配電路與動態元件匹配方法
CN114978152B (zh) * 2022-05-10 2024-06-21 上海韬润半导体有限公司 锁存电路及包括其的数字模拟转换器
CN117674774A (zh) * 2022-08-26 2024-03-08 深圳市中兴微电子技术有限公司 一种差分锁存器电路、开关驱动器以及数模转换电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7663423B1 (en) * 2008-09-18 2010-02-16 Ili Technology Corp. Level shift circuit
TW201318339A (zh) * 2011-10-19 2013-05-01 Ememory Technology Inc 電壓開關電路
US8643425B2 (en) * 2011-09-19 2014-02-04 Freescale Semiconductor, Inc. Level shifter circuit

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4920282A (en) * 1987-06-23 1990-04-24 Kabushiki Kaisha Toshiba Dynamic latch circuit for preventing short-circuit current from flowing during absence of clock pulses when under test
US8659337B2 (en) * 2011-07-21 2014-02-25 Nvidia Corporation Latch circuit with a bridging device
US9966935B2 (en) * 2015-02-25 2018-05-08 Taiwan Semiconductor Manufacturing Company, Ltd. Latch circuit and method of operating the latch circuit
US9559674B2 (en) * 2015-05-14 2017-01-31 Mediatek Inc. Low-ripple latch circuit for reducing short-circuit current effect

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7663423B1 (en) * 2008-09-18 2010-02-16 Ili Technology Corp. Level shift circuit
US8643425B2 (en) * 2011-09-19 2014-02-04 Freescale Semiconductor, Inc. Level shifter circuit
TW201318339A (zh) * 2011-10-19 2013-05-01 Ememory Technology Inc 電壓開關電路

Also Published As

Publication number Publication date
TW202008725A (zh) 2020-02-16
US20200044639A1 (en) 2020-02-06
CN110784191A (zh) 2020-02-11

Similar Documents

Publication Publication Date Title
US9831780B2 (en) Buck-boost converter and method for controlling buck-boost converter
US8564352B2 (en) High-resolution phase interpolators
TWI660585B (zh) 鎖存器電路
US20140361917A1 (en) Comparing circuit and a/d converter
US7839171B1 (en) Digital level shifter and methods thereof
JP2012065235A (ja) 電圧出力回路
CN104205641B (zh) 用于时钟转换器电路的系统
CN110830027B (zh) 转压器
JP2009130879A (ja) レベルシフト回路
KR20150123929A (ko) 낮은-레이턴시 전압 부스트 회로를 갖는 전압 레벨 시프터
US20110037511A1 (en) Multiple signal switching circuit, current switching cell circuit, latch circuit, current steering type dac, semiconductor integrated circuit, video device, and communication device
JP2019022135A (ja) タイミング発生器および半導体集積回路
KR20060067772A (ko) 레벨 쉬프터 및 레벨 쉬프팅 방법
US7737748B2 (en) Level shifter of semiconductor device and method for controlling duty ratio in the device
CN113196660B (zh) 用于功率和高速应用的比较器
JP2019022136A (ja) 位相補間器およびタイミング発生器、半導体集積回路
JP5038710B2 (ja) レベル変換回路
KR20000000632A (ko) 히스테리시스를 갖는 비교기
JP6794240B2 (ja) 昇降圧ｄｃ／ｄｃコンバータ
JP2008306597A (ja) レベルシフト回路、方法およびそれを用いたチャージポンプ回路の制御回路
US12355441B2 (en) Level-shifter and its use with switching converters
US8854121B2 (en) Self-calibrating differential current circuit
US7830183B2 (en) Comparator with reduced power consumption
US9735682B1 (en) Step-down circuit
KR101939147B1 (ko) 가변 기준전압 발생회로 및 이를 포함한 아날로그 디지털 변환기