TWI658551B - 半導體堆疊封裝 - Google Patents

Abstract

一種半導體堆疊封裝包含一印刷電路板(PCB)、一第一半導體晶片、以及一第二半導體晶片。所述第一及第二半導體晶片是被並排設置在所述PCB的一第一表面上，以彼此間隔開。所述第一及第二半導體晶片的每一個包含一命令/位址(CA)晶片墊以及一資料輸入/輸出(DQ)晶片墊。所述第一半導體晶片的CA晶片墊是透過一CA接合線來電耦接至所述第二半導體晶片的CA晶片墊。

Description

半導體堆疊封裝

本揭露內容的實施例是有關於半導體堆疊封裝，並且更具體而言是有關於包含複數個被並排設置在單一平面上的晶片的半導體堆疊封裝。

相關申請案的交互參照

本申請案是根據第35號美國法典第119條(a)項主張2014年10月1日在韓國智慧財產局申請的韓國申請案號10-2014-0132434的優先權，所述韓國申請案是以其如同完整闡述的整體被納入在此作為參考。

在電子產業中，隨著更小且更高效能的電子系統的發展，具有小型尺寸的多功能或高度集積的半導體封裝在需求上正逐漸增加。回應於此種需求，各種用於在單一半導體封裝中排列或設置許多半導體晶片的封裝技術已經被提出，以提供多功能且高度集積的半導體封裝。這些多晶片的封裝可以輕易地藉由將每個封裝中的至少一半導體晶片設計成為一多功能的晶片、或是藉由增加在每個封裝中的至少一半導體晶片的容量來加以實現。因此，所述多晶片的封裝可以具有相當短的開發期間以及低的製造成本的優點。

由於所述多晶片的封裝的每一個是藉由堆疊半導體晶片來 加以製造，因此所述多晶片的封裝亦可被稱為堆疊封裝。所述堆疊封裝通常可以根據堆疊半導體晶片的方法而被分類為垂直的堆疊封裝、或是水平的堆疊封裝。所述垂直的堆疊封裝的每一個可藉由在一封裝基板上垂直地堆疊半導體晶片來加以實現，而所述水平的堆疊封裝的每一個可藉由在一封裝基板上並排排列或設置半導體晶片來加以實現。

根據一實施例，一種半導體堆疊封裝包含一印刷電路板(PCB)，其具有一相對一第二表面的第一表面。所述半導體堆疊封裝亦可包含被設置在所述PCB的所述第一表面上的一命令/位址(CA)焊墊、一第一資料輸入/輸出(DQ)焊墊、以及一第二DQ焊墊。所述半導體堆疊封裝亦可包含一第一半導體晶片，其被設置在介於所述CA焊墊與第一DQ焊墊之間的所述第一表面上，其包含一第一CA晶片墊以及一第一DQ晶片墊。一第二半導體晶片是被設置在介於所述第一DQ焊墊與第二DQ焊墊之間的所述第一表面上，其包含一第二CA晶片墊以及一第二DQ晶片墊。一CA外部的連接端子以及一DQ外部的連接端子是被設置在所述PCB的第二表面上。所述第一CA晶片墊是透過一第一接合線以電耦接至所述第二CA晶片墊。所述CA外部的連接端子是透過CA焊墊以電耦接至所述第一CA晶片墊。所述DQ外部的連接端子是透過第一DQ焊墊以電耦接至所述第一DQ晶片墊，並且透過所述第二DQ焊墊以電耦接至所述第二DQ晶片墊。

根據一實施例，一種半導體堆疊封裝包含一印刷電路板(PCB)、一第一半導體晶片、以及一第二半導體晶片。所述第一半導體晶片以及一第二半導體晶片是被並排設置在所述PCB的一第一表面上以彼此間 隔開，其分別包含一命令/位址(CA)晶片墊以及一資料輸入/輸出(DQ)晶片墊。所述第一半導體晶片的CA晶片墊是透過一CA接合線以電耦接至所述第二半導體晶片的CA晶片墊。

根據一實施例，一種半導體堆疊封裝包含一印刷電路板(PCB)，所述PCB具有一與一第二表面相對的第一表面。一命令/位址(CA)焊墊、一第一資料輸入/輸出(DQ)焊墊、以及一第二DQ焊墊是被設置在所述PCB的所述第一表面上。第一半導體晶片是被堆疊在介於所述CA焊墊與第一DQ焊墊之間的所述第一表面上，其分別包含一第一CA晶片墊以及一第一DQ晶片墊。第二半導體晶片是被堆疊在介於所述第一DQ焊墊與第二DQ焊墊之間的所述第一表面上，其分別包含一第二CA晶片墊以及一第二DQ晶片墊。一CA外部的連接端子以及一DQ外部的連接端子是被設置在所述PCB的第二表面上。所述第一半導體晶片是被堆疊以提供一種階梯式結構，使得所述第一CA晶片墊被露出。所述第二半導體晶片是被堆疊以提供一種階梯式結構，使得所述第二CA晶片墊被露出。所述第一CA晶片墊是透過CA接合線以電耦接至所述第二CA晶片墊。所述CA外部的連接端子是透過CA焊墊以電耦接至所述第一CA晶片墊。所述DQ外部的連接端子是透過第一DQ焊墊以電耦接至所述第一DQ晶片墊，並且透過所述第二DQ焊墊以電耦接至所述第二DQ晶片墊。

10‧‧‧半導體堆疊封裝

20‧‧‧半導體堆疊封裝

30‧‧‧半導體堆疊封裝

100‧‧‧印刷電路板(PCB)

100a‧‧‧第一表面

100b‧‧‧第二表面

101‧‧‧PCB

101a‧‧‧第一表面

101b‧‧‧第二表面

111‧‧‧CA焊墊

112‧‧‧第一DQ焊墊

113‧‧‧第二DQ焊墊

119‧‧‧第一焊墊

121‧‧‧CA外部的連接端子

122‧‧‧DQ外部的連接端子

131‧‧‧第一內部的互連線

131-1‧‧‧第一垂直的通孔

131-2‧‧‧水平的互連線

131-3‧‧‧第二垂直的通孔

132‧‧‧第二內部的互連線

132-1‧‧‧垂直的通孔

132-2‧‧‧水平的互連線

133‧‧‧第三內部的互連線

133-1‧‧‧第一垂直的通孔

133-2‧‧‧水平的互連線

133-3‧‧‧第二垂直的通孔

200、200-1、200-2‧‧‧第一半導體晶片

210、210-1、210-2‧‧‧第一CA晶片墊

220、220-1、220-2‧‧‧第一DQ晶片墊

230‧‧‧第一黏著劑

300、300-1、300-2‧‧‧第二半導體晶片

310、310-1、310-2‧‧‧第二CA晶片墊

320、320-1、320-2‧‧‧第二DQ晶片墊

330‧‧‧第二黏著劑

411‧‧‧第一接合線

412‧‧‧第二接合線

413‧‧‧第三接合線

414‧‧‧第四接合線

415‧‧‧第五接合線

416‧‧‧第六接合線

417‧‧‧第七接合線

418‧‧‧第八接合線

419‧‧‧第九接合線

500‧‧‧絕緣層

510‧‧‧絕緣層

520‧‧‧第一絕緣層

530‧‧‧第二絕緣層

600‧‧‧模製層

610‧‧‧模製層

1000‧‧‧第三下方的半導體晶片

1010‧‧‧第五黏著劑

1020‧‧‧第一晶片墊

1100‧‧‧第三上方的半導體晶片

1110‧‧‧第六黏著劑

1120‧‧‧第二晶片墊

1401‧‧‧第十接合線

1402‧‧‧第十一接合線

2000‧‧‧系統

2100‧‧‧處理器

2150‧‧‧晶片組

2200‧‧‧記憶體控制器

2250‧‧‧輸入/輸出(I/O)匯流排

2300‧‧‧磁碟機控制器

2350‧‧‧記憶體裝置

2410‧‧‧滑鼠

2420‧‧‧視訊顯示器

2430‧‧‧視訊顯示器

2450‧‧‧內部的磁碟機

CR‧‧‧CA外部的端子區域

DR‧‧‧DQ外部的端子區域

圖1是描繪根據一實施例的一種半導體堆疊封裝的俯視平面圖；圖2是描繪根據一實施例的一種半導體堆疊封裝的仰視平面圖； 圖3是描繪圖1及2中所示的半導體堆疊封裝的橫截面圖；圖4是描繪根據一實施例的一種半導體堆疊封裝的橫截面圖；圖5是描繪根據一實施例的一種半導體堆疊封裝的俯視平面圖；圖6是在圖5的一Y方向上所展示的半導體堆疊封裝的前視圖；以及圖7是描繪根據本發明的一實施例的一種採用一記憶體控制器電路的系統的方塊圖。

將會瞭解到的是，儘管第一、第二、第三等等的術語可被用來描述各種的元件，但是這些元件不應該受限於這些術語，例如是特定的順序。這些術語只被用來區別一元件與另一元件。同樣將會理解到的是，當一元件被稱為是在另一元件"上"、"之上"、"下"或"之下"時，其可以是分別就在所述另一元件"上"、"之上"、"下"或"之下"、或者是介於中間的元件亦可以存在。因此，例如是被使用的"上"、"之上"、"下"或"之下"的術語只是為了描述特定實施例之目的而已，因而並不欲限制本發明的概念。進一步將會理解到的是，當一元件被稱為"連接"或"電耦接"至另一元件時，其可以是直接連接或電耦接至所述另一元件、或者是介於中間的元件可以存在。再者，本發明的各種實施例是針對於半導體堆疊封裝，半導體堆疊封裝的每一個是包含複數個被並排排列或設置在單一平面上的晶片。

聯合電子設備工程委員會(JEDEC)是一獨立的半導體工程貿易組織及標準化機構，其代表和在美國的電子工業協會(EIA)相關的電子產業的所有領域。

根據JEDEC有關於固態記憶體的標準文件(例如， JESD209A-1以及JESD209-2B)，有關內含記憶體裝置的半導體封裝的外部端子的陣列的規則是被界定。所述外部的端子的每一個可以具有一特定的功能以將資料寫入每個記憶體裝置的預設的區域中、或是讀出儲存在每個記憶體裝置的預設的區域中的資料。所述外部的端子可包含命令/位址(CA)外部的端子以及資料輸入/輸出(DQ)外部的端子。被施加至所述CA外部的端子的CA信號可以控制一半導體記憶體裝置(亦被稱為一半導體記憶體晶片)的讀取/寫入操作。CA信號亦可以在所述讀取/寫入操作期間產生半導體記憶體晶片中的記憶單元的位址。所述DQ外部的端子可以接收外部的資料、或者可以輸出儲存在所述半導體記憶體晶片中的資料。所述CA外部的端子可被設置在一CA外部的端子區域中，並且所述DQ外部的端子可被設置在一DQ外部的端子區域中，所述DQ外部的端子區域是和所述CA外部的端子區域分開或是相鄰的。更明確地說，所述CA外部的端子並未被設置在所述DQ外部的端子之間。此外，所述DQ外部的端子並未被設置在所述CA外部的端子之間。

參照圖1、2及3，根據一實施例的一種半導體堆疊封裝10被描繪。圖1是描繪根據一實施例的半導體堆疊封裝10的俯視平面圖。再者，圖2是描繪圖1中所示的半導體堆疊封裝10的仰視平面圖。此外，圖3是沿著圖1及2的一線I-I'所取的橫截面圖。

所述半導體堆疊封裝10可包含一印刷電路板(PCB)100，其具有一與一第二表面100b相對的第一表面100a；一第一半導體晶片200，其被設置在所述第一表面100a上；以及一第二半導體晶片300，其被設置在所述第一表面100a上。所述第一及第二半導體晶片200及300可被並排 安裝在所述PCB 100之上。所述第一及第二半導體晶片200及300也可以彼此間隔開。所述PCB 100可包含被設置在其第一表面100a上的一CA焊墊111、一第一DQ焊墊112、以及一第二DQ焊墊113。所述PCB 100可以進一步包含被設置在所述第二表面100b上的一CA外部的連接端子121以及一DQ外部的連接端子122，所述第二表面100b是與第一及第二半導體晶片200及300相對的。所述第一半導體晶片200可被設置在CA焊墊111以及第一DQ焊墊112之間。此外，所述第一半導體晶片200可包含一第一CA晶片墊210以及一第一DQ晶片墊220。所述第二半導體晶片300可被設置在第一DQ焊墊112以及第二DQ焊墊113之間。再者，所述第二半導體晶片300可包含一第二CA晶片墊310以及一第二DQ晶片墊320。一般而言，一被設置在一PCB上的CA焊墊可被排列成分別對應於一安裝在所述PCB之上的半導體晶片的一CA晶片墊。再者，一被設置在一PCB上的DQ焊墊可被排列成分別對應於一安裝在所述PCB之上的半導體晶片的一DQ晶片墊。若複數個具有相同功能的半導體晶片被設置在單一封裝中，則所述複數個半導體晶片的所有相同功能的晶片墊可以共同電耦接至焊墊中的任一個。

所述第一CA晶片墊210可被設置在第一半導體晶片200上，以相鄰所述CA焊墊111。再者，所述第一DQ晶片墊220可被設置為與第一CA晶片墊210相對的。所述第一CA晶片墊210可被排列成一線，所述線是沿著所述第一半導體晶片200的一最接近所述CA焊墊111的邊緣。所述第一CA晶片墊210可以分別透過一第一接合線411來電耦接至所述第二半導體晶片300上的第二CA晶片墊310。此外，所述第一CA晶片 墊210可以分別透過一第二接合線412來電耦接至所述CA焊墊111。所述第一DQ晶片墊220可以分別透過一第三接合線413來電耦接至所述第一DQ焊墊112。所述第一CA晶片墊210可被設置在第一半導體晶片200的一相鄰所述CA焊墊111的邊緣上。此外，所述第一DQ晶片墊220可被設置在第一半導體晶片200的另一相鄰所述第一DQ焊墊112的邊緣上。

所述第二CA晶片墊310可被設置在第二半導體晶片300上，以相鄰所述第一DQ焊墊112。再者，所述第二DQ晶片墊320可被設置為與所述第二CA晶片墊310相對的。所述第二CA晶片墊310可被排列成一線，所述線是沿著第二半導體晶片300的一最接近所述第一DQ焊墊112的邊緣。如上所述，所述第二CA晶片墊310可以透過第一接合線411來電耦接至所述第一CA晶片墊210。所述第二DQ晶片墊320可以分別透過一第四接合線414來電耦接至所述第二DQ焊墊113。所述第二CA晶片墊310可被設置在第二半導體晶片300的一相鄰所述第一DQ焊墊112的邊緣上。此外，所述第二DQ晶片墊320可被設置在第二半導體晶片300的另一相鄰所述第二DQ焊墊113的邊緣上。

所述PCB 100的CA焊墊111可被排列成一線。此外，所述PCB 100的第一DQ焊墊112亦可被排列成一線。類似地，所述PCB 100的第二DQ焊墊113可被排列成一線。所述CA焊墊111可被排列成一沿著第一CA晶片墊210的線。此外，所述第一DQ焊墊112可被排列成一沿著第一DQ晶片墊220的線。再者，所述第二DQ焊墊113可被排列成一沿著第二DQ晶片墊320的線。

儘管未展示在圖式中，所述PCB 100可以進一步包含一被設 置在第一表面100a上的額外的焊墊，而具有和所述CA焊墊111、第一DQ焊墊112、以及第二DQ焊墊113不同的功能。所述額外的焊墊可包含一電源焊墊、一接地焊墊、一ZQ焊墊、或是一時脈焊墊。在此一情形中，一對應於所述額外的焊墊的額外的晶片墊可被設置在所述第一及第二半導體晶片200及300的每一個上。

再次參照圖2，一CA外部的連接端子121以及一DQ外部的連接端子122分別可被設置在所述PCB 100的與第一及第二半導體晶片200及300相對的第二表面100b上。一CA外部的端子區域CR被界定在所述第二表面100b之上。所述CA外部的連接端子121可被設置在所述CA外部的端子區域CR中，以彼此間隔開一預設的距離。圖1的第一半導體晶片200可被設置在所述PCB 100的第一表面100a上，以和所述CA外部的端子區域CR的一部分垂直地重疊。所述CA外部的連接端子121可以沿著至少一列及/或至少一行來加以排列。所述CA外部的連接端子121可以分別透過一第一內部的互連線(圖3的131)來電耦接至所述CA焊墊(圖1的111)。一DQ外部的端子區域DR被界定在所述第二表面100b之上。所述DQ外部的連接端子122可被設置在所述DQ外部的端子區域DR中，以和彼此間隔開一預設的距離。圖1的第二半導體晶片300可被設置在所述PCB 100的第一表面100a上，以和所述DQ外部的端子區域DR的一部分垂直地重疊。所述DQ外部的連接端子122可以沿著至少一列及/或至少一行來加以排列。所述DQ外部的連接端子122亦可以分別透過一第二內部的互連線132來電耦接至所述第一DQ焊墊(圖1的112)。所述DQ外部的連接端子122可以分別透過一第三內部的互連線(圖3的133)來電耦接至所述第二DQ焊 墊(圖1的113)。

在圖1、2及3中，所述第二內部的互連線132中只有一個被描繪成包含一貫穿所述PCB 100的垂直的通孔(via)132-1以及一被設置在所述PCB 100的第二表面100b上的水平的互連線132-2。再者，所述第一及第三內部的互連線131及133的每一個是被描繪成包含一第一垂直的通孔131-1或133-1、一水平的互連線131-2或133-2、以及一第二垂直的通孔131-3或133-3。更明確地說，根據一實施例，其餘的第二內部的互連線132、所有的第一內部的互連線131、以及所有的第三內部的互連線133可以不包含任何被設置在所述PCB 100的第二表面100b上的水平的互連線。然而，所述第一、第二及第三內部的互連線131、132及133可以用許多不同的形式來加以實現。例如，若只有N個第二內部的互連線132的每一個被配置以包含一貫穿所述PCB 100的垂直的通孔以及一被設置在所述PCB 100的第二表面100b上的水平的互連線，則只有N個水平的互連線可被設置在所述PCB 100的第二表面100b上。在替代方案中，若所述第一、第二及第三內部的互連線131、132及133中只有M個內部的互連線的每一個被配置以包含一貫穿所述PCB 100的垂直的通孔以及一被設置在所述PCB 100的第二表面100b上的水平的互連線，則只有M個水平的互連線可被設置在所述PCB 100的第二表面100b上。

如同在圖2中所繪，所述PCB 100的第二表面100b可包含和DQ外部的端子區域DR分開的CA外部的端子區域CR。再者，所述CA外部的連接端子121可在CA外部的端子區域CR中被排列成一矩陣形式。此外，所述DQ外部的連接端子122可在DQ外部的端子區域DR中被排列 成一矩陣形式。然而，在某些實施例中，所述CA外部的連接端子121以及DQ外部的連接端子122可被排列成一和圖2中所描繪的實施例不同的形式。例如，所述CA外部的連接端子121以及DQ外部的連接端子122可以沿著彎曲的線或是隨機地被排列。儘管未展示在圖式中，但是所述PCB 100可以進一步包含一被設置在所述第二表面100b上的額外的外部的連接端子。所述額外的外部的連接端子可以具有和CA外部的連接端子121以及DQ外部的連接端子122不同的功能。所述額外的外部的連接端子可包含一電源外部的連接端子、一接地外部的連接端子、一ZQ外部的連接端子、或是一時脈外部的連接端子。所述額外的外部的連接端子可以進一步包含至少一被電性隔離的浮接的外部的連接端子。所述額外的外部的連接端子可被排列在所述CA外部的端子區域CR及/或DQ外部的端子區域DR中。在此種實例中，所述額外的外部的連接端子可以和CA外部的連接端子121及/或DQ外部的連接端子122一起被排列成一矩陣形式或是其它形式。在替代方案中，所述額外的外部的連接端子可被設置在CA外部的端子區域CR以及DQ外部的端子區域DR之外的一區域中。

再次參照圖3，所述PCB 100的CA外部的連接端子121可被設置以和第一半導體晶片200垂直地重疊。所述CA外部的連接端子121可以透過CA焊墊111來電耦接至所述第一CA晶片墊210。所述CA外部的連接端子121可以透過第一內部的互連線131來電耦接至所述CA焊墊111。所述第一內部的互連線131可被設置以貫穿所述PCB 100。再者，所述第一內部的互連線131的每一個可包含一在PCB 100中的垂直的通孔、一在第一表面100a上的第一水平的互連線、一在第二表面100b上的第二水平 的互連線、及/或一在PCB 100中的水平的互連線。根據一實施例，所述第一內部的互連線131的每一個可包含電串聯耦接的第一垂直的通孔131-1、水平的互連線132-2、以及第二垂直的通孔131-3。然而，本發明的概念並不限於此。所述第一內部的互連線131的每一個可以只包含單一貫穿所述PCB 100的垂直的通孔，其電耦接所述CA外部的連接端子121中的一個至所述CA焊墊111中的一個。或者是，所述第一內部的互連線131的每一個可包含一在PCB 100中的垂直的通孔、一在第一表面100a上的第一水平的互連線、一在第二表面100b上的第二水平的互連線、及/或一在PCB 100中的水平的互連線。

所述PCB 100的DQ外部的連接端子122可被設置以和所述第二半導體晶片300垂直地重疊。所述DQ外部的連接端子122可以透過第一DQ焊墊112來電耦接至所述第一DQ晶片墊220。此外，所述DQ外部的連接端子122亦可以透過所述第二DQ焊墊113來電耦接至所述第二DQ晶片墊320。所述DQ外部的連接端子122可以透過第二內部的互連線132來電耦接至所述第一DQ焊墊112。再者，所述DQ外部的連接端子122亦可以透過第三內部的互連線133來電耦接至所述第二DQ焊墊113。所述第二及第三內部的互連線132及133可被設置以貫穿PCB 100。此外，所述第一及第二內部的互連線132及133的每一個可包含一在PCB 100中的垂直的通孔、一在第一表面100a上的第一水平的互連線、一在第二表面100b上的第二水平的互連線、及/或一在PCB 100中的水平的互連線。

根據一實施例，所述第二內部的互連線132的每一個可包含貫穿PCB 100的垂直的通孔132-1以及被設置在PCB 100的第二表面100b 上的水平的互連線132-2。再者，所述第三內部的互連線133的每一個可包含在PCB 100中電串聯耦接的第一垂直的通孔133-1、水平的互連線133-2、以及第二垂直的通孔133-3。然而，所述第二及第三內部的互連線132及133的配置並不限於以上的說明。儘管未展示在圖式中，但是所述第二及第三內部的互連線132或133可以只包含單一貫穿所述PCB 100的垂直的通孔，其電耦接所述DQ外部的連接端子122中的一個至所述第一及第二DQ焊墊112及113中的一個。在替代方案中，所述第二及第三內部的互連線132及133的每一個可包含一在PCB 100中的垂直的通孔、一在第一表面100a上的第一水平的互連線、一在第二表面100b上的第二水平的互連線、及/或在PCB 100中的水平的互連線的一組合。在某些實施例中，所述第一及第二DQ焊墊112及113可以不直接電耦接至DQ外部的連接端子122。相對地，所述第一DQ焊墊112可以透過一在PCB 100中的內部的互連線來電耦接至所述第二DQ焊墊113，並且所述內部的互連線可以電耦接至DQ外部的連接端子122。

在所述半導體堆疊封裝10中，第一CA晶片墊210可以透過所述第一接合線411來電耦接至第二CA晶片墊310。再者，所述CA外部的連接端子121可以透過CA焊墊111來電耦接至所述第一CA晶片墊210。此外，所述DQ外部的連接端子122可以透過第一DQ焊墊112來電耦接至所述第一DQ晶片墊220。再者，所述DQ外部的連接端子122亦可以透過第二DQ焊墊113來電耦接至所述第二DQ晶片墊320。

所述半導體堆疊封裝10可以進一步包含一絕緣層500，其被設置在所述第一半導體晶片200的一頂表面上。所述絕緣層500可以圍繞 第一接合線411的每一個的一部分。於是，所述絕緣層500可以固定第一接合線411，以抑制所述第一接合線411在一後續的模製製程期間的一模製材料的流動而彎曲或歪斜的現象(亦即，線劇烈移動(sweep)的現象)。

所述半導體堆疊封裝10可以進一步包含一被設置在PCB 100的第一表面100a上的模製層600，以圍繞所述第一半導體晶片200、第二半導體晶片300、以及接合線411、412、413及414。若所述半導體堆疊封裝10包含絕緣層500，則所述模製層600可被形成以覆蓋所述絕緣層500。

所述半導體堆疊封裝10可以進一步包含一額外的半導體晶片、一虛設晶片、一被設置在所述第一或第二半導體晶片200或300與所述PCB 100之間的阻焊(solder resist)結構或類似者。若所述第一及第二半導體晶片200及300被安裝在所述PCB 100的第一表面100a之上，則所述第一及第二半導體晶片200及300可以利用一黏著劑來附接至所述PCB 100的第一表面100a。

一般而言，若在一安裝於PCB之上的晶片上的晶片墊是被設置成兩個或多個行，而且所述晶片墊是利用接合線來電耦接至所述PCB上的焊墊，則所述接合線必須被設置成不彼此交叉。這是因為若所述接合線被設置成彼此交叉，則電性短路會發生在所述接合線之間。此外，若複數個具有相同功能的半導體晶片被並排設置在所述PCB的一表面上，則對應於一對相鄰的半導體晶片的晶片的一數量的焊墊必須被設置在介於所述相鄰的半導體晶片對之間的PCB上。在此種實例中，相較於只有單一半導體晶片被安裝在一PCB之上的情形，一用以在兩個相鄰的半導體晶片之間設置所述焊墊的面積可能會增加。相對地，根據一實施例，沒有對應於所 述第二CA晶片墊310的CA焊墊被設置在介於所述第一及第二半導體晶片200及300之間的PCB 100上。因此，可以在介於所述第一及第二半導體晶片200及300之間的第一表面100a上節省一設置所述CA接合的面積。

所述第一半導體晶片200的第一CA晶片墊210可以透過例如是第一接合線411的CA接合線來電耦接至所述第二半導體晶片300的第二CA晶片墊310。所述CA接合線是作用為並不通過PCB 100的電性路徑。所述半導體堆疊封裝10的CA焊墊111可被設置在PCB 100的單一邊緣上。此外，所述CA焊墊111的每一個可以利用單一路徑來電耦接至所述CA外部的端子區域CR。因此，可以節省一用於從所述CA焊墊111產生多個路徑至所述CA外部的連接端子121的空間。因此，所述PCB 100的面積可被縮減，以實現小型的半導體堆疊封裝。

參照圖4，描繪根據一實施例的一種半導體堆疊封裝20的橫截面圖被展示。在圖4中，和在圖3中所用者相同的元件符號是指相同的元件。因此，和如同參考圖3所述者相同的元件的詳細說明將會被省略或是簡略地被提及。

在圖4中，所述半導體堆疊封裝20可包含一PCB 100，其具有一與一第二表面100b相對的第一表面100a。所述半導體堆疊封裝20亦可包含被設置在PCB 100的第一表面100a上的第一半導體晶片200-1及200-2、以及被設置在PCB 100的第一表面100a上的第二半導體晶片300-1及300-2。所述第一半導體晶片200-1及200-2是被設置在CA焊墊111與第一DQ焊墊112之間。此外，所述第二半導體晶片300-1及300-2是被設置在第一DQ焊墊112與第二DQ焊墊113之間。

所述第一半導體晶片200-1及200-2的每一個可包含一第一CA晶片墊210-1或210-2以及一第一DQ晶片墊220-1或220-2。所述第一半導體晶片200-1(亦被稱為一第一下方的半導體晶片)可被設置在所述PCB 100的第一表面上。此外，所述第一半導體晶片200-2(亦被稱為一第一上方的半導體晶片)可被設置在所述第一半導體晶片200-1的一與PCB 100相對的頂表面上。更明確地說，所述第一下方的半導體晶片200-1以及第一上方的半導體晶片200-2可以依序且垂直地堆疊在所述PCB 100的第一表面上。所述第一上方的半導體晶片200-2可以相對於第一下方的半導體晶片200-1的一中央位置而朝向所述第一DQ焊墊112來加以偏置，使得所述第一下方的半導體晶片200-1的第一CA晶片墊210-1被露出。於是，所述第一下方的半導體晶片200-1以及第一上方的半導體晶片200-2可以垂直地堆疊，以構成一種階梯式結構。所述第一上方的半導體晶片200-2可以利用一第一黏著劑230來附接至所述第一下方的半導體晶片200-1的一頂表面。所述第一下方的半導體晶片200-1以及第一上方的半導體晶片200-2可以具有相同的尺寸。於是，所述第一下方的半導體晶片200-1的第一DQ晶片墊220-1可以完全被所述第一上方的半導體晶片200-2所覆蓋。

所述第二半導體晶片300-1及300-2的每一個可包含一第二CA晶片墊310-1或310-2以及一第二DQ晶片墊320-1或320-2。所述第二半導體晶片300-1(亦被稱為一第二下方的半導體晶片)可被設置在所述PCB 100的第一表面上。此外，所述第二半導體晶片300-2(亦被稱為一第二上方的半導體晶片)可被設置在所述第二半導體晶片300-1的一與所述PCB 100相對的頂表面上。更明確地說，所述第二下方的半導體晶片300-1以及第二 上方的半導體晶片300-2可以依序且垂直地堆疊在所述PCB 100的第一表面上。所述第二上方的半導體晶片300-2可以相對於第二下方的半導體晶片300-1的一中央位置而朝向所述第二DQ焊墊113來加以偏置，以容許所述第二下方的半導體晶片300-1的第二CA晶片墊310-1被露出。於是，所述第二下方的半導體晶片300-1以及第二上方的半導體晶片300-2可以垂直地堆疊，以構成一種階梯式結構。所述第二上方的半導體晶片300-2可以利用一第二黏著劑330來附接至所述第二下方的半導體晶片300-1的一頂表面。所述第二下方的半導體晶片300-1以及第二上方的半導體晶片300-2可以具有實質相同的尺寸。於是，所述第二下方的半導體晶片300-1的第二DQ晶片墊320-1可以完全或實質被所述第二上方的半導體晶片300-2所覆蓋。

所述第一半導體晶片200-1及200-2以及所述第二半導體晶片300-1及300-2的CA晶片墊是彼此電耦接的。明確地說，所述第一半導體晶片200-1及200-2的第一CA晶片墊210-1及210-2可以透過例如是第五接合線415、第六接合線416以及第七接合線417的作用為並不通過所述PCB 100的電性路徑的CA接合線來電耦接至所述第二半導體晶片300-1及300-2的第二CA晶片墊310-1及310-2。尤其，所述第一下方的半導體晶片200-1的第一CA晶片墊210-1可以透過第五接合線415來電耦接至所述第一上方的半導體晶片200-2的第一CA晶片墊210-2。所述第一上方的半導體晶片200-2的第一CA晶片墊210-2可以透過第六接合線416來電耦接至所述第二下方的半導體晶片300-1的第二CA晶片墊310-1。此外，所述第二下方的半導體晶片300-1的第二CA晶片墊310-1可以透過第七接合線417來電耦接至所述第二上方的半導體晶片300-2的第二CA晶片墊310-2。所述CA晶 片墊可以電耦接至PCB 100的對應的CA焊墊111。所述第一下方的半導體晶片200-1的第一CA晶片墊210-1可以透過第二接合線412來電耦接至PCB 100的CA焊墊111。

在所述半導體堆疊封裝20中，所述第一上方的半導體晶片200-2的第一CA晶片墊210-2可以透過第六接合線416來電耦接至所述第二下方的半導體晶片300-1的第二CA晶片墊310-1。儘管未被展示，用於電耦接所述第一半導體晶片200-1及200-2的第一CA晶片墊210-1及210-2至所述第二半導體晶片300-1及300-2的第二CA晶片墊310-1及310-2的接合線可以根據實施例，以各種形式來加以實現。在各種的實施例中，所述第一上方的半導體晶片200-2的第一CA晶片墊210-2可以透過一組接合線來電耦接至所述第二上方的半導體晶片300-2的第二CA晶片墊310-2。

所述半導體堆疊封裝20可以進一步包含一絕緣層510，其被設置在所述第一上方的半導體晶片200-2的一與第一下方的半導體晶片200-1相對的頂表面上。所述絕緣層510可以圍繞電耦接第一半導體晶片200-1及200-2至第二半導體晶片300-1及300-2的第六接合線416的每一個的一部分。於是，所述絕緣層510可以固定第六接合線416，以抑制所述第六接合線416因為在一後續的模製製程期間的一模製材料的流動而彎曲或歪斜的現象(亦即，線劇烈移動的現象)。

所述半導體堆疊封裝20可以進一步包含一被設置在PCB 100的第一表面100a上的模製層610，以圍繞所述第一半導體晶片200-1及200-2、第二半導體晶片300-1及300-2、以及接合線412、413、414、415、416及417。若所述半導體堆疊封裝20包含絕緣層510，則所述模製層610 可被形成以覆蓋所述絕緣層510。

所述第一下方的半導體晶片200-1的第一DQ晶片墊220-1可以透過第三接合線413來電耦接至所述第一DQ焊墊112。再者，所述第一上方的半導體晶片200-2的第一DQ晶片墊220-2可以透過第八接合線418來電耦接至所述第一DQ焊墊112。所述第一下方的半導體晶片200-1的第一DQ晶片墊220-1可被第一黏著劑230所覆蓋。所述第一黏著劑230可以圍繞第三接合線413的每一個的一部分，並且可以固定所述第三接合線413。

所述第二下方的半導體晶片300-1的第二DQ晶片墊320-1可以透過第四接合線414來電耦接至所述第二DQ焊墊113。此外，所述第二上方的半導體晶片300-2的第二DQ晶片墊320-2可以透過第九接合線419來電耦接至所述第二DQ焊墊113。所述第二下方的半導體晶片300-1的第二DQ晶片墊320-1可被第二黏著劑330所覆蓋。所述第二黏著劑330可以圍繞第四接合線414的每一個的一部分，並且可以固定所述第四接合線414。

所述半導體堆疊封裝20可以進一步包含一第一額外的半導體晶片、一第一虛設晶片、一被設置在所述第一下方的半導體晶片200-1以及PCB 100之間的第一阻焊結構或類似者。所述半導體堆疊封裝20亦可包含一第二額外的半導體晶片、一第二虛設晶片、一被設置在所述第二下方的半導體晶片300-1與PCB 100之間的第二阻焊結構或類似者。若所述第一及第二下方的半導體晶片200-1及300-1被安裝在PCB 100的第一表面100a之上，則所述第一及第二下方的半導體晶片200-1及300-1可以利用一黏著劑來附接至PCB 100的第一表面100a。

在所述半導體堆疊封裝20中，所述第一上方的半導體晶片 200-2可以相對於第一下方的半導體晶片200-1的一中央位置而朝向所述第二上方的半導體晶片300-2來加以偏置，以容許所述第一下方的半導體晶片200-1的第一CA晶片墊210-1被露出。因此，所述第一下方的半導體晶片200-1以及第一上方的半導體晶片200-2可被垂直地堆疊，以構成一種階梯式結構。類似地，所述第二上方的半導體晶片300-2可以相對於第二下方的半導體晶片300-1的一中央位置來加以偏置，使得所述第二下方的半導體晶片300-1的第二CA晶片墊310-1被露出。於是，所述第二下方的半導體晶片300-1以及第二上方的半導體晶片300-2亦可被垂直地堆疊，以構成一種階梯式結構。所述第一CA晶片墊210-1及210-2以及所述第二CA晶片墊310-1及310-2可以透過例如是第五、第六及第七接合線415、416及417的CA接合線來彼此電耦接。此外，所述第一CA晶片墊210-1可以透過第二接合線412來電耦接至所述PCB 100的CA焊墊111。所述CA焊墊111可以透過貫穿PCB 100的第一內部的互連線131來電耦接至CA外部的連接端子121，所述CA外部的連接端子121是被設置在PCB 100的第二表面100b上。

根據一實施例，所述半導體堆疊封裝20可包含被並排設置在PCB 100上的第一及第二下方的半導體晶片200-1及300-1、以及分別被堆疊在所述第一下方的半導體晶片200-1以及第二下方的半導體晶片300-1上的第一及第二上方的半導體晶片200-2及300-2。此外，所述第一上方的半導體晶片200-2可以相對於第一下方的半導體晶片200-1的一中央位置來加以偏置，使得所述第一下方及上方的半導體晶片200-1及200-2構成一種階梯式結構。再者，所述第二上方的半導體晶片300-2亦可以相對於第二下 方的半導體晶片300-1的一中央位置來加以偏置，使得所述第二下方及上方的半導體晶片300-1以及300-2構成一種階梯式結構。然而，在各種的實施例中，所述第一及第二半導體晶片200-1、200-2、300-1及300-2可以用許多不同的形式來加以堆疊。例如，所述第一半導體晶片可包含垂直堆疊的三個或更多個半導體晶片。此外，所述第二半導體晶片亦可包含垂直堆疊的三個或更多個半導體晶片。即使在此種情形中，所述第一及第二半導體晶片的CA晶片墊可以透過接合線來彼此電耦接。在各種其它實施例中，所述半導體堆疊封裝20可以進一步包含至少一第三半導體晶片。所述至少一第三半導體晶片可被設置在PCB 100的第一表面100a上，以相鄰所述第二半導體晶片300-1及300-2的第二DQ晶片墊320-1及320-2。在此一情形中，所述至少一第三半導體晶片的CA晶片墊亦可以透過接合線來電耦接至所述第一及第二CA晶片墊210-1、210-2、310-1及310-2。

參照圖5及6，根據一實施例的一種半導體堆疊封裝30被展示。圖5是描繪所述半導體堆疊封裝30的俯視平面圖，並且圖6是在圖5的Y方向上所展示的半導體堆疊封裝30的前視圖。

相較於圖4中所描繪的半導體堆疊封裝20，在圖5及6中所描繪的半導體堆疊封裝30可以進一步包含一第三下方的半導體晶片1000以及一第三上方的半導體晶片1100。相較於參考圖1、2、3及4所述的PCB 100，所述半導體堆疊封裝30的一PCB 101可以進一步包含第一焊墊119。在圖5及6中，和在圖4中所用者相同的元件符號是指相同的元件。因此，相同的元件的詳細說明將會被省略、或是簡略地提及。

在圖5中，若所述CA焊墊111被設置在PCB 101的一第一 邊緣上，並且所述第二DQ焊墊113被設置在PCB 101的一與所述第一邊緣相對的第二邊緣上，則所述第一焊墊119可被設置在PCB 101的一第三邊緣上。所述第一焊墊119可以透過第十接合線1401來電耦接至一在所述第三下方的半導體晶片1000上的第一晶片墊1020。此外，所述第一晶片墊1020可以透過第十一接合線1402來電耦接至一在所述第三上方的半導體晶片1100上的第二晶片墊1120。

所述第一晶片墊1020可被設置在所述第三下方的半導體晶片1000的一與PCB 101相對的表面上。所述第一晶片墊1020可包含CA晶片墊、DQ晶片墊、一電源晶片墊、一接地晶片墊、一ZQ晶片墊、或是一時脈晶片墊。所述第一晶片墊1020可被排列成一線，所述線是沿著第三下方的半導體晶片1000的一最接近所述第一焊墊119的邊緣。

所述第三上方的半導體晶片1100可以具有和第三下方的半導體晶片1000相同的尺寸。此外，所述第二晶片墊1120可被設置以具有和第一晶片墊1020實質相同的配置。所述第三上方的半導體晶片1100可被堆疊在第三下方的半導體晶片1000上，使得所述第三下方的半導體晶片1000的第一晶片墊1020被露出。因此，所述第三下方的半導體晶片1000以及第三上方的半導體晶片1100可以提供一種階梯式結構。

在圖6中，所述半導體堆疊封裝30可包含PCB 101，其具有一與一第二表面101b相對的第一表面101a；第一半導體晶片200-1及200-2，其被堆疊在所述PCB 101的第一表面101a上；以及第二半導體晶片300-1及300-2，其被堆疊在所述PCB 101的第一表面101a上。所述第三下方及上方的半導體晶片1000及1100可以依序且垂直地堆疊在所述第一及第 二半導體晶片200-1、200-2、300-1及300-2上。

所述第三下方的半導體晶片1000可以利用一第五黏著劑1010來附接在所述第一及第二上方的半導體晶片200-2及300-2上。一第一絕緣層520可被設置在所述第五黏著劑1010以及第一上方的半導體晶片200-1之間。此外，一第二絕緣層530可被設置在所述第五黏著劑1010以及第二上方的半導體晶片300-1之間。所述第一及第二絕緣層520及530可以支撐第三下方的半導體晶片1000。所述第一絕緣層520可被設置以圍繞且固定第六接合線416。所述第三上方的半導體晶片1100可以利用一第六黏著劑1110來附接至所述第三下方的半導體晶片1000的一頂表面。儘管未被展示，至少一額外的第三半導體晶片可被堆疊在所述第三上方的半導體晶片1100上。

在所述第一及第二晶片墊1020及1120中的CA晶片墊可以電耦接至被設置在所述PCB 101的第二表面101b上的CA外部的連接端子121。此外，在所述第一及第二晶片墊1020及1120中的DQ晶片墊可以電耦接至被設置在所述PCB 101的第二表面101b上的DQ外部的連接端子122。

所述半導體堆疊封裝30可以進一步包含一被設置在所述PCB 101的第一表面101a上的模製層，以圍繞所述第一半導體晶片200-1及200-2、第二半導體晶片300-1及300-2、以及第三半導體晶片1000及1100。所述模製層亦可被設置以覆蓋PCB 101的焊墊111、112、113及119以及所述半導體晶片的晶片墊。

再次參照圖5及6，在所述第一及第二半導體晶片200-1、 200-2、300-1及300-2的每一個中，所述CA晶片墊可以在每個半導體晶片的一表面上被設置為與所述DQ晶片墊相對的。在所述第一及第二半導體晶片200-1、200-2、300-1及300-2中的任一個的CA晶片墊可以透過作用為並不通過所述PCB 101的電性路徑的接合線，來電耦接至所述第一及第二半導體晶片200-1、200-2、300-1及300-2中的另一晶片的CA晶片墊。所述CA晶片墊可以透過CA焊墊111來電耦接至所述CA外部的連接端子121。所述半導體晶片的每一個的DQ晶片墊可以電耦接至被設置成與其相鄰的DQ焊墊。再者，所述DQ焊墊可以透過第二及第三內部的互連線(圖4的132及133)來電耦接至所述DQ外部的連接端子122。

被設置在所述PCB 101上而且電耦接至所述第三半導體晶片1000及1100的第一焊墊119可包含所述CA焊墊以及DQ焊墊，並且可被設置在所述PCB 101的一預設的邊緣上。電耦接至所述第一及第二半導體晶片200-1、200-2、300-1及300-2的CA焊墊111以及DQ焊墊112及113不可被設置在PCB 101的所述預設的邊緣上。所述第三下方的半導體晶片1000的第一晶片墊1020可包含所述CA晶片墊以及DQ晶片墊，並且可被設置在所述第三下方的半導體晶片1000的一邊緣上。類似地，所述第三上方的半導體晶片1100的第二晶片墊1120可包含所述CA晶片墊以及DQ晶片墊。所述第二晶片墊1120亦可被設置在所述第三上方的半導體晶片1100的一邊緣上。所述第一晶片墊1020以及第二晶片墊1120可以透過接合線來電耦接至所述焊墊119。所述焊墊119可以透過被設置在PCB 101中的內部的互連線來電耦接至所述CA外部的連接端子121以及DQ外部的連接端子122。若所述焊墊119進一步包含一電源焊墊、一接地焊墊、一ZQ焊墊以 及一時脈焊墊，則所述電源焊墊、接地焊墊、ZQ焊墊以及時脈焊墊可以電耦接至被設置在所述PCB 101的第二表面101b上的對應的一額外的外部的連接端子。

具有和所述CA外部的連接端子121以及DQ外部的連接端子122不同功能的額外的外部的連接端子可被排列在一CA外部的端子區域CR及/或一DQ外部的端子區域DR中。在此種實例中，所述額外的外部的連接端子可以和所述CA外部的連接端子121及/或DQ外部的連接端子122一起被排列成一矩陣形式、或是其它形式。在替代方案中，所述額外的外部的連接端子可被設置在所述CA外部的端子區域CR以及DQ外部的端子區域DR之外的一區域中。在各種的實施例中，所述額外的外部的連接端子可以進一步包含至少一被電性隔離的浮接的外部的連接端子。

參照圖7，一種系統2000可包含一或多個處理器2100。所述處理器2100可以個別地、或是結合其它處理器來加以利用。一晶片組2150可以電耦接至所述處理器2100。所述晶片組2150是一用於在系統2000的處理器2100與其它構件之間的信號的通訊路徑。其它構件可包含一記憶體控制器2200、一輸入/輸出("I/O")匯流排2250、以及一磁碟機控制器2300。根據所述系統2000的配置，一些不同信號中的任何一個都可以透過所述晶片組2150來加以發送。

所述記憶體控制器2200可以電耦接至所述晶片組2150。所述記憶體控制器2200可以透過晶片組2150來接收由所述處理器2100所提供的一請求。所述記憶體控制器2200可以電耦接至一或多個記憶體裝置2350。所述記憶體裝置2350可包含上述的半導體堆疊封裝。

所述晶片組2150亦可以電耦接至I/O匯流排2250。所述I/O匯流排2250可以作為一用於從所述晶片組2150至I/O裝置2410、2420及2430的信號的通訊路徑。所述I/O裝置2410、2420及2430可包含一滑鼠2410、一視訊顯示器2420、或是一鍵盤2430。所述I/O匯流排2250可以採用一些通訊協定中的任何一種，以和所述I/O裝置2410、2420及2430通訊。

所述磁碟機控制器2300亦可以電耦接至晶片組2150。所述磁碟機控制器2300可以作為在晶片組2150與一或多個內部的磁碟機2450之間的通訊路徑。所述磁碟機控制器2300以及內部的磁碟機2450可以利用實際為任意類型的通訊協定來和彼此通訊、或是和所述晶片組2150通訊。

本揭露內容的實施例已經在以上為了舉例說明的目的而被揭露。所述技術中具有通常技能者將會體認到各種的修改、添加以及替代都是可能的，而不脫離如同在所附的申請專利範圍中所揭露的本揭露內容的範疇及精神。

Claims (23)

1. 一種半導體堆疊封裝，其包括：一印刷電路板(PCB)，其具有一與一第二表面相對的第一表面；一命令/位址(CA)焊墊、一第一資料輸入/輸出(DQ)焊墊、以及一第二DQ焊墊，其被設置在所述第一表面上；一第一半導體晶片，其被設置在介於所述CA焊墊以及所述第一DQ焊墊之間的所述第一表面上，其包含一第一CA晶片墊以及一第一DQ晶片墊；一第二半導體晶片，其被設置在介於所述第一DQ焊墊以及所述第二DQ焊墊之間的所述第一表面上，其包含一第二CA晶片墊以及一第二DQ晶片墊；以及一CA外部的連接端子以及一DQ外部的連接端子，其被設置在所述第二表面上，其中所述第一CA晶片墊是透過一第一接合線以電耦接至所述第二CA晶片墊，其中所述CA外部的連接端子是透過所述CA焊墊以電耦接至所述第一CA晶片墊，以及其中所述DQ外部的連接端子是透過所述第一DQ焊墊以電耦接至所述第一DQ晶片墊，並且透過所述第二DQ焊墊以電耦接至所述第二DQ晶片墊。
2. 如申請專利範圍第1項的半導體堆疊封裝，其中所述第一CA晶片墊是被設置在所述第一半導體晶片的一邊緣上，以相鄰所述CA焊墊；以及其中所述第一DQ晶片墊是被設置在所述第一半導體晶片的一邊緣上，以相鄰所述第一DQ焊墊。
3. 如申請專利範圍第1項的半導體堆疊封裝，其中所述第二CA晶片墊是被設置在所述第二半導體晶片的一邊緣上，以相鄰所述第一DQ焊墊；以及其中所述第二DQ晶片墊是被設置在所述第二半導體晶片的一邊緣上，以相鄰所述第二DQ焊墊。
4. 如申請專利範圍第1項的半導體堆疊封裝，其中所述CA外部的連接端子是被配置以和所述第一半導體晶片垂直地重疊；以及其中所述DQ外部的連接端子是被配置以和所述第二半導體晶片垂直地重疊。
5. 如申請專利範圍第1項的半導體堆疊封裝，其進一步包括：一絕緣層，其被設置在所述第一半導體晶片上以固定所述第一接合線。
6. 如申請專利範圍第5項的半導體堆疊封裝，其進一步包括：一模製層，其被設置在所述PCB的所述第一表面上，以圍繞所述第一半導體晶片、所述第二半導體晶片、所述第一接合線以及所述絕緣層。
7. 如申請專利範圍第1項的半導體堆疊封裝，其進一步包括：一第二接合線，其電耦接所述CA焊墊至所述第一CA晶片墊；一第三接合線，其電耦接所述第一DQ晶片墊至所述第一DQ焊墊；以及一第四接合線，其電耦接所述第二DQ晶片墊至所述第二DQ焊墊。
8. 一種半導體堆疊封裝，其包括：一印刷電路板(PCB)；一第一半導體晶片以及一第二半導體晶片，其被並排設置在所述PCB的一第一表面上以彼此間隔開，其分別包含一命令/位址(CA)晶片墊以及一資料輸入/輸出(DQ)晶片墊；以及一CA焊墊、一第一DQ焊墊和一第二DQ焊墊，其被配置在所述PCB的所述第一表面上，其中所述第一半導體晶片被配置在位於所述第一表面上的所述CA焊墊和所述第一DQ焊墊之間，以及所述第二半導體晶片被配置在位於所述第一表面上的所述第一DQ焊墊和所述第二DQ焊墊之間，其中所述CA焊墊經由接合線而被電耦接至所述第一半導體晶片的所述CA晶片墊和所述第二半導體晶片的所述CA晶片墊，以及其中所述第一DQ焊墊被電耦接至所述第一半導體晶片的所述DQ晶片墊，以及所述第二DQ焊墊被電耦接至所述第二半導體晶片的所述DQ晶片墊。
9. 如申請專利範圍第8項的半導體堆疊封裝，其進一步包括：一外部的CA端子以及一外部的DQ端子，其被設置在所述PCB的一與所述第一及第二半導體晶片相對的第二表面上。
10. 如申請專利範圍第9項的半導體堆疊封裝，其中所述外部的CA端子是透過所述CA焊墊來電耦接至所述CA晶片墊；以及其中所述外部的DQ端子是透過所述DQ焊墊來電耦接至所述DQ晶片墊。
11. 如申請專利範圍第8項的半導體堆疊封裝，其中所述第一半導體晶片包含第一堆疊的半導體晶片；其中所述第一堆疊的半導體晶片的每一個包含一第一CA晶片墊，並且所述第一堆疊的半導體晶片被設置以提供一種階梯式結構，使得所述第一CA晶片墊被露出；其中所述第二半導體晶片包含第二堆疊的半導體晶片；其中所述第二堆疊的半導體晶片的每一個包含一第二CA晶片墊，並且所述第二堆疊的半導體晶片被設置以提供一種階梯式結構，使得所述第二CA晶片墊被露出；以及其中所述第一及第二CA晶片墊是透過接合線來彼此電耦接。
12. 如申請專利範圍第11項的半導體堆疊封裝，其中所述第一堆疊的半導體晶片的一最上面的半導體晶片的所述第一CA晶片墊是透過所述接合線中的一個來電耦接至所述第二堆疊的半導體晶片的一最下面的半導體晶片的所述第二CA晶片墊。
13. 如申請專利範圍第8項的半導體堆疊封裝，其進一步包括：一第一絕緣層，其被設置在所述第一半導體晶片上；一第二絕緣層，其被設置在所述第二半導體晶片上；以及一第三半導體晶片，其被堆疊在所述第一及第二絕緣層上，其中所述第三半導體晶片是被所述第一及第二絕緣層所支撐。
14. 如申請專利範圍第13項的半導體堆疊封裝，其中所述第三半導體晶片包含第三堆疊的半導體晶片；其中所述第三堆疊的半導體晶片的每一個包含一第三CA晶片墊，並且所述第三堆疊的半導體晶片被設置以提供一種階梯式結構，使得所述第三CA晶片墊被露出。
15. 一種半導體堆疊封裝，其包括：一印刷電路板(PCB)，其具有一與一第二表面相對的第一表面；一命令/位址(CA)焊墊、一第一資料輸入/輸出(DQ)焊墊、以及一第二DQ焊墊，其被設置在所述第一表面上；第一半導體晶片，其被堆疊在介於所述CA焊墊以及所述第一DQ焊墊之間的所述第一表面上，其包含一第一CA晶片墊以及一第一DQ晶片墊；第二半導體晶片，其被堆疊在介於所述第一DQ焊墊以及所述第二DQ焊墊之間的所述第一表面上，其包含一第二CA晶片墊以及一第二DQ晶片墊；以及一CA外部的連接端子以及一DQ外部的連接端子，其被設置在所述第二表面上，其中所述第一半導體晶片是被堆疊以提供一種階梯式結構，使得所述第一CA晶片墊被露出，其中所述第二半導體晶片是被堆疊以提供一種階梯式結構，使得所述第二CA晶片墊被露出，其中所述第一CA晶片墊是透過CA接合線來電耦接至所述第二CA晶片墊，其中所述CA外部的連接端子是透過所述CA焊墊來電耦接至所述第一CA晶片墊，以及其中所述DQ外部的連接端子是透過所述第一DQ焊墊以電耦接至所述第一DQ晶片墊，並且透過所述第二DQ焊墊以電耦接至所述第二DQ晶片墊。
16. 如申請專利範圍第15項的半導體堆疊封裝，其中所述第一CA晶片墊分別被設置在所述第一半導體晶片的邊緣上，以相鄰所述CA焊墊；以及其中所述第一DQ晶片墊分別被設置在所述第一半導體晶片的邊緣上，以相鄰所述第一DQ焊墊。
17. 如申請專利範圍第15項的半導體堆疊封裝，其中所述第二CA晶片墊分別被設置在所述第二半導體晶片的邊緣上，以相鄰所述第一DQ焊墊；以及其中所述第二DQ晶片墊分別被設置在所述第二半導體晶片的邊緣上，以相鄰所述第二DQ焊墊。
18. 如申請專利範圍第15項的半導體堆疊封裝，其中所述CA外部的連接端子是被配置以和所述第一半導體晶片垂直地重疊；以及其中所述DQ外部的連接端子是被配置以和所述第二半導體晶片垂直地重疊。
19. 如申請專利範圍第15項的半導體堆疊封裝，其進一步包括：第三半導體晶片，其被堆疊在所述第一及第二半導體晶片上。
20. 如申請專利範圍第19項的半導體堆疊封裝，其進一步包括：一第一絕緣層，其被設置在所述第一半導體晶片以及所述第三半導體晶片之間；以及一第二絕緣層，其被設置在所述第二半導體晶片以及所述第三半導體晶片之間，其中所述第一絕緣層圍繞所述CA接合線中的一個，所述CA接合線是將所述第一CA晶片墊中的一個電耦接至所述第二CA晶片墊中的一個，以及其中所述第三半導體晶片是被所述第一及第二絕緣層所支撐。
21. 如申請專利範圍第19項的半導體堆疊封裝，其進一步包括：一第一焊墊，其被設置在所述PCB的一第三邊緣上，其中所述CA焊墊被設置在所述PCB的一第一邊緣上，其中所述第二DQ焊墊被設置在所述PCB的一與所述第一邊緣相對的第二邊緣上，以及其中所述第一焊墊是電耦接至所述第三半導體晶片。
22. 如申請專利範圍第15項的半導體堆疊封裝，其中所述CA焊墊是利用單一路徑以電耦接至一CA外部的端子區域。
23. 如申請專利範圍第15項的半導體堆疊封裝，其進一步包括：一絕緣層，其被配置以避免接合線因為模製材料而受損。