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TWI658491B - 半導體裝置與其之製造方法 - Google Patents

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TWI658491B
TWI658491B TW104128469A TW104128469A TWI658491B TW I658491 B TWI658491 B TW I658491B TW 104128469 A TW104128469 A TW 104128469A TW 104128469 A TW104128469 A TW 104128469A TW I658491 B TWI658491 B TW I658491B
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陳治棻
彭垂亞
游靖
林炳亨
莊嚴
范彧達
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台灣積體電路製造股份有限公司
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Abstract

一種半導體裝置包含基板、襯墊與磊晶結構。基板具有凹槽。襯墊置於凹槽中。襯墊較基板緻密。磊晶結構置於凹槽中。襯墊置於磊晶結構與基板之間。

Description

半導體裝置與其之製造方法
本揭露是有關於一種半導體裝置。
半導體積體電路(IC)產業已經歷了快速的發展。在積體電路演進過程中，功能密度(亦即每一晶片面積上互連器件的數量)通常增大，而幾何尺寸(亦即通過製造工藝能夠製造的最小部件(或線))卻縮小。當例如金屬氧化物半導體場效應電晶體(metal-oxide-semiconductor field-effect transistor；MOSFET)的半導體元件隨著各種技術節點(technology node)的改變而微縮化時，高介電常數(high k)介電材料及金屬被用來形成閘極堆疊(gate stack)。為進一步改進金屬氧化物半導體場效應電晶體元件的效能，可於金屬氧化物半導體場效應電晶體元件的通道區施加應力，以改進載流子的遷移率(mobility)。舉例而言，應變結構可用於提升載子移動率。
本揭露之一態樣提供一種半導體裝置，包含基板、襯墊與磊晶結構。基板具有凹槽。襯墊置於凹槽中。襯墊較基板緻密。磊晶結構置於凹槽中。襯墊置於磊晶結構與基板之間。
在一或多個實施方式中，襯墊具有至少一圓角。
在一或多個實施方式中，圓角之曲率半徑為約20奈米至約60奈米。
在一或多個實施方式中，襯墊與該基板具有實質相同的材質。
本揭露之另一態樣提供一種半導體裝置之製造方法，包含形成凹槽於基板中。執行表面處理於凹槽之內表面以形成襯墊於凹槽上。形成磊晶結構於凹槽中與襯墊上。
在一或多個實施方式中，表面處理包含提供反應氣體至內表面以形成襯墊，且反應氣體為二氯甲矽烷(dichlorosi1ane，DCS,SiH2Cl2)。
在一或多個實施方式中，襯墊與該基板具有實質相同的材質。
本揭露之另一態樣提供一種半導體裝置之製造方法，包含蝕刻凹槽於基板中。形成襯墊於凹槽中以移除凹槽之內表面的金屬雜質。形成磊晶結構於凹槽中。
在一或多個實施方式中，形成襯墊包含提供含氯氣體於凹槽中以與金屬雜質反應。
在一或多個實施方式中，襯墊與基板具有實質相同的材質。
根據上述之實施方式，於凹槽之內表面執行表面處理。表面處理可移除置於凹槽之內表面上的金屬雜質，且可於其上形成襯墊。襯墊較基板緻密，且襯墊之內表面的粗糙度較凹槽之內表面的粗糙度平滑。因此磊晶結構的形成控製可被改善，並且一併改善半導體裝置的性能。
110‧‧‧基板
112‧‧‧摻雜層
114‧‧‧凹槽
114i、150i‧‧‧內表面
115a、115b、115c、115d、115e、151a、151b、151c、151d‧‧‧琢面
120‧‧‧絕緣結構
130‧‧‧閘極堆疊
132‧‧‧閘極介電層
134‧‧‧閘極電極層
140‧‧‧間隔物
150‧‧‧襯墊
152a、152b、152c‧‧‧邊角
160‧‧‧磊晶結構
170‧‧‧矽化物區
R‧‧‧曲率半徑
α、θ‧‧‧夾角
從以下結合所附圖式所做的詳細描述，可對本揭露之態樣有更佳的了解。需注意的是，根據業界實務的標準做法，各種特徵不是按比例繪製。實際上，為了清楚討論起見，各種特徵的尺寸可任意放大或縮小。
第1A圖至第1F圖為本揭露一些實施方式之半導體裝置的製造方法於不同階段的剖面圖。
第2圖為於第1D之製程中提供/未提供二氯甲矽烷(DCS)氣體之半導體裝置的源極斷路電流(source-off current,Isof)(安培/公分2)與飽和電流(saturation current,Isat)(安培/公分2)之間的關係圖。
第3圖為於第1D之製程中提供/未提供DCS氣體之半導體裝置的機率(%)與漏電流(leakage)(安培/公分2)之間的關係圖。
以下的揭露提供了許多不同實施方式或範例，以實施所提供之標的之不同特徵。以下所描述之構件與安排的特定範例係用以簡化本揭露。當然這些僅為範例，並非用以做為限制。舉例而言，於描述中，第一特徵形成於第二特徵上方或上，可能包含第一特徵與第二特徵以直接接觸的方式形成的實施方式，亦可能包含額外特徵可能形成在第一特徵與第二特徵之間的實施方式，如此第一特徵與第二特徵可能不會直接接觸。此外，本揭露可能會在各範例中重複參考數字及/或文字。這樣的重複係基於簡化與清楚之目的，以其本身而言並非用以指定所討論之各實施方式及/或配置之間的關係。
另外，在此說明中可能會使用空間相對用語，例如「下方(underlying)」、「下方(below)」、「較低(lower)」、「上方(overlying)」、「較高(upper)」等等，以方便說明如圖式所繪示之一元件或一特徵與另一(另一些)元件或特徵之關係。除了在圖中所繪示之方向外，這些空間相對用詞意欲含括元件在使用或操作中的不同方位。設備可能以不同方式定位(旋轉90度或在其他方位上)，因此可利用同樣的方式來解釋在此所使用之空間相對描述符號。
除非另外限定，在此使用的包括技術和科學術語在內的所有術語具有和本揭露所屬領域的技術人員通常所理解的相同的含義。還應該理解，除非在此清楚地限定，在此使用的術語應該被解釋為其含義與其在本說明書和相 關領域的上下文中的含義一致，而不應該在理想化或過度正式的意義上對其進行解釋。
在不同的實施方式中，提供一種半導體裝置與半導體裝置之製造方法，並討論實施方式之變化處。第1A圖至第1F圖為本揭露一些實施方式之半導體裝置的製造方法於不同階段的剖面圖。半導體裝置描述一積體電路，或其部分，其可包含記憶體與/或邏輯電路。半導體裝置可包含被動元件，例如電阻、電容、電感與/或保險絲；以及主動元件，例如P通道場效電晶體(P-channel field effect transistors,PFETs)、N通道場效電晶體(N-channel field effect transistors,NFETs)、金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field effect transistors,MOSFETs)、互補金屬氧化物半導體場效電晶體(complementary metal-oxide-semiconductor field effect transistors,MOSFETs)、高電壓電晶體與/或高頻率電晶體、其他合適之元件與/或其組合。可理解的是，額外的步驟可於第1A圖至第1F圖所示之方法前、中、與/或後被加入，且對於其他方法之實施方式中，一些後續提及之步驟可被替換或省略。更可理解的是，半導體裝置可加入額外的特徵，且對於其他方法之實施方式中，一些後續提及之特徵可被替換或省略。
請參照第1A圖。提供一基板110。在第1A圖中，基板110為包含矽之半導體基板。或者，基板110包含元素半導體，包含結晶矽與/或鍺；化合物半導體，包含碳化矽、 砷化鎵、磷化鎵、磷化銦、砷化銦、與/或銻化銦；合金半導體包含鍺矽化合物、磷砷鎵化合物、鋁砷銦化合物、鋁砷鎵化合物、砷銦鎵化合物、磷銦鎵化合物與/或磷砷銦鎵化合物；或其組合。合金半導體可具有梯度鍺化矽特徵，其中矽和鍺的成分從在梯度鍺化矽部件的某處的一個比率變化到在另一處的另一個比率。合金鍺化矽可形成於矽基板上。鍺化矽基板可具有應力。更進一步的，半導體基板可為絕緣體上半導體(SOI)。在一些的實施方式中，半導體基板可包含摻雜磊晶層。在其他的實施方式中，矽基板可包含複數層化合物半導體結構。
基於不同的設計類型(如P型井或N型井)，基板110可包含不同的摻雜區域。摻雜區域可摻雜P型摻雜物，例如硼或氟化硼(BF2)；N型摻雜物，例如磷或砷；或其組合。摻雜區域可直接形成於基板110中、於一P型井結構中、於一N型井結構中、於雙井結構中、或於一成長結構中。
形成絕緣結構120於基板110中以隔離不同的主動區。絕緣結構120的形成可包含蝕刻一溝槽於基板110中且填滿絕緣材料，例如氧化矽、氮化矽或氮氧化矽於溝槽中。被填滿之溝槽可具有複數層結構，例如具氮化矽之熱氧化襯墊層，以填滿溝槽。在一些實施方式中，絕緣結構120可利用製程程序例如：成長一墊氧化物、形成一低溫化學氣相沉積(low pressure chemical vapor deposition,LPCVD)之氮化層、利用光阻與遮罩以圖案化一開口、蝕刻一溝槽於基板110中、可選性地成長一熱氧化溝槽襯墊以改善溝槽表面、以化學氣相沉 積之氧化物填入溝槽、利用化學研磨平坦化(chemical mechanical planarization,CMP)以回蝕、以及利用氮化物剝離以留下絕緣結構120。在一些實施方式中，絕緣結構120為矽之局部氧化(local oxidation of silicon,LOCOS)與/或淺溝槽隔離(shallow trench isolation,STI)結構，以定義與電性隔離不同的區域。
形成閘極堆疊130於基板110上。閘極堆疊130包含閘極介電層132與閘極電極層134。閘極介電層132可包含氧化矽、氮化矽、高介電係數(high-k)介電層或其他合適的材料。高介電係數介電層為具有高於二氧化矽之介電係數(即介電係數(k)大於3.9)的介電係數之介電層。高介電係數介電層可包含雙層或三層高介電係數膜層，例如鉿氧化物(HfOx)。或者，高介電係數介電層可選擇性地包含其他高介電係數材料，例如氧化鑭(lanthanum oxide,LaO)、氧化鋁(aluminum oxide,AlO)、氧化鋯(zirconium oxide,ZrO)、氧化鈦(titanium oxide,TiO)、氧化鉭(tantalum oxide,Ta2O5)、氧化釔(yttrium oxide,Y2O3)、鈦鍶氧化合物(strontium titanium oxide,SrTiO3,STO)、鈦鋇氧化合物(barium titanium oxide,BaTiO3,BTO)、鋯鋇氧化合物(barium zirconium oxide,BaZrO)、鉿鋯氧化合物(hafnium zirconium oxide,HfZrO)、鉿鑭氧化合物(hafnium lanthanum oxide,HfLaO)、鉿矽氧化合物(hafnium silicon oxide,HfSiO)、鑭矽氧化合物(lanthanum silicon oxide,LaSiO)、鋁矽氧化合物(aluminum silicon oxide,AlSiO)、 鉿鉭氧化合物(hafnium tantalum oxide,HfTaO)、鉿鈦氧化合物(hafnium titanium oxide,HfTiO)、鈦酸鍶鋇(Ba,Sr)TiO3(BST)，氧化鋁(Al2O3)、氮化矽(silicon nitride,Si3N4)、氮氧化矽(oxynitrides,SiON)或其他合適的材料。閘極介電層132可利用合適的製程，例如原子層沉積(atomic layer deposition,ALD)法、化學氣相沉積法、物理氣相沉積(physical vapor deposition,PVD)法、熱氧化法、紫外光臭氧氧化法或其組合而形成。
在一些實施方式中，閘極電極層134形成於閘極介電層132上。在一些實施方式中，閘極電極層134為多晶矽層。多晶矽層可因應合適的導電度而摻雜。或者，若形成一假性閘極而於後續之閘極替代製程中被替代，則多晶矽可不需摻雜。或者，閘極電極層134可包含具有合適功函數之導電層，因此，閘極電極層134可被視為功函數層。功函數層包含合適的材料，例如可被調節之層，其具有合適之功函數以增強有關裝置之性能。舉例而言，若欲形成一p型功函數金屬(p金屬)，則可使用氮化鈦(nitride,TiN)或氮化鉭(tantalum nitride,TaN)。另一方面，若欲形成一n型功函數金屬(n金屬)，則可使用鉭、鋁鈦化合物(titanium aluminum,TiAl)或氮碳鉭化合物(tantalum carbon nitride,TaCN)。功函數層可包含摻雜導電氧化材料。閘極電極層134可包含其他導電材料，例如鋁、銅、鎢、金屬合金、金屬矽化物、其他合適的材料或其組合。舉例而言，當閘極電極層134包含功函數層時，其他導電層可形成於功函數層上。
請參照第1B圖。二摻雜層112，例如輕摻雜源極/汲極(lightly doped source/drain,LDD)區域可形成於基板110上以形成源極/汲極區域。在一些實施方式中，摻雜層112形成於基板110中，並被閘極電極層134所截斷。摻雜層112對準閘極電極層134之側壁。也就是說，閘極電極層134作為佈植遮罩，因此摻雜層112之邊緣實質對準於閘極電極層134的邊緣。摻雜層112可利用離子佈植製程、擴散製程、其他合適的製程或其組合而形成。在一些實施方式中，N型場效電晶體裝置之摻雜層112可摻雜n型摻雜物，例如磷或砷。在一些其他的實施方式中，P型場效電晶體裝置之摻雜層112可摻雜p型摻雜物，例如硼或氟化硼(BF2)。
形成二間隔物140於閘極電極層134的側壁。在一些實施方式中，至少一間隔物140包含一襯墊氧化層與置於襯墊氧化層上之氮化物層(未繪示)。在可替代的實施方式中，至少一間隔物140可包含一或多層材料，包含氧化物、氮化矽、氮氧化矽與/或其他介電材料，且可利用電漿增強物理化學氣相沉積(plasma enhanced chemical vapor deposition,PECVD)法、低壓化學氣相沉積(low-pressure chemical vapor deposition,LPCVD)法、次大氣化學氣相沉積(sub-atmospheric chemical vapor deposition,SACVD)法等等形成。間隔物140的形成可包含覆蓋形成間隔層、之後執行蝕刻步驟以移除水平部分之間隔層。剩餘之垂直部分的閘極間隔層便形成間隔物140。在一些實施方式中，間隔物140可具有一厚度，其範圍為約4奈米至約6奈米。
請參照第1C圖。藉由蝕刻基板110而分別形成二凹槽114於閘極堆疊130的相對側。閘極堆疊130與間隔物140作為形成凹槽114的蝕刻遮罩。蝕刻製程包含乾蝕刻製程、濕蝕刻製程、或其組合。在第1C圖中，蝕刻製程為乾蝕刻製程與濕蝕刻製程的組合。乾和濕蝕刻製程具有可調整的蝕刻參數，例如使用的蝕刻劑、蝕刻溫度、蝕刻液濃度、蝕刻壓力、來源功率、射頻(radio frequency,RF)偏壓、射頻偏壓功率、蝕刻劑流速和其它合適的參數。對於乾式蝕刻製程而言，可選擇溴化氫(HBr)、氯氣(Cl2、Cl4)、六氟化硫(SF6)、三氟化氮(NF3)、氟氫碳化合物(CH2F2)、氮氣、氧氣、氬氣、氦氣，或其組合。乾式製程可包含單一蝕刻步驟或可包含複數個蝕刻步驟。在凹陷步驟中，產生蝕刻氣體之電漿。舉例而言，乾蝕刻制程可以通過約1mT至約200mT的蝕刻壓力、約200W至約2000W的來源功率、約0V至約100V的射頻偏壓及包括三氟化氮、氯氣、六氟化硫、氦氣、氬氣、四氟化碳，或其組合之蝕刻劑。在一些實施方式中，乾蝕刻製程包含約1mT至約200mT的蝕刻壓力、約200W至約2000W的來源功率、約0V至約100V的射頻偏壓、約5標準毫升/分鐘(sccm)至約30標準毫升/分鐘的三氟化氮氣體流量、約0標準毫升/分鐘至約100標準毫升/分鐘的氯氣氣體流量、約0標準毫升/分鐘至約500標準毫升/分鐘的氦氣氣體流量及約0標準毫升/分鐘至約500標準毫升/分鐘的氬氣氣體流量。在一些其他實施方式中，蝕刻制程包括約1mT至約200mT的蝕刻壓力、約200W至約2000W的來源功率、約0V至約100V的射頻偏壓、約5標準毫升/分 鐘至約30標準毫升/分鐘的六氟化硫氣體流量、約0標準毫升/分鐘至約100標準毫升/分鐘的氯氣氣體流量、約0標準毫升/分鐘至約500標準毫升/分鐘的氦氣氣體流量及約0標準毫升/分鐘至約500標準毫升/分鐘的氬氣氣體流量。濕蝕刻溶液可以包括氫氧化銨(NH4OH)、氟化氫(氫氟酸)、四甲基氫氧化銨(TMAH)、其它合適的濕式蝕刻溶液，或其混合物。在一些實施方式中，濕蝕刻製程首先在室溫下實施水與氟化氫濃度比為100：1的氟化氫溶液，然後在約20℃至約60℃溫度下實現氫氧化銨溶液。在另一些實施方式中，濕蝕刻製制程首先在室溫下實施濃度比為100：1的氟化氫溶液，然後在約20℃至約60℃溫度下實施四甲基氫氧化銨(TMAH)溶液。
本領域之通常知識者應可明白，凹槽114的尺寸僅為例示，若執行不同形成方法即可改變其尺寸。在第1C圖中，凹槽114於剖面方向具有鑽石形狀。凹槽114的剖面形狀由不同的因素決定，例如基板110的晶格方向、蝕刻液的類型、蝕刻條件等等。在一些實施方式中，在蝕刻製程後，可執行預先清洗製程以使用氫氟酸或其他合適的溶液清潔凹槽114。
在第1C圖中，在形成凹槽114時，部分之摻雜層112被移除。因此，在形成凹槽114時，另部分之摻雜層112分別置於閘極堆疊130與凹槽114之間。換言之，一之摻雜層112置於閘極堆疊130下且毗鄰凹槽114。
在形成凹槽114後，基板110之內表面114i分別暴露於凹槽114，內表面114i分別位於凹槽114中。內表面114i可具有高粗糙度，且一些金屬雜質形成於內表面114i。此高粗 糙度可能會導致凹槽114之體積的改變，且結果導致半導體裝置之通道的應力改變。因此，高粗糙度可能會導致半導體裝置的性能改變(例如驅動電流的改變)。因此，藉由調整蝕刻的製程條件以減少凹槽114之內表面114i的粗糙度。舉例而言，蝕刻氣體之壓力、偏壓、基板110的溫度、產生電漿的磁場等等可被調整以改善內表面114i的粗糙度。雖然粗糙度可藉由調整蝕刻的製程條件以降低，然而粗糙度可能還是很高。
在第1C圖中，凹槽114之蝕刻外觀增強半導體裝置的性能。詳細而言，凹槽114之蝕刻形狀定義半導體裝置之源極與汲極區域，且一之凹槽114的蝕刻形狀被基板110的琢面(facets)115a、115b、115c、115d與115e所定義。琢面115a、115b、115d與115e可被稱為淺琢面(shallow facets)，而琢面115c可被稱為底琢面(bottom facet)。在第1C圖中，凹槽114的蝕刻外觀被基板110之{111}晶格平面(crystallographic plane)的琢面(facets)115a、115b、115d與115e、以及{100}晶格平面的琢面(facets)115c所定義。淺琢面115a與115b之間(與/或淺琢面115d與115e之間)形成夾角α，其範圍為約45.0°至約80.0°，而琢面115b(或115d)與115c之間形成夾角θ，其範圍為約50.0°至約70.0°。
請參照第1D圖。在形成凹槽114後，於凹槽114之內表面114i執行表面處理以分別形成複數個襯墊150於凹槽114之內表面114i上。舉例而言，可提供反應氣體至內表面114i以形成襯墊150。在一些實施方式中，反應氣體可為含氯氣體，例如二氯甲矽烷(dichlorosilane,DCS,SiH2Cl2)。當 發。更進一步的，二氯甲矽烷氣體的矽被沉積於內表面114i以形成襯墊150。因此襯墊150之材質為矽。在一些實施方式中，襯墊150於約700℃至約900℃的溫度下形成，因此襯墊150較基板110，其材質為矽，來得緻密(denser)。當矽的沉積量增加時，襯墊150變得較厚，而襯墊150的內表面150i變得較平滑。因此內表面150i的粗糙度較內表面114i的粗糙度平滑。
在一些實施方式中，襯墊150的形成外觀被琢面151a、151b、151c與151d所定義。琢面151a與151b之間形成邊角(corner)152a，琢面151b與151c之間形成邊角152b，且琢面151c與151d之間形成邊角152c。琢面151a鄰近琢面115a(如第1C圖所繪示)，琢面151b鄰近琢面115b(如第1C圖所繪示)，琢面151c鄰近琢面115d(如第1C圖所繪示)，琢面151d鄰近琢面115e(如第1C圖所繪示)，且邊角152b鄰近琢面115c(如第1C圖所繪示)。在一些實施方式中，邊角152a、152b與152c可為圓形邊角，且至少一之邊角152a、152b與152c的曲率半徑R為約20奈米至約60奈米。藉由如此的結構，下述之形成於凹槽114上之源極與汲極區域的製程的形成控制可被改善。
本處之「約」可用以修飾任何量化表示，其可允許非改變相關基本功能的變化。舉例而言，此處所揭露的範圍為約20奈米至約60奈米的曲率半徑R的態樣，然而只要形成之邊角152a、152b、152c為圓角，曲率半徑R可些微小於20奈米。
之邊角152a、152b、152c為圓角，曲率半徑R可些微小於20奈米。
請參照第1E圖。沉積半導體材料於凹槽114中以形成源極與汲極特徵。源極與汲極特徵可被稱為生長(raised)源極與汲極區域。舉例而言，半導體材料，例如鍺化矽(silicon germanium,SiGe)，可被磊晶成長於凹槽114中以分別形成磊晶結構160。在一些實施方式中，磊晶製程可為選擇性磊晶成長(selective epitaxial growth,SEG)製程，其半導體材料為長於凹槽114中而非於介電材料上。在其他一些實施方式中，磊晶製程可包含化學氣相沉積技術(例如氣相磊晶(vapor-phase epitaxy,VPE)與/或超高真空化學氣相沉積法(ultra-high vacuum CVD,UHV-CVD)、分子束磊晶，其他合適的製程或其組合。磊晶製程可利用氣體與/或液體前導物，其與基板110的化合物交互作用。磊晶結構160可具有大於基板110之晶格常數的晶格常數。用以成長鍺化矽的前導物可包含鍺(鍺氫化合物(GeH4)，其提供鍺)、二氯甲矽烷(dichlorosilane,DCS，其提供矽)等等。在磊晶成長過程中，可，或可不，摻雜欲加入之p型或n型雜質。摻雜製程可利用離子佈植製程、電漿浸入離子佈植(plasma immersion ion implantation,PIII)製程、氣體與/或固體源擴散製程、其他合適的製程或其組合。磊晶結構160更可被暴露於退火製程，例如快速熱退火製程。在經過退火後，鍺化矽可試著儲存其晶格常數，因此可引入壓縮應力(compressive stresses)於形成之PMOS裝置的通道區域。在本文中，鍺化矽磊晶區域可被稱為 鍺化矽應力物(stressor)。在可替代的實施方式中，可成長其他半導體結構，例如碳化矽，以產生拉伸應力(tensile stress)於形成之半導體裝置的通道中，其可為n型半導體裝置。
接著請參照第1C圖至第1E圖。在第1C圖中，凹槽114的內表面114i具有高粗糙度，其使得內表面114i不平整。不平整之內表面114i使得磊晶結構160的形成控制較困難。因此，磊晶結構160的厚度變化非常大，其可能會導致半導體裝置性能較大的偏差。然而，因為第1D圖中，襯墊150形成於內表面114i上，其內表面150i具有較內表面114i平滑之粗糙度。因此，於第1E圖之磊晶結構160的形成控制可被改善，而半導體裝置之性能亦可被改善。
更進一步的，在第1E圖中，襯墊150置於磊晶結構160與基板110之間。換言之，襯墊150空間上分隔磊晶結構160與基板110。另外，襯墊150亦空間上分隔磊晶結構160與摻雜層112。
請參照第1F圖。在一些實施方式中，複數個矽化物區170可選擇地利用自對準矽化物製程而形成於磊晶結構160上。舉例而言，矽化物製程可包含兩步驟。第一，金屬材料可藉由於約500度C至約900度C之溫度濺鍍而置於磊晶結構160上，使得底下之矽與金屬材料反應以形成矽化物區170。之後，未反應之金屬材料可被蝕刻移除。矽化物區170之材料可包含選自矽化鈦(titanium silicide)、矽化鈷(cobalt silicide)、矽化鎳(nickel silicide)、矽化鉑(platinum silicide)、矽化鉺(erbium silicide)與矽化鈀(palladium silicide)。矽化物區170可形成於磊晶結構160上以減少接觸電阻(contact resistance)。
第2圖為於第1D之製程中提供/未提供二氯甲矽烷(DCS)氣體之半導體裝置的源極斷路電流(source-off current,Isof)(安培/公分2)與飽和電流(saturation current,Isat)(安培/公分2)之間的關係圖。圖中之縱軸為源極斷路電流，而橫軸為飽和電流。實心鑽石圖式(參考例)為未提供DCS氣體之半導體裝置，實心三角形圖式為提供DCS氣體5秒之半導體裝置，而實心圓形圖式為提供DCS氣體7秒之半導體裝置。未提供DCS氣體時，源極通路電流(Ion)與源極斷路電流(Isof)之比值為約99.7%，提供DCS氣體5秒時，源極通路電流與源極斷路電流之比值為約103.8%，提供DCS氣體7秒時，源極通路電流與源極斷路電流之比值為約106.0%。
第3圖為於第1D之製程中提供/未提供DCS氣體之半導體裝置的機率(%)與漏電流(leakage)(安培/公分2)之間的關係圖。圖中之縱軸為機率(%)，而橫軸為漏電流(安培/公分2)。實心方形圖式(參考例)為未提供DCS氣體之半導體裝置，實心三角形圖式為提供DCS氣體5秒之半導體裝置，而實心圓形圖式為提供DCS氣體7秒之半導體裝置。
根據上述之實施方式，於凹槽之內表面執行表面處理。表面處理可移除置於凹槽之內表面上的金屬雜質，且可於其上形成襯墊。襯墊較基板緻密(denser)，且襯墊之內表面的粗糙度較凹槽之內表面的粗糙度平滑。因此磊晶結構的形成控制可被改善，並且一併改善半導體裝置的性能。
根據一些實施方式，一種半導體裝置包含基板、襯墊與磊晶結構。基板具有凹槽。襯墊置於凹槽中。襯墊較基板緻密。磊晶結構置於凹槽中。襯墊置於磊晶結構與基板之間。
根據一些實施方式，一種半導體裝置之製造方法包含形成凹槽於基板中。執行表面處理於凹槽之內表面以形成襯墊於凹槽上。形成磊晶結構於凹槽中與襯墊上。
根據一些實施方式，一種半導體裝置之製造方法包含蝕刻凹槽於基板中。形成襯墊於凹槽中以移除凹槽之內表面的金屬雜質。形成磊晶結構於凹槽中。
上述已概述數個實施方式的特徵，因此熟習此技藝者可更了解本揭露之態樣。熟悉此技藝者應了解到，其可輕易地利用本揭露做為基礎，來設計或潤飾其他製程與結構，以實現與在此所介紹之實施方式相同之目的及/或達到相同的優點。熟悉此技藝者也應了解到，這類對等架構並未脫離本揭露之精神和範圍，且熟悉此技藝者可在不脫離本揭露之精神和範圍下，進行各種之更動、取代與潤飾。

Claims (5)

  1. 一種半導體裝置，包含：一基板，具有一凹槽；一襯墊，置於該凹槽中且具有至少一圓角，該圓角之曲率半徑為約20奈米至約60奈米；以及一磊晶結構，置於該凹槽中，該磊晶結構具有一底部，該底部在該磊晶結構的底縮減為一圓角，其中該襯墊置於該磊晶結構與該基板之間。
  2. 如請求項1所述之半導體裝置，其中該襯墊與該基板具有實質相同的材質。
  3. 一種半導體裝置之製造方法，包含：形成一凹槽於一基板中，該凹槽具有一底琢面；執行一表面處理於該凹槽之一內表面以形成一襯墊於該凹槽上，其中該襯墊與該基板具有實質相同的材質，且該表面處理包含提供一反應氣體至該內表面以形成該襯墊，該反應氣體為二氯甲矽烷(dichlorosilane，DCS,SiH2Cl2)；以及形成一磊晶結構於該凹槽中與該襯墊上，其中該磊晶結構具有一底部，該底部在該磊晶結構的底縮減為一圓角。
  4. 一種半導體裝置之製造方法，包含：蝕刻一凹槽於一基板中，該凹槽具有一底琢面；形成一襯墊於該凹槽中以移除該凹槽之一內表面的金屬雜質，其中該襯墊與該基板具有實質相同的材質；以及形成一磊晶結構於該凹槽中，其中該磊晶結構具有一底部，該底部在該磊晶結構的底縮減為一圓角。
  5. 如請求項4所述之製造方法，其中形成該襯墊包含：提供一含氯氣體於該凹槽中以與該些金屬雜質反應。
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