[go: up one dir, main page]

TWI658459B - 動態隨機存取記憶體 - Google Patents

動態隨機存取記憶體 Download PDF

Info

Publication number
TWI658459B
TWI658459B TW107121852A TW107121852A TWI658459B TW I658459 B TWI658459 B TW I658459B TW 107121852 A TW107121852 A TW 107121852A TW 107121852 A TW107121852 A TW 107121852A TW I658459 B TWI658459 B TW I658459B
Authority
TW
Taiwan
Prior art keywords
power control
power supply
power
control circuit
circuit
Prior art date
Application number
TW107121852A
Other languages
English (en)
Other versions
TW202001900A (zh
Inventor
藤岡伸也
Shinya Fujioka
池田仁史
Hitoshi Ikeda
Original Assignee
華邦電子股份有限公司
Winbond Electronics Corp.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 華邦電子股份有限公司, Winbond Electronics Corp. filed Critical 華邦電子股份有限公司
Application granted granted Critical
Publication of TWI658459B publication Critical patent/TWI658459B/zh
Publication of TW202001900A publication Critical patent/TW202001900A/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40626—Temperature related aspects of refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4067—Refresh in standby or low power modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

動態隨機存取記憶體（DRAM）。所述DRAM包括一溫度感測器、一動態記憶體陣列、一控制電路、多個電力供應電路以及一電力控制電路。溫度感測器感測DRAM的操作溫度。控制電路耦接至動態記憶體陣列，以及存取與管理動態記憶體陣列。電力供應電路供電給動態記憶體陣列與控制電路。電力控制電路控制所述多個電力供應電路的供電輸出。當DRAM進入自刷新模式時，電力控制電路依照DRAM的操作溫度而選擇性地切換於低功率控制狀態與通常功率控制狀態之間。

Description

動態隨機存取記憶體
本發明是有關於一種記憶體，且特別是有關於一種動態隨機存取記憶體（dynamic random access memory, DRAM）。
最近，窄頻物聯網（Narrow Band Internet of Things, NB-IoT，例如可穿戴設備、移動設備等）的產品需要具有大約百萬位元記憶體容量的低功率記憶體。因此，像是偽靜態隨機存取記憶體（pseudo static random access memory，pSRAM）這樣的低功率動態隨機存取記憶體被廣泛地應用於NB-IoT中。但是，這類記憶體在自刷新模式（self-refresh mode）下所消耗的電流往往不容忽視。
本發明的目的在於提供一種動態隨機存取記憶體，用於在自刷新（self-refresh）模式中進一步降低DRAM的功率。
本發明的實施例提供一種動態隨機存取記憶體。所述動態隨機存取記憶體包括一溫度感測器、一動態記憶體陣列、一控制電路、多個電力供應電路以及一電力控制電路。溫度感測器感測動態隨機存取記憶體的操作溫度。控制電路耦接至動態記憶體陣列，以及存取與管理動態記憶體陣列。電力供應電路供電給動態記憶體陣列與控制電路。電力控制電路控制所述多個電力供應電路的供電輸出。當動態隨機存取記憶體進入自刷新模式時，電力控制電路依照動態隨機存取記憶體的操作溫度而選擇性地切換於低功率控制狀態與通常功率控制狀態之間。
本發明的實施例提供一種動態隨機存取記憶體。所述動態隨機存取記憶體包括一動態記憶體陣列、一控制電路、多個電力供應電路以及一電力控制電路。控制電路耦接至動態記憶體陣列，以及存取與管理動態記憶體陣列。電力供應電路提供適當的驅動電壓給動態記憶體陣列與控制電路。所述多個電力供應電路被分為多個群，其中所述多個群包含第一群。電力控制電路控制所述多個電力供應電路的供電輸出。當動態隨機存取記憶體進入自刷新模式時，電力控制電路選擇性地切換於低功率控制狀態與通常功率控制狀態之間。當電力控制電路操作在低功率控制狀態時，以及在內部自刷新命令發出期間中，電力控制電路控制第一群的所述電力供應電路的供電輸出從浮接狀態切換為激活狀態。當電力控制電路操作在低功率控制狀態時，以及在內部自刷新命令發出期間結束後，電力控制電路控制第一群的所述電力供應電路的供電輸出從激活狀態切換回浮接狀態。
基於上述，本發明諸實施例所述動態隨機存取記憶體透過溫度感測器來感測操作溫度。當動態隨機存取記憶體進入自刷新模式時，電力控制電路可以依照動態隨機存取記憶體的操作溫度而選擇性地切換於低功率控制狀態與通常功率控制狀態之間。如此一來，本發明諸實施例所述的動態隨機存取記憶體可以在自刷新模式中進一步管理動態隨機存取記憶體的功率，以便降低動態隨機存取記憶體在自刷新模式中所消耗的電流。對於物聯網傳感器節點（IoT sensor node，例如可穿戴設備和移動設備）來說，由於實現了更長的電池操作時間，其特性非常有吸引力。
詳而言之，對於具有自刷新模式的半導體記憶體而言，此自刷新模式是由在微控制器或系統單晶片內的記憶體控制器所發出的外部命令來致能。進入自刷新模式之後，電力控制電路可以通過溫度感測器去檢測半導體記憶體的操作溫度。依據操作溫度，溫度感測器可以進一步管理半導體記憶體的功率。因此，半導體記憶體可以在自刷新模式中實現最佳的功率消耗。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
在本案說明書全文（包括申請專利範圍）中所使用的「耦接（或連接）」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接（或連接）於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。另外，凡可能之處，在圖式及實施方式中使用相同標號的大型積體電路元件/構件/步驟代表相同或類似部分。不同實施例中使用相同標號或使用相同用語的元件/構件/步驟可以相互參照相關說明。
以下將以偽靜態隨機存取記憶體作為動態隨機存取記憶體的一個實現範例。應該注意的是，以下諸實施例雖以偽靜態隨機存取記憶體為例進行說明，但是下述諸實施例的相關說明亦可以應用於具有自刷新模式的其他類型的動態隨機存取記憶體。
圖1是依照本發明的一實施例說明具有動態隨機存取記憶體作為其主記憶體的電子系統100的電路方塊（circuit block）示意圖。圖1所示實施例是以偽靜態隨機存取記憶體（pSRAM）110作為動態隨機存取記憶體的一個實現範例。圖1所示實施例的相關說明亦可以應用於其他類型的動態隨機存取記憶體。pSRAM 110通過接腳CMD和接腳DQ與外部裝置120連接。依照設計需求，所述外部裝置120可以是MCU、SoC或是其他運算電路/元件。外部裝置120內的記憶體控制器（未繪示）可以發出外部命令（例如存取命令、管理命令等）給pSRAM 110。舉例來說，外部裝置120可以根據系統事務（system transaction）向pSRAM 110發送外部命令。pSRAM 110根據每個外部命令執行對應操作。
圖2是依照本發明的一實施例說明圖1所示pSRAM 110的操作模式示意圖。上電（power on）後，pSRAM 110進入待機模式（standby mode）。在待機模式下，pSRAM 110可接受來自外部裝置120的外部命令，並依照外部命令執行對應的操作模式。舉例來說，當pSRAM 110接受來自外部裝置120的讀命令時，pSRAM 110可以從待機模式進入讀模式（read mode）。完成所述讀命令後，pSRAM 110可以從讀模式返回待機模式。當pSRAM 110接受來自外部裝置120的寫命令時，pSRAM 110可以從待機模式進入寫模式（write mode）。完成所述寫命令後，pSRAM 110可以從寫模式返回待機模式。當pSRAM 110接受到來自外部裝置120的深度掉電命令時，pSRAM 110可以從待機模式進入深度掉電模式（deep power down mode）。當pSRAM 110接受來自外部裝置120的喚醒命令時，pSRAM 110可以從深度掉電模式返回待機模式。
基於對pSRAM 110內的動態記憶體陣列的管理，pSRAM 110內的控制電路會在適當時間發出自刷新進入（self-refresh entry）命令ELPEN與自刷新退出（self-refresh exit）命令ELPEXIT。當pSRAM 110內的控制電路發出自刷新進入命令ELPEN時，pSRAM 110可以從待機模式進入自刷新模式（self-refresh mode）。當pSRAM 110內的控制電路發出自刷新退出命令ELPEXIT時，pSRAM 110可以從自刷新模式返回待機模式。
或者，外部裝置120可以基於對pSRAM 110內的動態記憶體陣列的管理而要求pSRAM 110進入自刷新模式。在接收到來自外部裝置120的進入要求後，pSRAM 110內部可以對應產生自刷新進入命令ELPEN。自刷新進入命令ELPEN可以使pSRAM 110內部的相關電路進入自刷新模式。當pSRAM 110接收到來自外部裝置120的退出要求時，pSRAM 110內部可以對應產生自刷新退出命令ELPEXIT，然後pSRAM 110返回待機模式。
圖3是依照本發明的一實施例說明圖1所示pSRAM 110的電路方塊示意圖。圖3所示pSRAM 110包括控制電路111、動態記憶體陣列112、溫度感測器113、電力控制電路114以及多個電力供應電路。電力控制電路114可以控制所述多個電力供應電路的供電輸出，而所述多個電力供應電路可以供電給動態記憶體陣列112與控制電路111。於圖3所示實施例中，所述多個電力供應電路包括輸入輸出電力供應電路115a、外圍電力供應電路115b、感測放大器電力供應電路115c、感測放大器電力供應電路115d、感測放大器電力供應電路115e、記憶胞電力供應電路115f、記憶胞電力供應電路115g以及記憶胞電力供應電路115h。
控制電路111耦接至動態記憶體陣列112。控制電路111可以存取與管理動態記憶體陣列112。動態記憶體陣列112可包括記憶胞陣列、感測放大器、X解碼器與Y解碼器。溫度感測器113感測pSRAM 110的操作溫度。在一些實施例中，動態記憶體陣列112可以是習知動態記憶體陣列，故不再贅述。
當外部裝置120要求pSRAM 110進入自刷新模式時，控制電路111可依照pSRAM 110的操作溫度而決定將pSRAM 110操作於通常功率控制狀態還是低功率控制狀態。舉例來說，如果pSRAM 110的操作溫度高於閾溫度（threshold temperature），控制電路111首先將pSRAM 110操作於通常功率控制狀態。所述閾溫度可以依照設計需求來決定。一旦pSRAM 110的操作溫度低於閾溫度，控制電路111才會將pSRAM 110操作於低功率控制狀態，以使功率消耗降低。
在pSRAM 110進入自刷新模式後，以及在外部裝置120要求pSRAM 110離開自刷新模式之前，控制電路111可以依照pSRAM 110的操作溫度而將pSRAM 110選擇性地切換於通常功率控制狀態及低功率控制狀態之間。舉例來說，在pSRAM 110進入自刷新模式後，當pSRAM 110操作於通常功率控制狀態時，若感測到pSRAM 110的操作溫度低於閾溫度時，控制電路111會將pSRAM 110切換為低功率控制狀態；同樣地，當pSRAM 110操作於低功率控制狀態時，若感測到pSRAM 110的操作溫度高於閾溫度時，控制電路111會將pSRAM 110切換為通常功率控制狀態。
當外部裝置120要求pSRAM 110離開自刷新模式時，控制電路111會控制pSRAM 110操作於通常功率狀態後，令pSRAM 110回到待機模式。具體而言，當外部裝置120要求pSRAM 110退出自刷新模式時，若pSRAM 110係操作於通常功率狀態，則pSRAM 110會立即回到待機模式。然而，若pSRAM 110係操作於低功率控制狀態，則控制電路111會先控制pSRAM 110切換為通常功率控制狀態後，再令pSRAM 110回到待機模式。
pSRAM 110接收來自外部裝置120的外部命令。於圖3所示實施例中，控制電路111包括輸入輸出電路111a、外圍電路111b以及接收電路111c。外圍電路111b耦接於輸入輸出電路111a與動態記憶體陣列112之間，以及耦接於接收電路111c與動態記憶體陣列112之間。輸入輸出電力供應電路115a可以供電給輸入輸出電路111a。系統電壓VDD可以供電給接收電路111c。在低功率控制狀態下，系統電壓VDD可以持續供電（激活）接收電路111c。因此，接收電路111c可以作為在低功率模式下的接收器。當電力控制電路114操作在低功率控制狀態時，輸入輸出電力供應電路115a的供電輸出保持於浮接狀態（停止提供電壓VIO）。當電力控制電路114操作在通常功率控制狀態時，輸入輸出電力供應電路115a的供電輸出從浮接狀態切換回激活狀態（恢復供應電壓VIO給輸入輸出電路111a）。外圍電力供應電路115b供電給外圍電路111b。當電力控制電路114操作在低功率控制狀態與通常功率控制狀態時，外圍電力供應電路115b的供電輸出均保持於激活狀態（持續供應電壓VINT給外圍電路111b）。
輸入輸出電路111a可以提供存取介面給外部裝置120。輸入輸出電路111a可以緩存外部裝置120的外部命令，並將所述外部命令傳輸到外圍電路111b。在外圍電路111b中，這樣的外部命令被解碼並且使得pSRAM 110進入對應模式（如圖2所示）。外圍電路111b藉由發出至少一內部命令來管理電力控制電路114與其他電路。所述至少一內部命令包括內部自刷新命令AREF、自刷新進入命令ELPEN或是自刷新退出命令ELPEXIT。當外部命令要求進入自刷新模式時，外圍電路111b可以對應控制電力控制電路114，以便在自刷新模式中進一步管理pSRAM 110的功率。
圖4是依照本發明一實施例說明pSRAM 110的操作方法的流程示意圖。在待機模式下，當pSRAM 110收到來自外部裝置120的進入自刷新模式的指令後，電力控制電路114可以通過溫度感測器113檢查pSRAM 110的操作溫度，並依據pSRAM 110的操作溫度決定功率控制狀態。當pSRAM 110進入自刷新模式（步驟S410）時，電力控制電路114可以依照pSRAM 110的操作溫度而選擇性地切換於低功率控制狀態（low power control state）（步驟S430）與通常功率控制狀態（normal power control state）（步驟S440）之間。
舉例來說，在pSRAM 110處於自刷新模式的情況下，當步驟S420判斷pSRAM 110的操作溫度低於閾溫度時，電力控制電路114操作於低功率控制狀態（步驟S430）。在電力控制電路114操作於低功率控制狀態的情況下，電力控制電路114可以持續檢查pSRAM 110的操作溫度（步驟S420），並依照pSRAM 110的操作溫度而決定是否離開低功率控制狀態而進入通常功率控制狀態（步驟S440）。當步驟S420判斷pSRAM 110的操作溫度高於閾溫度時，電力控制電路114操作於通常功率控制狀態（步驟S440）。
在電力控制電路114操作於通常功率控制狀態的情況下，電力控制電路114可以持續檢查pSRAM 110的操作溫度（步驟S420），並依照pSRAM 110的操作溫度而決定是否離開通常功率控制狀態（步驟S440）而進入低功率控制狀態（步驟S430）。當步驟S420判斷pSRAM 110的操作溫度低於閾溫度時，電力控制電路114操作於低功率控制狀態（步驟S430）。
亦即，不論pSRAM 110是操作於低功率控制狀態（步驟S430）或通常功率控制狀態（步驟S440），pSRAM 110都會持續使用溫度感測器113來檢查pSRAM 110的操作溫度，並判斷pSRAM 110是否應該切換操作於通常功率控制狀態（步驟S440）或低功率控制狀態（步驟S430）。
在通常功率控制狀態（步驟S440）和低功率控制狀態（步驟S430）下，控制電路111可以等待從外部裝置120接收的退出命令（步驟S450與步驟S460）。當外部裝置120要求pSRAM 110離開自刷新模式時，pSRAM 110首先檢查功率控制狀態。當pSRAM 110處於通常功率控制狀態（步驟S440）時，若pSRAM 110收到來自外部裝置120的退出命令（步驟S460「有」），則pSRAM 110會直接退出自刷新模式並返回待機模式（步驟S470）。在低功率控制狀態（步驟S430）下，若pSRAM 110收到來自外部裝置120的退出命令（步驟S450「有」），則電力控制電路114會先離開低功率控制狀態（步驟S430）而進入通常功率控制狀態（步驟S480），在進入通常功率控制狀態後，pSRAM 110便自動退出自刷新模式並返回待機模式（步驟S470）。
依照設計需求，pSRAM 110的所述多個電力供應電路可以被分為多個群。舉例來說，在圖3所示實施例中，提供電壓VHLF的感測放大器電力供應電路115e與提供電壓VPP的記憶胞電力供應電路115f屬於第一群，提供電壓VIO的輸入輸出電力供應電路115a與提供電壓VOD的感測放大器電力供應電路115c屬於第二群，提供電壓VNWL的記憶胞電力供應電路115g與提供電壓VBB的記憶胞電力供應電路115h屬於第三群，而提供電壓VINT的外圍電力供應電路115b與提供電壓VBLH的感測放大器電力供應電路115d屬於第四群。電力控制電路114藉由控制信號Cont1來控制屬於第一群的電力供應電路，藉由控制信號Cont2來控制屬於第二群的電力供應電路，以及藉由控制信號Cont3來控制屬於第三群的電力供應電路。下述表1說明了已被分群的這些電力供應電路操作在通常功率控制狀態及低功率控制狀態的控制策略。 表1：電力供應電路的控制表
群 直流電壓 通常功率控制狀態 低功率控制狀態
1 VPP 陣列控制 VPP VPP或浮接
2 VOD 陣列控制 VOD 浮接
4 VINT 外圍控制 VINT VINT
2 VIO 輸入輸出控制 VINT 浮接
4 VBLH 陣列控制 VBLH VBLH
1 VHLF 陣列控制 VHLF VHLF或浮接
3 VNWL 陣列控制 VNWL VSS
3 VBB 陣列控制 VBB VSS
在這個表1中，電壓VPP和電壓VNWL是用來控制在動態記憶體陣列112中的記憶胞。電壓VPP用來打開記憶胞，而電壓VNWL用來關閉記憶胞。電壓VOD、電壓VBLH和電壓VHLF是用來管理控制在動態記憶體陣列112中的感測放大器。電壓VOD和電壓VBLH是用來保證資料的高邏輯電位。電壓VHLF可以在待機狀態下將位元線電位箝制於VBLH/2，這意味著當pSRAM 110處於待機模式時，需要使位元線的電壓設為VBLH的1/2。換句話說，VHLF = VBLH / 2。電壓VINT是用來管理外圍電路111b，而電壓VIO則是用來管理輸入輸出電路111a。電壓VBB是用來提供在動態記憶體陣列112中的記憶胞的背偏置電位（back bias level）。圖3與表1所述這些電壓的準位可以依照設計需求來決定。舉例來說（但不限於此），VPP = 2.85V、VOD = 1.8V、VINT = 1.1V、VIO = 1.1V、VBLH = 1.1V、VHLF = 0.55V、VNWL = -0.15V、VBB = -0.5V。VDD = 1.8V、VSS = 0V。
依據圖4的相關說明，基於溫度感測器113的操作溫度的檢測結果，電力控制電路114可以選擇性地切換於低功率控制狀態與通常功率控制狀態之間。在通常功率控制狀態中，電力控制電路114可以激活（active）輸入輸出電力供應電路115a、感測放大器電力供應電路115c、感測放大器電力供應電路115e、記憶胞電力供應電路115f、記憶胞電力供應電路115g以及記憶胞電力供應電路115h。在激活狀態中，輸入輸出電力供應電路115a提供電壓VIO（此時電壓VIO的準位相同於電壓VINT），外圍電力供應電路115b提供電壓VINT，感測放大器電力供應電路115c提供電壓VOD，感測放大器電力供應電路115d提供電壓VBLH，感測放大器電力供應電路115e提供電壓VHLF，記憶胞電力供應電路115f提供電壓VPP，記憶胞電力供應電路115g提供電壓VNWL，以及記憶胞電力供應電路115h提供電壓VBB。
圖5A是依照本發明一實施例說明屬於第一群的電力供應電路的功率示意圖。於圖5A中，橫軸表示時間，而縱軸表示功率。當電力控制電路114操作在通常功率控制狀態時，電力控制電路114控制屬於第一群的電力供應電路的供電輸出保持於激活狀態。依據圖4的相關說明，電力控制電路114可以將屬於第一群的電力供應電路從通常功率控制狀態（激活狀態）切換於低功率控制狀態。在低功率控制狀態中，屬於第一群的電力供應電路的供電輸出可以依照內部自刷新命令AREF而操作於浮接（floating）狀態或激活狀態。因此，電力控制電路114可以在自刷新模式中進一步管理屬於第一群的電力供應電路的功率，以降低這些電力供應電路的功率（如圖5A所示）。
圖5B是依照本發明一實施例說明在低功率控制狀態中，圖3所示感測放大器電力供應電路115e的電壓VHLF的波形示意圖。屬於第一群的其他電力供應電路（例如記憶胞電力供應電路115f）可以參照感測放大器電力供應電路115e的相關說明來類推，故不再贅述。於圖5B中，橫軸表示時間，而縱軸表示電壓準位。在低功率控制狀態中，感測放大器電力供應電路115e的供電輸出通常保持於浮接狀態（內部自刷新命令發出期間PAREF除外）。所述內部自刷新命令發出期間PAREF的時間長度可以依照設計需求來決定。舉例來說，在圖5B所示實施範例中，從內部自刷新命令AREF前1.5微秒（μs）至內部自刷新命令AREF後0.5μs的這段期間被定義為所述內部自刷新命令發出期間PAREF。在這段內部自刷新命令發出期間PAREF，電力控制電路114可以藉由控制信號Cont1來控制感測放大器電力供應電路115e。基於控制信號Cont1，感測放大器電力供應電路115e的供電輸出可以在內部自刷新命令發出期間PAREF中從浮接狀態切換為激活狀態，以便pSRAM 110的動態記憶體陣列112進行自刷新操作。由於自刷新電路的電流消耗和漏電流相對較大，因此在自刷新操作結束後，自刷新電路被管理為停止操作（亦即，在自刷新完成後自刷新電路的供電源的供電輸出變成浮接）。所以，在內部自刷新命令發出期間PAREF結束後，電力控制電路114藉由控制信號Cont1來控制感測放大器電力供應電路115e的供電輸出從激活狀態切換回浮接狀態。因此，電力控制電路114可以在自刷新模式中進一步管理感測放大器電力供應電路115e的功率，以降低感測放大器電力供應電路115e的功率。
圖6是依照本發明一實施例說明屬於第二群的電力供應電路的功率示意圖。於圖6中，橫軸表示時間，而縱軸表示功率。當電力控制電路114操作在通常功率控制狀態時，電力控制電路114控制屬於第二群的電力供應電路的供電輸出保持於激活狀態。在自刷新模式下，屬於第二群的電力供應電路的供電輸出不是必要的。依據圖4的相關說明，電力控制電路114可以將屬於第二群的電力供應電路從通常功率控制狀態（激活狀態）切換於低功率控制狀態。在低功率控制狀態中，屬於第二群的電力供應電路的供電輸出可以操作於浮接狀態，以減少漏電流。當電力控制電路114操作在通常功率控制狀態時，電力控制電路114控制第二群的電力供應電路的供電輸出從浮接狀態切換回激活狀態。因此，電力控制電路114可以在自刷新模式中進一步管理屬於第二群的電力供應電路的功率，以降低這些電力供應電路的功率（如圖6所示）。
圖7是依照本發明一實施例說明屬於第三群的電力供應電路的功率示意圖。於圖7中，橫軸表示時間，而縱軸表示功率。當電力控制電路114操作在通常功率控制狀態時，電力控制電路114控制屬於第三群的電力供應電路的供電輸出保持於激活狀態。依據圖4的相關說明，電力控制電路114可以將屬於第三群的電力供應電路從通常功率控制狀態（激活狀態）切換於低功率控制狀態。在低功率控制狀態中，屬於第三群的電力供應電路的供電輸出可以被箝制（clamp）於接地電壓VSS。舉例來說，電壓VBB和電壓VNWL被用來在高溫下保持記憶胞資料（cell data），但實際上在室溫下並不需要使用。所以，如果pSRAM 110的操作溫度低於閾溫度，電壓VBB和電壓VNWL可以被箝制到接地電壓VSS。當電力控制電路114操作在通常功率控制狀態時該電力控制電路114控制屬於第三群的電力供應電路的供電輸出回復於激活狀態，如表1所示。因此，電力控制電路114可以在自刷新模式中進一步管理屬於第三群的電力供應電路的功率，以降低這些電力供應電路的功率（如圖7所示）。
請參照表1、圖3與圖4。當電力控制電路114操作在低功率控制狀態與通常功率控制狀態時，電力控制電路114控制屬於第四群的電力供應電路的供電輸出均保持於激活狀態。例如，外圍電路111b需要電壓VINT，以便定期發出內部自刷新命令AREF。即使在自刷新模式下，外圍電力供應電路115b應該保持激活狀態，以便持續不間斷地供應電壓VINT給外圍電路111b。另一方面，電壓VBLH的消耗電流非常低，所以感測放大器電力供應電路115d也可以保持於激活狀態。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
本發明諸實施例所述pSRAM及其操作方法可以透過溫度感測器來感測pSRAM的操作溫度。當pSRAM進入自刷新模式時，電力控制電路可以依照pSRAM的操作溫度而選擇性地切換於低功率控制狀態與通常功率控制狀態之間。如此一來，在自刷新模式中pSRAM的功率可以進一步被管理，以便降低pSRAM在刷新模式中所消耗的電流。應該注意的是，本發明諸實施例以pSRAM為例進行說明，但是本發明諸實施例也可以應用於具有自刷新模式的DRAM（動態隨機存取記憶體）。
100‧‧‧電子系統
110‧‧‧偽靜態隨機存取記憶體（pSRAM）
111‧‧‧控制電路
111a‧‧‧輸入輸出電路
111b‧‧‧外圍電路
111c‧‧‧接收電路
112‧‧‧動態記憶體陣列
113‧‧‧溫度感測器
114‧‧‧電力控制電路
115a‧‧‧輸入輸出電力供應電路
115b‧‧‧外圍電力供應電路
115c、115d、115e‧‧‧感測放大器電力供應電路
115f、115g、115h‧‧‧記憶胞電力供應電路
120‧‧‧外部裝置
AREF‧‧‧內部自刷新命令
CMD、DQ‧‧‧接腳
Cont1、Cont2、Cont3‧‧‧控制信號
ELPEN‧‧‧自刷新進入命令
ELPEXIT‧‧‧自刷新退出命令
VBB、VBLH、VHLF、VINT、VIO、VNWL、VOD、VPP‧‧‧電壓
VDD‧‧‧系統電壓
VSS‧‧‧接地電壓
S410～S480‧‧‧步驟
圖1是依照本發明的一實施例說明具有動態隨機存取記憶體作為其主記憶體的電子系統的電路方塊示意圖。 圖2是依照本發明的一實施例說明圖1所示pSRAM的操作模式示意圖。 圖3是依照本發明的一實施例說明圖1所示pSRAM的電路方塊示意圖。 圖4是依照本發明一實施例說明pSRAM的操作方法的流程示意圖。 圖5A是依照本發明一實施例說明屬於第一群的電力供應電路的功率示意圖。 圖5B是依照本發明一實施例說明在低功率控制狀態中，圖3所示電壓VHLF的波形示意圖。 圖6是依照本發明一實施例說明屬於第二群的電力供應電路的功率示意圖。 圖7是依照本發明一實施例說明屬於第三群的電力供應電路的功率示意圖。

Claims (15)

  1. 一種動態隨機存取記憶體，包括： 一溫度感測器，感測該動態隨機存取記憶體的一操作溫度； 一動態記憶體陣列； 一控制電路，耦接至該動態記憶體陣列，以及存取與管理該動態記憶體陣列； 多個電力供應電路，供電給該動態記憶體陣列與該控制電路；以及 一電力控制電路，控制所述多個電力供應電路的供電輸出， 其中當該動態隨機存取記憶體進入一自刷新模式時，該電力控制電路依照該動態隨機存取記憶體的該操作溫度選擇性地切換於一低功率控制狀態與一通常功率控制狀態之間。
  2. 如申請專利範圍第1項所述的動態隨機存取記憶體，其中在該動態隨機存取記憶體處於該自刷新模式的情況下，當該動態隨機存取記憶體的該操作溫度高於一閾溫度時，該電力控制電路操作於該通常功率控制狀態，以及當該動態隨機存取記憶體的該操作溫度低於該閾溫度時，該電力控制電路操作於該低功率控制狀態。
  3. 如申請專利範圍第1項所述的動態隨機存取記憶體，其中在該電力控制電路操作於該低功率控制狀態的情況下，該電力控制電路依照該動態隨機存取記憶體的該操作溫度而決定是否離開該低功率控制狀態而進入該通常功率控制狀態。
  4. 如申請專利範圍第1項所述的動態隨機存取記憶體，其中在該電力控制電路操作於該通常功率控制狀態的情況下，該電力控制電路依照該動態隨機存取記憶體的該操作溫度而決定是否離開該通常功率控制狀態而進入該低功率控制狀態。
  5. 如申請專利範圍第1項所述的動態隨機存取記憶體，其中所述多個電力供應電路被分為多個群，所述多個群包含一第一群， 當該電力控制電路操作在該低功率控制狀態時，以及在一內部自刷新命令發出期間中，該電力控制電路控制該第一群的所述電力供應電路的供電輸出從一浮接狀態切換為一激活狀態，以及 當該電力控制電路操作在該低功率控制狀態時，以及在該內部自刷新命令發出期間結束後，該電力控制電路控制該第一群的所述電力供應電路的供電輸出從該激活狀態切換回該浮接狀態。
  6. 如申請專利範圍第5項所述的動態隨機存取記憶體，其中當該電力控制電路操作在該通常功率控制狀態時，該電力控制電路控制該第一群的所述電力供應電路的供電輸出保持於該激活狀態。
  7. 如申請專利範圍第5項所述的動態隨機存取記憶體，其中所述多個群包含一第二群， 當該電力控制電路操作在該低功率控制狀態時，該電力控制電路控制該第二群的所述電力供應電路的供電輸出從該激活狀態切換為該浮接狀態，以及 當該電力控制電路操作在該通常功率控制狀態時，該電力控制電路控制該第二群的所述電力供應電路的供電輸出從該浮接狀態切換回該激活狀態。
  8. 如申請專利範圍第7項所述的動態隨機存取記憶體，其中所述多個群包含一第三群， 當該電力控制電路操作在該低功率控制狀態時，該電力控制電路控制該第三群的所述電力供應電路的供電輸出箝制於一接地電壓，以及 當該電力控制電路操作在該通常功率控制狀態時，該電力控制電路控制該第三群的所述電力供應電路的供電輸出回復於該激活狀態。
  9. 如申請專利範圍第8項所述的動態隨機存取記憶體，其中所述多個群包含一第四群， 當該電力控制電路操作在該低功率控制狀態時，該電力控制電路控制該第四群的所述電力供應電路的供電輸出保持於該激活狀態，以及 當該電力控制電路操作在該通常功率控制狀態時，該電力控制電路控制該第四群的所述電力供應電路的供電輸出保持於該激活狀態。
  10. 如申請專利範圍第1項所述的動態隨機存取記憶體，其中該控制電路包括： 一輸入輸出電路，用以提供一存取介面給一外部裝置，其中所述多個電力供應電路包括一輸入輸出電力供應電路以供電給該輸入輸出電路，當該電力控制電路操作在該低功率控制狀態時，該輸入輸出電力供應電路的供電輸出保持於一浮接狀態，以及當該電力控制電路操作在該通常功率控制狀態時，該輸入輸出電力供應電路的供電輸出從該浮接狀態切換回一激活狀態；以及 一外圍電路，耦接於該輸入輸出電路與該動態記憶體陣列之間，其中該外圍電路藉由發出至少一內部命令來管理該電力控制電路，所述至少一內部命令包括一內部自刷新命令、一自刷新進入命令或是一自刷新退出命令，所述多個電力供應電路還包括一外圍電力供應電路以供電給該外圍電路，當該電力控制電路操作在該低功率控制狀態與該通常功率控制狀態時，該外圍電力供應電路的供電輸出均保持於該激活狀態。
  11. 一種動態隨機存取記憶體，包括： 一動態記憶體陣列； 一控制電路，耦接至該動態記憶體陣列，以及存取與管理該動態記憶體陣列； 多個電力供應電路，供電給該動態記憶體陣列與該控制電路，其中所述多個電力供應電路被分為多個群，所述多個群包含一第一群；以及 一電力控制電路，控制所述多個電力供應電路的供電輸出， 其中當該動態隨機存取記憶體進入一自刷新模式時，該電力控制電路選擇性地切換於一低功率控制狀態與一通常功率控制狀態之間， 其中當該電力控制電路操作在該低功率控制狀態時以及在一內部自刷新命令發出期間中，該電力控制電路控制該第一群的所述電力供應電路的供電輸出從一浮接狀態切換為一激活狀態，以及 其中當該電力控制電路操作在該低功率控制狀態時以及在該內部自刷新命令發出期間結束後，該電力控制電路控制該第一群的所述電力供應電路的供電輸出從該激活狀態切換回該浮接狀態。
  12. 如申請專利範圍第11項所述的動態隨機存取記憶體，其中該控制電路包括： 一輸入輸出電路，用以提供一存取介面給一外部裝置，其中所述多個電力供應電路包括一輸入輸出電力供應電路以供電給該輸入輸出電路，當該電力控制電路操作在該低功率控制狀態時，該輸入輸出電力供應電路的供電輸出保持於該浮接狀態，以及當該電力控制電路操作在該通常功率控制狀態時，該輸入輸出電力供應電路的供電輸出從該浮接狀態切換回該激活狀態；以及 一外圍電路，耦接於該輸入輸出電路與該動態記憶體陣列之間，其中該外圍電路藉由發出至少一內部命令來管理該電力控制電路，所述至少一內部命令包括一內部自刷新命令、一自刷新進入命令或是一自刷新退出命令，所述多個電力供應電路還包括一外圍電力供應電路以供電給該外圍電路，當該電力控制電路操作在該低功率控制狀態與該通常功率控制狀態時，該外圍電力供應電路的供電輸出均保持於該激活狀態。
  13. 如申請專利範圍第11項所述的動態隨機存取記憶體，其中所述多個電力供應電路包括一第一記憶胞電力供應電路、一第二記憶胞電力供應電路、一第三記憶胞電力供應電路、一第一感測放大器電力供應電路、一第二感測放大器電力供應電路以及一第三感測放大器電力供應電路，用以供電給該動態記憶體陣列， 該第一記憶胞電力供應電路與該第三感測放大器電力供應電路屬於該第一群； 當該電力控制電路操作在該低功率控制狀態時，該第一感測放大器電力供應電路的供電輸出切換為該浮接狀態，該第二記憶胞電力供應電路與該第三記憶胞電力供應電路的供電輸出箝制於一接地電壓，該第二感測放大器電力供應電路的供電輸出保持於該激活狀態；以及 當該電力控制電路操作在該通常功率控制狀態時，該第一感測放大器電力供應電路、該第二感測放大器電力供應電路、該第二記憶胞電力供應電路與該第三記憶胞電力供應電路的供電輸出回復於該激活狀態。
  14. 如申請專利範圍第11項所述的動態隨機存取記憶體，更包括： 一溫度感測器，感測該動態隨機存取記憶體的一操作溫度， 其中當一外部裝置要求該動態隨機存取記憶體進入該自刷新模式時，該控制電路依照該動態隨機存取記憶體的該操作溫度而決定是否進入該自刷新模式。
  15. 如申請專利範圍第14項所述的動態隨機存取記憶體，其中當該動態隨機存取記憶體操作於該自刷新模式時，該控制電路依照該動態隨機存取記憶體的該操作溫度而決定是否離開該自刷新模式。
TW107121852A 2018-06-14 2018-06-26 動態隨機存取記憶體 TWI658459B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018113611A JP6709825B2 (ja) 2018-06-14 2018-06-14 Ｄｒａｍ及びその操作方法
JP2018-113611 2018-06-14

Publications (2)

Publication Number Publication Date
TWI658459B true TWI658459B (zh) 2019-05-01
TW202001900A TW202001900A (zh) 2020-01-01

Family

ID=67347896

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107121852A TWI658459B (zh) 2018-06-14 2018-06-26 動態隨機存取記憶體

Country Status (4)

Country Link
US (1) US10559342B2 (zh)
JP (1) JP6709825B2 (zh)
KR (1) KR102139860B1 (zh)
TW (1) TWI658459B (zh)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10490251B2 (en) 2017-01-30 2019-11-26 Micron Technology, Inc. Apparatuses and methods for distributing row hammer refresh events across a memory device
US11017833B2 (en) 2018-05-24 2021-05-25 Micron Technology, Inc. Apparatuses and methods for pure-time, self adopt sampling for row hammer refresh sampling
US10573370B2 (en) 2018-07-02 2020-02-25 Micron Technology, Inc. Apparatus and methods for triggering row hammer address sampling
US10685696B2 (en) 2018-10-31 2020-06-16 Micron Technology, Inc. Apparatuses and methods for access based refresh timing
US10749566B2 (en) * 2018-11-13 2020-08-18 Qualcomm Incorporated Dynamically adjustable radio-frequency (RF) front-end
WO2020117686A1 (en) 2018-12-03 2020-06-11 Micron Technology, Inc. Semiconductor device performing row hammer refresh operation
CN117198356A (zh) 2018-12-21 2023-12-08 美光科技公司 用于目标刷新操作的时序交错的设备和方法
US10957377B2 (en) 2018-12-26 2021-03-23 Micron Technology, Inc. Apparatuses and methods for distributed targeted refresh operations
US11615831B2 (en) 2019-02-26 2023-03-28 Micron Technology, Inc. Apparatuses and methods for memory mat refresh sequencing
US11227649B2 (en) 2019-04-04 2022-01-18 Micron Technology, Inc. Apparatuses and methods for staggered timing of targeted refresh operations
US11069393B2 (en) 2019-06-04 2021-07-20 Micron Technology, Inc. Apparatuses and methods for controlling steal rates
US10978132B2 (en) 2019-06-05 2021-04-13 Micron Technology, Inc. Apparatuses and methods for staggered timing of skipped refresh operations
US11302374B2 (en) 2019-08-23 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic refresh allocation
US11302377B2 (en) 2019-10-16 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic targeted refresh steals
US11309010B2 (en) 2020-08-14 2022-04-19 Micron Technology, Inc. Apparatuses, systems, and methods for memory directed access pause
US11348631B2 (en) 2020-08-19 2022-05-31 Micron Technology, Inc. Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed
US11380382B2 (en) 2020-08-19 2022-07-05 Micron Technology, Inc. Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit
US11557331B2 (en) 2020-09-23 2023-01-17 Micron Technology, Inc. Apparatuses and methods for controlling refresh operations
US11222686B1 (en) 2020-11-12 2022-01-11 Micron Technology, Inc. Apparatuses and methods for controlling refresh timing
US11264079B1 (en) 2020-12-18 2022-03-01 Micron Technology, Inc. Apparatuses and methods for row hammer based cache lockdown
US11450355B1 (en) 2021-05-03 2022-09-20 Powerchip Semiconductor Manufacturing Corporation Semiconductor memory with temperature dependence
US12027196B2 (en) * 2021-07-08 2024-07-02 Kioxia Corporation Memory system, control method, and power control circuit
FR3127053B1 (fr) * 2021-09-14 2024-06-14 St Microelectronics Rousset Systéme electronique comprenant une unité de contrôle configurée pour communiquer avec une mémoire
US12125514B2 (en) 2022-04-28 2024-10-22 Micron Technology, Inc. Apparatuses and methods for access based refresh operations
US12112787B2 (en) 2022-04-28 2024-10-08 Micron Technology, Inc. Apparatuses and methods for access based targeted refresh operations

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5532968A (en) * 1994-04-21 1996-07-02 Goldstar Electron Co., Ltd. Self refresh control circuit for memory cell array
US20050201174A1 (en) * 2004-03-10 2005-09-15 Klein Dean A. Power management control and controlling memory refresh operations
TW201346926A (zh) * 2012-05-10 2013-11-16 Nanya Technology Corp 佈置有多個溫度感測器的動態隨機存取記憶體以及其控制方法
TW201743328A (zh) * 2016-06-03 2017-12-16 蘇爾格有限公司 記憶體單元
TW201820329A (zh) * 2016-08-23 2018-06-01 美商美光科技公司 用於具有連續自更新計時器之記憶體器件的裝置與方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4710903A (en) 1986-03-31 1987-12-01 Wang Laboratories, Inc. Pseudo-static memory subsystem
JP2003068075A (ja) * 2001-08-28 2003-03-07 Mitsubishi Electric Corp 半導体記憶装置
US7266031B2 (en) * 2003-11-19 2007-09-04 Infineon Technologies Ag Internal voltage generator with temperature control
US7009904B2 (en) * 2003-11-19 2006-03-07 Infineon Technologies Ag Back-bias voltage generator with temperature control
DE102004005667B4 (de) * 2004-02-05 2006-02-09 Infineon Technologies Ag Integrierter Halbleiterspeicher mit temperaturabhängiger Spannungserzeugung und Verfahren zum Betrieb
US7035157B2 (en) * 2004-08-27 2006-04-25 Elite Semiconductor Memory Technology, Inc. Temperature-dependent DRAM self-refresh circuit
KR100614200B1 (ko) 2004-11-03 2006-08-21 삼성전자주식회사 리얼 억세스 타임 측정을 위한 의사 스태틱 램의 셀프리프레쉬 회로 및 이를 위한 셀프 리프레쉬 회로의 동작방법
US20060236027A1 (en) * 2005-03-30 2006-10-19 Sandeep Jain Variable memory array self-refresh rates in suspend and standby modes
JP5212370B2 (ja) * 2007-07-12 2013-06-19 富士通セミコンダクター株式会社 半導体装置
JP5599984B2 (ja) * 2009-04-06 2014-10-01 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
TWI498890B (zh) 2012-08-10 2015-09-01 Etron Technology Inc 偽靜態隨機存取記憶體之運作方法及相關記憶裝置
JP2014075002A (ja) * 2012-10-03 2014-04-24 Canon Inc 情報処理装置及びその制御方法、並びにプログラム
US9959921B2 (en) * 2016-04-01 2018-05-01 Micron Technology, Inc. Apparatuses and methods for refresh control

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5532968A (en) * 1994-04-21 1996-07-02 Goldstar Electron Co., Ltd. Self refresh control circuit for memory cell array
US20050201174A1 (en) * 2004-03-10 2005-09-15 Klein Dean A. Power management control and controlling memory refresh operations
TW201346926A (zh) * 2012-05-10 2013-11-16 Nanya Technology Corp 佈置有多個溫度感測器的動態隨機存取記憶體以及其控制方法
TW201743328A (zh) * 2016-06-03 2017-12-16 蘇爾格有限公司 記憶體單元
TW201820329A (zh) * 2016-08-23 2018-06-01 美商美光科技公司 用於具有連續自更新計時器之記憶體器件的裝置與方法

Also Published As

Publication number Publication date
US10559342B2 (en) 2020-02-11
KR20190141555A (ko) 2019-12-24
KR102139860B1 (ko) 2020-07-31
JP6709825B2 (ja) 2020-06-17
TW202001900A (zh) 2020-01-01
US20190385668A1 (en) 2019-12-19
JP2019215946A (ja) 2019-12-19

Similar Documents

Publication Publication Date Title
TWI658459B (zh) 動態隨機存取記憶體
US10127982B2 (en) Volatile memory, memory module including the same, and method for operating the memory module
US6426908B1 (en) Semiconductor memory device with reduced current consumption in data hold mode
US8130586B2 (en) Semiconductor memory device and method of controlling the same
US5696729A (en) Power reducing circuit for synchronous semiconductor device
US7317648B2 (en) Memory logic for controlling refresh operations
US11881249B2 (en) Power control circuit, semiconductor apparatus including the same and power control method of semiconductor apparatus
KR20180000281A (ko) Ddr에 호환되는 메모리 시스템들을 위한 자가 최적화된 파워 관리
US10878876B2 (en) Apparatuses and methods for providing power for memory refresh operations
CN110739013B (zh) 动态随机存取存储器
KR100512369B1 (ko) 센스 엠프 선택 회로 및 센스엠프 선택 방법
TWI582580B (zh) 記憶體儲存裝置及其操作方法
US20220157367A1 (en) Apparatuses, systems, and methods for system on chip replacement mode
CN107799137B (zh) 存储器存储装置及其操作方法
US20100309742A1 (en) Method controlling deep power down mode in multi-port semiconductor memory
US8654594B2 (en) Vdiff max limiter in SRAMs for improved yield and power
KR100816729B1 (ko) 코어전압 생성 장치 및 그를 포함하는 반도체 메모리 장치
US7505354B2 (en) Word line voltage control circuit for memory devices
US20250383698A1 (en) Power saving activation command
US11462259B2 (en) Apparatuses and methods for providing power responsive to internal power usage
KR100313094B1 (ko) 반도체장치의 전류소모 방지형 내부전압 발생기
KR20090063812A (ko) 로컬입출력라인 프리차지회로