TWI655730B - 扇出型半導體封裝 - Google Patents

Abstract

一種扇出型半導體封裝包括：第一互連構件，具有貫穿 孔；半導體晶片，安置於貫穿孔中且具有主動表面及與主動表面相對的被動表面，主動表面上安置有連接墊；囊封體，囊封第一互連構件的至少某些部分及半導體晶片的被動表面的至少某些部分；以及第二互連構件，安置於第一互連構件上及半導體晶片的主動表面上，其中第一互連構件及第二互連構件分別包括電性連接至連接墊的重佈線層，半導體晶片包括具有暴露出連接墊的至少一部分的開口的保護層，第二互連構件的重佈線層經由介層窗連接至連接墊，且介層窗覆蓋保護層的至少一部分。

Description

扇出型半導體封裝 [相關申請案的交叉參考]

本申請案主張於2016年6月21日在韓國智慧財產局提出申請的韓國專利申請案第10-2016-0077593號的優先權、以及於2016年9月2日在韓國智慧財產局提出申請的韓國專利申請案第10-2016-0112983號的優先權，所述各韓國專利申請案的全部揭露內容併入本案供參考。

本發明是有關於一種半導體封裝，且更具體而言，有關於一種其中連接端子可在其中安置有半導體晶片的區之外延伸的扇出型半導體封裝。

近來，半導體晶片相關技術發展中的近期顯著趨勢一直是減小半導體晶片的尺寸。因此，在封裝技術領域中，隨著對小尺寸半導體晶片等的需求的快速增加，已增加了對實作在包括多個引腳的同時具有緊湊尺寸的半導體封裝的需求。

為滿足上述技術要求所建議的一種封裝技術是扇出型封裝。此種扇出型封裝藉由在其中安置有半導體晶片的區之外對連 接端子進行重佈線而具有緊湊的尺寸且可達成對多個引腳的實作。

本發明的態樣可提供一種其中可能由於各種原因而發生的連接墊的腐蝕可得以防止的扇出型半導體封裝。

在本發明中所提出的若干解決方案中的一種解決方案是藉由利用介層窗覆蓋連接墊的整個被暴露表面來防止在溫濕偏置(temperature humidity bias，THB)條件下可能由於各種原因而發生的連接墊的腐蝕。

根據本發明的態樣，一種扇出型半導體封裝可包括：第一互連構件，具有貫穿孔；半導體晶片，安置於所述第一互連構件的所述貫穿孔中且具有主動表面及與所述主動表面相對的被動表面，所述主動表面上安置有連接墊；囊封體，囊封所述第一互連構件的至少某些部分及所述半導體晶片的所述被動表面的至少某些部分；以及第二互連構件，安置於所述第一互連構件上及所述半導體晶片的所述主動表面上。所述第一互連構件及所述第二互連構件分別包括重佈線層，所述重佈線層電性連接至所述連接墊，所述半導體晶片包括保護層，所述保護層具有暴露出所述連接墊的至少一部分的開口，所述第二互連構件的所述重佈線層經由介層窗連接至所述連接墊，且所述介層窗位於所述保護層的至少一部分之上。

100‧‧‧半導體封裝

100A、100B、100C‧‧‧扇出型半導體封裝

110‧‧‧第一互連構件

110H‧‧‧貫穿孔

111、141、501'、2141、2241‧‧‧絕緣層

111a‧‧‧第一絕緣層

111b‧‧‧第二絕緣層

111c‧‧‧第三絕緣層

112a‧‧‧重佈線層/第一重佈線層

112b‧‧‧重佈線層/第二重佈線層

112c‧‧‧重佈線層/第三重佈線層

112d‧‧‧重佈線層/第四重佈線層

113、143、2143、2243‧‧‧介層窗

120、2120、2220‧‧‧半導體晶片

121、121'‧‧‧主體

122、122'、2122、2222‧‧‧連接墊

123、123'、150、2150、2223、2250‧‧‧保護層

130、2130‧‧‧囊封體

131、151、2251‧‧‧開口

140‧‧‧第二互連構件

141'‧‧‧聚合物絕緣層

142、142'、2142‧‧‧重佈線層

143a‧‧‧晶種層

143b‧‧‧導體層

160、2160、2260‧‧‧凸塊下金屬層

170、170'‧‧‧連接端子

200'‧‧‧底部填充物

500'‧‧‧板

502'‧‧‧電極

1000‧‧‧電子裝置

1010、1110、2500‧‧‧主板

1020‧‧‧晶片相關組件

1030‧‧‧網路相關組件

1040‧‧‧其他組件

1050、1130‧‧‧照相機模組

1060‧‧‧天線

1070‧‧‧顯示器裝置

1080‧‧‧電池

1090‧‧‧訊號線

1100‧‧‧智慧型電話

1101、2121、2221‧‧‧主體

1120‧‧‧電子組件

2100‧‧‧扇出型半導體封裝

2140、2240‧‧‧互連構件

2170、2270‧‧‧焊料球

2200‧‧‧扇入型半導體封裝

2242‧‧‧配線圖案

2243h‧‧‧介層窗孔

2280‧‧‧底部填充樹脂

2290‧‧‧模製材料

2301、2302‧‧‧插板基板

C‧‧‧中心線

d‧‧‧間隔開的距離

I-I'‧‧‧線

S₁、S₂‧‧‧面積

W‧‧‧寬度

藉由結合附圖閱讀以下詳細說明，將更清晰地理解本發明的以上及其他態樣、特徵、及優點，在附圖中：圖1是說明電子裝置系統的實例的示意性方塊圖。

圖2是說明電子裝置的實例的示意性立體圖。

圖3A及圖3B是說明扇入型半導體封裝在被封裝之前及被封裝之後的狀態的示意性剖視圖。

圖4是說明扇入型半導體封裝的封裝製程的示意性剖視圖。

圖5是說明其中扇入型半導體封裝安裝於插板基板上且最終安裝於電子裝置的主板上的情形的示意性剖視圖。

圖6是說明其中扇入型半導體封裝嵌於插板基板中且最終安裝於電子裝置的主板上的情形的示意性剖視圖。

圖7是說明扇出型半導體封裝的示意性剖視圖。

圖8是說明其中扇出型半導體封裝安裝於電子裝置的主板上的情形的示意性剖視圖。

圖9是說明扇出型半導體封裝的實例的示意性剖視圖。

圖10是沿圖9所示的扇出型半導體封裝的線I-I'截取的示意性平面圖。

圖11是示意性地說明應力相依於其中圖9所示扇出型半導體封裝的第二互連構件的介層窗覆蓋半導體晶片的保護層的位置而改變的曲線圖；圖12是說明扇出型半導體封裝的另一實例的示意性剖視圖。

圖13是說明扇出型半導體封裝的另一實例的示意性剖視圖。

圖14是說明其中在連接墊上發生腐蝕的情形的示意圖。

圖15是說明在不施加電壓的狀態下對連接墊的腐蝕的示意圖。

圖16是說明在施加電壓的狀態下對連接墊的腐蝕的示意圖。

在下文中，將參照附圖闡述本發明中的各示例性實施例。在所述附圖中，為清晰起見，可誇大或縮短各組件的形狀、尺寸等。

本文中所使用的用語「示例性實施例」並不指代同一示例性實施例，而是為強調與另一示例性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的示例性實施例被視為能夠藉由彼此整體地或部分地組合而實作。舉例而言，即使並未在另一示例性實施例中闡述在特定示例性實施例中闡述的一個元件，然而除非在本文中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一示例性實施例相關的說明。

在說明中組件與另一組件的「連接(connection)」的意義包括經由第三組件的間接連接以及兩個組件之間的直接連接。另外，「電性連接(electrically connected)」意為包括實體連接及實體斷開(disconnection)的概念。應理解，當以「第一(first)」及「第二(second)」來指代元件時，所述元件並非由此受到限制。 使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在某些情形中，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。

在本文中，上部部分、下部部分、上側、下側、上表面、下表面等是在附圖中進行判定。舉例而言，第一互連構件安置於高於重佈線層的水平高度上。然而，本申請專利範圍並非僅限於此。另外，垂直方向指代上述向上方向及向下方向，且水平方向指代與上述向上方向及向下方向垂直的方向。在此種情形中，垂直橫截面指代沿垂直方向上的平面截取的情形，且垂直橫截面的實例可為圖式中所示的剖視圖。另外，水平橫截面指代沿水平方向上的平面截取的情形，且水平橫截面的實例可為圖式中所示的平面圖。

使用本文中所使用的用語僅為了闡述示例性實施例而非限制本發明。在此種情形中，除非在上下文中另有解釋，否則單數形式包括複數形式。

電子裝置

圖1是說明電子裝置系統的實例的示意性方塊圖。

參照圖1，電子裝置1000可容置主板1010。主板1010可包括實體地連接至或電性地連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可連接至以下將闡述的其他組件，以形成各種訊號線1090。

晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體(例如，動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如，唯讀記憶體(read only memory，ROM))、快閃記憶體等；應用處理器晶片，例如中央處理器(例如，中央處理單元(central processing unit，CPU))、圖形處理器(例如，圖形處理單元(graphic processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等；及邏輯晶片，例如類比至數位轉換器、應用專用積體電路(application-specific integrated circuit，ASIC)等；或類似晶片。然而，晶片相關組件1020並非僅限於此，而是可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。

網路相關組件1030可包括例如以下協定：無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取+(high speed packet access +，HSPA+)、高速下行封包存取+(high speed downlink packet access +，HSDPA+)、高速上行封包存取+(high speed uplink packet access +，HSUPA+)、增強型資料GSM環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system，GPS)、通用封包無線電服務(general packet radio service，GPRS)、分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電訊(digital enhanced cordless telecommunications，DECT)、藍芽、3G協定、4G協定、及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上述晶片相關組件1020一起彼此組合。

其他組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器、鐵氧體珠粒、低溫共燒陶瓷(low temperature co-fired ceramic，LTCC)、電磁干擾(electromagnetic interference，EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor，MLCC)等。然而，其他組件1040並非僅限於此，而是可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上述晶片相關組件1020或網路相關組件1030一起彼此組合。

端視電子裝置1000的類型，電子裝置1000可包括可實體地連接至或電性地連接至主板1010或可不實體地連接至或不電性地連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編 解碼器(圖中未示出)、視訊編解碼器(圖中未示出)、功率放大器(圖中未示出)、羅盤(圖中未示出)、加速度計(圖中未示出)、陀螺儀(圖中未示出)、揚聲器(圖中未示出)、大容量儲存單元(例如，硬碟驅動機)(圖中未示出)、光碟(compact disk，CD)驅動機(圖中未示出)、數位多功能光碟(digital versatile disk，DVD)驅動機(圖中未示出)等。然而，該些其他組件並非僅限於此，而是端視電子裝置1000等的類型可包括用於各種目的的其他組件。

電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位照相機(digital still camera)、網路系統、電腦、監視器、平板個人電腦(tablet PC)、膝上型個人電腦、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶、汽車組件等。然而，電子裝置1000並非僅限於此，且可為能夠處理資料的任何其他電子裝置。

圖2是說明電子裝置的實例的示意性立體圖。

參照圖2，半導體封裝可出於各種目的而在如上所述的各種電子裝置1000中使用。舉例而言，主板1110可容置於智慧型電話1100的主體1101中，且各種電子組件1120可實體地連接至或電性地連接至主板1110。另外，可實體地連接至或電性地連接至主板1110或可不實體地連接至或不電性地連接至主板1110的其他組件(例如，照相機模組1130)可容置於主體1101中。電子 組件1120中的某些電子組件可為晶片相關組件1020，且半導體封裝100可為例如晶片相關組件1020中的應用處理器，但並非僅限於此。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述其他電子裝置。

半導體封裝

一般而言，在半導體晶片中整合有諸多精細的電路。然而，半導體晶片本身無法用作完成的半導體產品，且可因外部物理衝擊或化學衝擊而被損壞。因此，半導體晶片無法單獨使用，而是被封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。

由於在電性連接方面，半導體晶片與電子裝置的主板之間存在電路寬度差，因此需要進行半導體封裝。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的各連接墊之間的間隔是非常精細的，但在電子裝置中使用的主板的組件安裝墊的尺寸及主板的各組件安裝墊之間的間隔顯著地大於半導體晶片的連接墊的尺寸及各連接墊之間的間隔。因此，可能難以將半導體晶片直接安裝於主板上，且需要用於緩衝半導體晶片與主板之間的電路寬度差的封裝技術。

端視半導體封裝的結構及目的，使用封裝技術製造的半導體封裝可被劃分成扇入型半導體封裝及扇出型半導體封裝。

將在下文中參照圖式更詳細地闡述所述扇入型半導體封裝及所述扇出型半導體封裝。

扇入型半導體封裝

圖3A及圖3B是說明扇入型半導體封裝在被封裝之前及被封裝之後的狀態的示意性剖視圖。

圖4是說明扇入型半導體封裝的封裝製程的示意性剖視圖。

參照所述圖式，半導體晶片2220可為例如處於裸露狀態下的積體電路(integrated circuit，IC)，半導體晶片2220包括：主體2221，包含矽(Si)、鍺(Ge)、砷化鎵(GaAs)等；連接墊2222，形成於主體2221的一個表面上且包含例如鋁(Al)等導電材料；以及例如氧化物膜、氮化物膜等保護層2223，形成於主體2221的一個表面上且覆蓋連接墊2222的至少某些部分。此處，由於連接墊2222非常小，因此難以將積體電路(IC)安裝於中級印刷電路板(printed circuit board，PCB)上以及電子裝置的主板上等。

因此，端視半導體晶片2220的尺寸，可在半導體晶片2220上形成互連構件2240以對連接墊2222進行重佈線。可藉由以下步驟來形成互連構件2240：利用例如感光成像介電(photoimagable dielectric，PID)樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241；形成使連接墊2222開口的介層窗孔2243h；且接著形成配線圖案2242及介層窗2243。接著，可形成保護互連構件2240的保護層2250、可形成開口2251、及可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、互連構件2240、保護層2250、及凸塊下金屬層 2260的扇入型半導體封裝2200。

如上所述，所述扇入型半導體封裝可具有其中所述半導體晶片的所有的連接墊(例如，輸入/輸出(input/output，I/O)端子)均安置於所述半導體晶片內的封裝形式，可具有極佳的電性特性且可以低成本進行生產。因此，已以扇入型半導體封裝形式製造出安裝於智慧型電話中的諸多元件。詳言之，已開發出安裝於智慧型電話中的諸多元件以使得能夠在具有緊湊尺寸的同時達成快速訊號轉移。

然而，由於所有的輸入/輸出端子均需要安置於扇入型半導體封裝中的半導體晶片內，因此，扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有緊湊尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝無法在電子裝置的主板上直接安裝及使用。原因在於即使藉由重佈線製程增大了半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔仍不足以將扇入型半導體封裝直接安裝於電子裝置的主板上。

圖5是說明其中扇入型半導體封裝安裝於插板基板上且最終安裝於電子裝置的主板上的情形的示意性剖視圖。

圖6是說明其中扇入型半導體封裝嵌於插板基板中且最終安裝於電子裝置的主板上的情形的示意性剖視圖。

參照所述圖式，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222(即，輸入/輸出端子)可經由插板基板2301再次進行重佈線，且扇入型半導體封裝2200可在其中扇入型半導體封裝2200安裝於插板基板2301上的狀態下最終安裝於電子裝置的主板2500上。此處，可藉由底部填充樹脂2280等來固定焊料球2270等，且半導體晶片2220的外表面可被覆蓋以模製材料2290等。作為另外一種選擇，扇入型半導體封裝2200可嵌於單獨的插板基板2302中，半導體晶片2220的連接墊2222(即，輸入/輸出端子)可在其中扇入型半導體封裝2200嵌於插板基板2302中的狀態下藉由插板基板2302再次進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。

如上所述，可能難以在電子裝置的主板上直接安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的插板基板上且接著可藉由封裝製程安裝於電子裝置的主板上，或者可在其中扇入型半導體封裝嵌於插板基板中的狀態下在電子裝置的主板上安裝及使用。

扇出型半導體封裝

圖7是說明扇出型半導體封裝的示意性剖視圖。

參照所述圖式，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外表面可被囊封體2130保護，且半導體晶片2120的連接墊2122可藉由互連構件2140而在半導體晶片2120之外進行重佈線。在此種情形中，在互連構件2140上可進一步形 成保護層2150，且在保護層2150的開口中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成焊料球2170。半導體晶片2120可為包括主體2121、連接墊2122、保護層(圖中未示出)等的積體電路(IC)。互連構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142、及將連接墊2122與重佈線層2142電性連接至彼此的介層窗2143。

如上所述，所述扇出型半導體封裝可具有其中半導體晶片的輸入/輸出端子藉由形成於所述半導體晶片上的互連構件而在所述半導體晶片之外進行重佈線並安置於所述半導體晶片之外的形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子均需要安置於半導體晶片內。因此，當半導體晶片的尺寸減小時，需要減小球的尺寸及節距，進而使得可能無法在扇入型半導體封裝中使用標準化球佈局。另一方面，所述扇出型半導體封裝具有其中半導體晶片的輸入/輸出端子如上所述藉由形成於半導體晶片上的互連構件而在半導體晶片之外進行重佈線並安置於半導體晶片之外的形式。因此，即使在其中半導體晶片的尺寸減小的情形中，實際上仍可在扇出型半導體封裝中使用標準化球佈局，進而使得所述扇出型半導體封裝可在不使用單獨的插板基板的條件下安裝於電子裝置的主板上，如以下所闡述。

圖8是說明其中扇出型半導體封裝安裝於電子裝置的主板上的情形的示意性剖視圖。

參照所述圖式，扇出型半導體封裝2100可藉由焊料球 2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括互連構件2140，互連構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸外的扇出區，進而使得實際上可在扇出型半導體封裝2100中使用標準化球佈局。因此，扇出型半導體封裝2100可在不使用單獨的插板基板等的條件下安裝於電子裝置的主板2500上。

如上所述，由於所述扇出型半導體封裝可在不使用單獨的插板基板的條件下安裝於電子裝置的主板上，因此所述扇出型半導體封裝可以較使用插板基板的扇入型半導體封裝的厚度小的厚度來實作。因此，所述扇出型半導體封裝可被微型化及薄化。另外，所述扇出型半導體封裝具有極佳的熱特性及電性特性，進而使得所述扇出型半導體封裝尤其適合用於行動產品。因此，所述扇出型半導體封裝可被實作成較使用印刷電路板(PCB)的通用堆疊封裝(package-on-package，POP)型的形式更為緊湊的形式，且可解決因出現翹曲(warpage)現象而產生的問題。

同時，所述扇出型半導體封裝指代用於如上所述將半導體晶片安裝於電子裝置等的主板上且保護所述半導體晶片不受外部衝擊的封裝技術，且所述扇出型半導體封裝在概念上不同於具有與扇出型半導體封裝的規模、目的等不同的規模、目的等的印刷電路板(PCB)(例如，插板基板等)，且所述印刷電路板中嵌置有扇入型半導體封裝。

在下文中將參照圖式闡述其中可能由於各種原因而發生 的連接墊的腐蝕可得以防止的扇出型半導體封裝。

圖9是說明扇出型半導體封裝的實例的示意性剖視圖。

圖10是沿圖9所示的扇出型半導體封裝的線I-I'截取的示意性平面圖。

參照所述圖式，根據本發明中的示例性實施例的扇出型半導體封裝100A可包括：第一互連構件110，具有貫穿孔110H；半導體晶片120，安置於第一互連構件110的貫穿孔110H中且具有主動表面及與所述主動表面相對的被動表面，在所述主動表面上安置有連接墊122；囊封體130，囊封第一互連構件110的至少某些部分及半導體晶片120的被動表面的至少某些部分；第二互連構件140，安置於第一互連構件110上及半導體晶片120的主動表面上；保護層150，安置於第二互連構件140上；凸塊下金屬層160，安置於保護層150的開口151中；以及連接端子170，形成於凸塊下金屬層160上。半導體晶片120可包括保護層123，保護層123具有暴露出連接墊122的至少某些部分的開口。連接墊122可經由第二互連構件140的介層窗143連接至重佈線層142。在此種情形中，介層窗143可位於保護層123的至少某些部分之上。因此，可以介層窗143來覆蓋連接墊122的被保護層123的開口暴露出的整個表面。亦即，連接墊122可不接觸絕緣層141。

一般而言，可藉由以下傳統封裝方法來製造半導體封裝：在後處理製程中將其中電路在預處理製程中形成於矽晶圓上的晶片安裝於引線框架基板上，且然後對所述晶片進行模製。然 而，近來，以下扇出型封裝技術已日益突出：首先對晶片進行模製以及在包括模製區的區中直接形成精細電路而無需使用引線框架基板。扇出型封裝技術是指在其中晶片的連接墊被暴露出的狀態下首先對所述晶片進行模製以將其中形成有精細電路及連接端子的區延伸至模製區的技術，且所述扇出型封裝技術可利用廉價封裝模製來保證對應於進行安裝所需要的數目的輸入/輸出以及間隔所需要的空間。因此，所述晶片可嵌於超微型化/高積體化的昂貴矽晶圓中以保證與板的連接，不使用引線框架基板，因而使得可降低成本，且可縮短配線距離，因而使得可減少電感及功耗。

由於對半導體行業的矽預處理進行精煉的技術到達了物理限制，因此已由於矽晶圓的微型化的限制以及作為新曝光方法的極紫外(extreme ultra-violet，EUV)微影技術中的投資負擔而加速了包括扇出型晶圓級封裝在內的廉價晶片封裝技術的發展。然而，由於端視由各種材料形成的層的薄度而使應力集中於微小部分上所造成的板安裝製程中的下降及加速的可靠性降低，因此長久以來並未使用晶片封裝技術來進行大量生產。為提高板安裝製程的可靠性，可考慮其中在將封裝安裝於板上之後以黏結樹脂來填充將封裝與板連接至彼此的各連接端子之間的空間的底部填充方法。

然而，在底部填充方法中，為保證製程性質，需要使用可進行重新加工的材料，且此種材料包含相當大的濃度或更高濃度的Cl^-離子。在溫濕偏置(THB)條件下，包含於底部填充物中 的Cl^-離子可分散至聚合物絕緣層141'中，以到達連接墊122'，如在圖14中所示。如上所述到達連接墊122'的Cl^-離子可在不施加電壓的狀態及施加電壓的狀態兩種狀態下對半導體晶片的連接墊造成腐蝕，如在圖15及圖16中所示。為防止因Cl^-離子而對連接墊造成腐蝕，可考慮減少底部填充物內的Cl^-離子、插入Cl^-離子阱層、添加虛設電極等。然而，減少底部填充物內的Cl^-離子會使重新加工性質劣化，且Cl^-離子阱層需要無機填料，且因此難以將Cl^-離子阱層插入至在上面應實作精細圖案的絕緣層中。另外，插入虛設電極僅會降低對連接墊的腐蝕速度。因此，插入虛設電極並非保證長久執行溫濕條件的基本對策。

另一方面，在其中第二互連構件140的介層窗143被形成為位於保護層123的至少某些部分之上以使得連接墊122不接觸絕緣層141、亦即阻擋將連接墊122暴露至離子所穿過的路徑的情形中，如在根據示例性實施例的扇出型半導體封裝100A中一樣，可有效地阻擋將離子引入至連接墊122中。結果，在溫濕偏置(THB)條件下可能由於各種原因而發生的如上所述的半導體晶片120的連接墊122的腐蝕可得以防止。

當保護層123的接觸介層窗143同時環繞保護層123的開口的表面的寬度為W且介層窗143的接觸保護層123的邊緣與保護層123的接觸介層窗143同時環繞保護層123的開口的表面的中心線C間隔開的距離為d時，d/W可小於或等於0.3。此處，d可為在向內方向(d₁)或向外方向(d₂)上間隔開的距離。在其 中介層窗143被形成為使得介層窗143的邊緣被定位成如上所述與保護層123的內邊緣及外邊緣間隔開20%或大於20%的情形中，介層窗143在應力方面可為穩定的。在其中介層窗143的邊緣鄰近保護層123的邊緣定位的情形中，被施加至保護層123的應力會增加，因而使得可能會出現T/C可靠性問題。

當保護層123的接觸介層窗143同時環繞保護層123的開口的表面的整個面積是S₁且介層窗143的覆蓋保護層123的面積是S₂時，S₂/S₁可處於約0.2至0.8範圍內。相似地，在其中介層窗143被形成為使得介層窗143的邊緣被定位成與保護層123的內邊緣及外邊緣間隔開20%或大於20%的情形中，介層窗143在應力方面可為穩定的。因此，介層窗143的覆蓋保護層123的面積可為整個面積的約20%至80%，且在此範圍內，介層窗143在應力方面可為最穩定的。

同時，所述介層窗可為經填充介層窗(filled via)。在其中介層窗如上所述為經填充介層窗的情形中，金屬比例增加，因而使得所述介層窗在應力方面可能更穩定，且可更有效地阻擋離子的引入。

以下將更詳細地闡述根據示例性實施例的包含於扇出型半導體封裝100A中的相應組件。

第一互連構件110可包括對連接墊122進行重佈線以因此減少第二互連構件140的層的數目的重佈線層112a及重佈線層112b。若需要，則第一互連構件110可端視材料而維持扇出型半 導體封裝100A的剛性，並用於確保囊封體130的厚度的均勻度。在某些情形中，由於第一互連構件110，根據示例性實施例的扇出型半導體封裝100A可用作堆疊封裝的一部分。第一互連構件110可具有貫穿孔110H。貫穿孔110H中可安置有半導體晶片120，以與第一互連構件110間隔開預定距離。半導體晶片120的側表面可被第一互連構件110環繞。然而，該種形式僅為實例且可以各種方式修改成其他形式，且扇出型半導體封裝100A可端視該種形式而執行另一功能。

第一互連構件110可包括：絕緣層111，接觸第二互連構件140；第一重佈線層112a，接觸第二互連構件140且嵌於絕緣層111中；以及第二重佈線層112b，安置於絕緣層111的與其中嵌有第一重佈線層112a的絕緣層111的一個表面相對的另一表面上。第一互連構件110可包括穿透過絕緣層111並將第一重佈線層112a與第二重佈線層112b電性連接至彼此的介層窗113。第一重佈線層112a及第二重佈線層112b可電性連接至連接墊122。當第一重佈線層112a嵌於絕緣層111中時，可顯著地減少因第一重佈線層112a的厚度而產生的台階，且第二互連構件140的絕緣距離可因此變為恆定的。亦即，自第二互連構件140的重佈線層142至絕緣層111的下表面的距離與自第二互連構件140的重佈線層142至連接墊122的距離之差可小於第一重佈線層112a的厚度。因此，第二互連構件140的高密度配線設計可為容易的。

絕緣層111的材料不受特別限制。舉例而言，可使用絕 緣材料作為絕緣層111的材料。在此種情形中，可使用以下材料作為所述絕緣材料：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；其中將熱固性樹脂或熱塑性樹脂與無機填料浸漬於例如玻璃布(或玻璃纖維)等核心材料中的樹脂，例如預浸體(prepreg)、味之素構成膜(Ajinomoto Build up Film，ABF)、FR-4、雙馬來醯亞胺三嗪(Bismaleimide Triazine，BT)等。作為另外一種選擇，亦可使用感光成像介電(PID)樹脂作為所述絕緣材料。

重佈線層112a及重佈線層112b可用於對半導體晶片120的連接墊122進行重佈線，且可使用以下材料作為重佈線層112a及重佈線層112b中的每一者的材料：例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金等導電材料。重佈線層112a及重佈線層112b可端視其對應層的設計而執行各種功能。舉例而言，重佈線層112a及重佈線層112b可包括接地(ground，GND)圖案、電源(power，PWR)圖案、訊號(signal，S)圖案等。此處，訊號(S)圖案可包括除接地(GND)圖案、電源(PWR)圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層112a及重佈線層112b可包括介層窗墊、連接端子墊等。作為非限制性實例，重佈線層112a及重佈線層112b二者均可包括接地圖案。在此種情形中，可顯著地減少在第二互連構件140的重佈線層142上形成的接地圖案的數目，進而使得配線設計自由度可得以提高。

若需要，則在經由開口131自重佈線層112a及重佈線層112b暴露出的重佈線層112b的某些圖案上可進一步形成表面處理層(圖中未示出)。所述表面處理層(圖中未示出)並不受特別限制，只要所述表面處理層(圖中未示出)在相關技術中是習知的即可，且所述表面處理層(圖中未示出)可使用例如電解鍍金、無電鍍金、有機可焊性保護(organic solderability preservative，OSP)或無電鍍錫、無電鍍銀、無電鍍鎳/置換鍍金、直接浸金(direct immersion gold，DIG)鍍覆、熱空氣焊料均塗(hot air solder leveling，HASL)等形成。

介層窗113可對在不同層上形成的重佈線層112a及重佈線層112b進行電性連接，從而在第一互連構件110中產生電性路徑。亦可使用導電材料作為介層窗113中的每一者的材料。介層窗113中的每一者可如圖10中所示被完全地填充以導電材料，或者所述導電材料亦可沿介層窗孔中的每一者的壁而形成。另外，介層窗113中的每一者可具有在相關技術中習知所有形狀，例如錐形形狀、柱形形狀等。

半導體晶片120可為被設置成將數量為數百個至數百萬個的元件或更多元件整合於單個晶片中的積體電路(IC)。舉例而言，所述積體電路可為應用處理器晶片，例如，中央處理器(例如，中央處理單元)、圖形處理器(例如，圖形處理單元)、數位訊號處理器、密碼處理器、微處理器、微控制器等，但並非僅限於此。半導體晶片120可基於主動晶圓而形成。在此種情形中， 主體121的基材(base material)可為矽(Si)、鍺(Ge)、砷化鎵(GaAs)等。在主體121上可形成各種電路。連接墊122可將半導體晶片120電性連接至其他組件，且可使用例如鋁(Al)等導電材料作為連接墊122中的每一者的材料。在主體121上可形成具有暴露出連接墊122的開口的保護層123，且保護層123可由例如由SiO等形成的氧化物膜、由SiN等形成的氮化物膜等形成、或者由包含氧化物膜與氮化物膜的雙層形成。藉由保護層123，連接墊122的下表面可具有相對於囊封體130的下表面的台階。結果，在某些程度上可防止其中囊封體130滲透至連接墊122的下表面中的現象。亦可在其他需要的位置處進一步安置絕緣層(圖中未示出)等。

半導體晶片120的被動表面可安置於低於第一互連構件110的第二重佈線層112b的上表面的水平高度上。舉例而言，半導體晶片120的被動表面可安置於低於第一互連構件110的絕緣層111的上表面的水平高度上。半導體晶片120的被動表面與第一互連構件110的第二重佈線層112b的上表面之間的高度差可為2微米(μm)或大於2微米，例如，5微米或大於5微米。在此種情形中，可有效地防止在半導體晶片120的被動表面的隅角中產生破裂。另外，在其中使用囊封體130的情形中在半導體晶片120的被動表面上的絕緣距離的偏差可顯著減小。

囊封體130可保護第一互連構件110或半導體晶片120。囊封體130的囊封形式不受特別限制，但可為其中囊封體130環 繞第一互連構件110的至少某些部分或半導體晶片120的至少某些部分的形式。舉例而言，囊封體130可覆蓋第一互連構件110及半導體晶片120的被動表面，且填充貫穿孔110H的壁與半導體晶片120的側表面之間的空間。另外，囊封體130亦可填充半導體晶片120的保護層123與第二互連構件140之間的空間的至少一部分。同時，囊封體130可填充貫穿孔110H，以因此充當黏合劑並減少半導體晶片120的彎曲(buckling)。

囊封體130的材料不受特別限制。舉例而言，可使用絕緣材料作為囊封體130的材料。在此種情形中，可使用以下材料作為所述絕緣材料：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；具有例如浸漬於熱固性樹脂及熱塑性樹脂中的無機填料等加強材料的樹脂，例如味之素構成膜、FR-4、雙馬來醯亞胺三嗪、感光成像介電樹脂等。另外，亦可使用例如環氧模製化合物(epoxy molding compound，EMC)等習知模製材料。作為另外一種選擇，亦可使用其中將熱固性樹脂或熱塑性樹脂與無機填料浸漬於例如玻璃布(或玻璃纖維)等核心材料中的樹脂作為所述絕緣材料。

囊封體130可包括由多個材料形成的多個層。舉例而言，位於貫穿孔110H內的空間可被填充以第一囊封體，且第一互連構件110及半導體晶片120可被覆蓋以第二囊封體。作為另外一種選擇，第一囊封體在填充貫穿孔110H內的空間的同時可以預定厚度覆蓋第一互連構件110及半導體晶片120，且第二囊封體可以預 定厚度再次覆蓋第一囊封體。除上述形式之外，亦可使用各種形式。

若需要，則囊封體130可包含導電顆粒以阻擋電磁波。舉例而言，所述導電顆粒可為可阻擋電磁波的任何材料，例如，銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、焊料等。然而，此僅為實例，且所述導電顆粒並非僅限於此。

第二互連構件140可被配置成對半導體晶片120的連接墊122進行重佈線。具有各種功能的數十至數百個連接墊122可藉由第二互連構件140而進行重佈線，且可端視所述功能而經由連接端子170實體地連接至或電性地連接至外源。第二互連構件140可包括：絕緣層141；重佈線層142，安置於絕緣層141上；以及介層窗143，穿透過絕緣層141並將各重佈線層142連接至彼此。第二互連構件140可由單個層形成，抑或與圖式不同可由多個層形成。

可使用絕緣材料作為絕緣層141中的每一者的材料。在此種情形中，除上述絕緣材料之外，亦可使用例如感光成像介電樹脂等感光性絕緣材料作為所述絕緣材料。在此種情形中，絕緣層141可被形成為具有較小的厚度，且可更容易地達成介層窗143的精細節距。當絕緣層141為多個層時，各個絕緣層141的材料可彼此相同，且亦可彼此不同。當絕緣層141為多個層時，絕緣層141可彼此整合，進而使得各絕緣層141之間的邊界可不容易 為明顯的。

重佈線層142可實質上用於對連接墊122進行重佈線，且可使用以下材料作為重佈線層142中的每一者的材料：例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金等導電材料。重佈線層142可端視其對應層的設計而執行各種功能。舉例而言，重佈線層142可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。此處，訊號(S)圖案可包括除接地(GND)圖案、電源(PWR)圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142可包括介層窗墊、連接端子墊等。

若需要，則在自重佈線層142暴露出的某些圖案上可進一步形成表面處理層(圖中未示出)。所述表面處理層(圖中未示出)並不受特別限制，只要所述表面處理層在相關技術中是所習知的即可，且所述表面處理層可藉由例如電解鍍金、無電鍍金、有機可焊性保護、或無電鍍錫、無電鍍銀、無電鍍鎳/置換鍍金、直接浸金鍍覆、熱空氣焊料均塗等來形成。

介層窗143可對在不同的層上形成的重佈線層142、連接墊122等進行電性連接，從而在扇出型半導體封裝100A中產生電性路徑。可使用以下材料作為介層窗143中的每一者的材料：例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金等導電材料。介層窗143可位於保護層123的至少某些部分之上，且覆蓋連接墊122的整個被暴 露表面。介層窗143可為經填充介層窗，但並非僅限於此。介層窗143可具有其直徑朝連接墊122減小的錐形形狀，但並非僅限於此。

介層窗143可包括晶種層143a及導體層143b。晶種層143a可形成於連接墊122的暴露的表面上、保護層123的壁上、保護層123的表面上、以及穿透過絕緣層141的介層窗孔的壁上。導體層143b可形成於晶種層143a上且填充所述介層窗孔。晶種層143a可包括第一晶種層及第二晶種層，所述第一晶種層包含選自由鈦(Ti)、鈦-鎢(Ti-W)、鉬(Mo)、鉻(Cr)、鎳(Ni)、及鎳-鉻(Ni-Cr)組成的群組的一或多者，所述第二晶種層安置於所述第一晶種層上且包含與導體層143b的材料相同的材料，例如銅(Cu)。所述第一晶種層可充當黏合劑，且所述第二晶種層可充當基本鍍敷層。導體層143b可包含例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、或其合金等導電材料，且通常可包含銅(Cu)。

當保護層123的接觸介層窗143同時環繞保護層123的開口的表面的寬度為W且介層窗143的接觸保護層123的邊緣與保護層123的接觸介層窗143同時環繞保護層123的開口的表面的中心線C間隔開的距離為d時，d/W可小於或等於0.3。此處，d可為在向內方向(d₁)或向外方向(d₂)上間隔開的距離。在其中介層窗143被形成為使得介層窗143的邊緣被定位成如上所述與保護層123的內邊緣及外邊緣間隔開20%或大於20%的情形 中，介層窗143在應力方面可為穩定的。在其中介層窗143的邊緣鄰近保護層123的邊緣定位時，被施加至保護層123的應力增大，因而使得可能會出現T/C可靠性問題。

當保護層123的接觸介層窗143同時環繞保護層123的開口的表面的整個面積為S₁且介層窗143的覆蓋保護層123的面積為S₂時，S₂/S₁可處於約0.2至0.8範圍內。相似地，在其中介層窗143被形成為使得介層窗143的邊緣被定位成與保護層123的內邊緣及外邊緣間隔開20%或大於20%的情形中，介層窗143在應力方面可為穩定的。因此，介層窗143的覆蓋保護層123的面積可為整個面積的約20%至80%，且在此範圍內，介層窗143在應力方面可為最穩定的。

第一互連構件110的重佈線層112a及重佈線層112b的厚度可較第二互連構件140的重佈線層142的厚度大。由於第一互連構件110可具有與半導體晶片120的厚度相等或較半導體晶片120的厚度大的厚度，因此端視第一互連構件110的規模，在第一互連構件110中形成的重佈線層112a及重佈線層112b可被形成為相對大的。另一方面，可以較第一互連構件110的重佈線層112a及重佈線層112b的尺寸相對小的尺寸來形成第二互連構件140的重佈線層142，以達成第二互連構件140的薄度。

保護層150可被配置成保護第二互連構件140不受外部物理損壞或化學損壞。保護層150可具有開口151，開口151暴露出第二互連構件140的重佈線層142中的一者的至少某些部分。 開口151可暴露出重佈線層142的整個表面或重佈線層142的表面的僅一部分。在某些情形中，開口151中的每一者可暴露出重佈線層142的側表面。

保護層150的材料並不受特別限制，且可為例如感光性絕緣材料。作為另外一種選擇，亦可使用阻焊劑(solder resist)作為保護層150的材料。作為另外一種選擇，可使用不包含核心材料但包含填料的絕緣樹脂(例如，包含無機填料及環氧樹脂的味之素構成膜等)作為保護層150的材料。保護層150的表面粗糙度可較一般情形低。當表面粗糙度如上所述為低時，在電路形成製程中可能隨之出現的若干副效應(例如在表面上產生汙點、難以實作精細電路等)可得以改善。

凸塊下金屬層160可另外地被配置成提高連接端子170的連接可靠性以提高板級可靠性。凸塊下金屬層160可填充開口151的至少某些部分。凸塊下金屬層160可藉由習知金屬化方法來形成。凸塊下金屬層160可包含習知金屬。凸塊下金屬層160可藉由利用電鍍銅形成晶種層並利用無電鍍銅在所述晶種層上形成鍍敷層而形成。

連接端子170可另外地被配置成在外部實體地或電性地對扇出型半導體封裝100A進行連接。舉例而言，扇出型半導體封裝100A可經由連接端子170而安裝於電子裝置的主板上。連接端子170中的每一者可由例如焊料等導電材料形成。然而，此僅為實例，且連接端子170中的每一者的材料並非僅限於此。連接端 子170中的每一者可為焊盤(land)、球、引腳等。連接端子170可由多個層或單個層形成。當連接端子170由多個層形成時，連接端子170可包含銅柱及焊料。當連接端子17由單個層形成時，連接端子170可包含錫-銀焊料或銅。然而，此僅為實例，且連接端子170並非僅限於此。連接端子170的數目、間隔、佈置形式等不受特別限制，而是可由熟習此項技術者端視設計詳情而進行充分地修改。舉例而言，根據半導體晶片120的連接墊122的數目，連接端子170可被設置成數十至數千的數量，但並非僅限於此，且亦可被設置成數十至數千或更多的數量或者數十至數千或更少的數量。

連接端子170中的至少一者可安置於扇出區中。所述扇出區為除其中安置有半導體晶片120的區之外的區。亦即，根據示例性實施例的扇出型半導體封裝100A可為扇出型封裝。相較於扇入型封裝而言，所述扇出型封裝可具有極佳的可靠性，所述扇出型封裝可實作多個輸入/輸出(I/O)端子，且可有利於3D互連。另外，與球柵陣列(ball grid array，BGA)封裝、焊盤柵陣列(land grid array，LGA)封裝等不同，所述扇出型封裝可在無需單獨的板的條件下安裝於電子裝置上。因此，所述扇出型封裝可被薄化，且可具有價格競爭力。

儘管圖式中未示出，然而若需要，則可在第一互連構件110的貫穿孔110H的內側壁上進一步安置金屬層。亦即，半導體晶片120的側表面亦可被所述金屬層環繞。藉由所述金屬層，由 半導體晶片120產生的熱可在扇出型半導體封裝100A的向上方向或向下方向上被有效地輻射出，且藉由所述金屬層，電磁波可被有效地阻擋。另外，若需要，則在第一互連構件110的貫穿孔110H中可安置多個半導體晶片，且第一互連構件110的貫穿孔110H的數目可為多個且半導體晶片可分別安置於所述貫穿孔中。另外，單獨的被動組件可與半導體晶片一起被囊封於貫穿孔110H中。另外，表面安裝技術(surface mount technology，SMT)組件可安裝於保護層150上。

圖11是示意性地說明應力相依於其中圖9所示扇出型半導體封裝的第二互連構件的介層窗覆蓋半導體晶片的保護層的位置而改變的曲線圖。

參照所述圖式，#1指代在其中介層窗143的邊緣實質上靠近保護層123的接觸介層窗143的表面的內邊緣的情形中、亦即在其中介層窗143的覆蓋保護層123的面積S₂小於保護層123的接觸介層窗143的表面的整個面積S₁的20%的情形(小於20%)中的T/C可靠性測試結果，#2至#5指代在其中介層窗143的邊緣鄰近保護層123的接觸介層窗143的表面的中心線C定位的情形中、亦即在其中介層窗143的覆蓋保護層123的面積S₂對應於保護層123的接觸介層窗143的表面的整個面積S₁的20%至80%的情形(間隔開的距離處於30%以內)中的T/C可靠性測試結果，且#6指代在其中介層窗143的邊緣實質上靠近保護層123的接觸介層窗143的表面的外邊緣的情形中、亦即在其中介層窗143的 覆蓋保護層123的面積S₂超過保護層123的接觸介層窗143的表面的整個面積S₁的80%的情形(間隔開的距離小於20%)中的T/C可靠性測試結果。

因此，可以理解，當保護層123的接觸介層窗143同時環繞保護層123的開口的表面的寬度為W且介層窗143的接觸保護層123的邊緣與保護層123的接觸介層窗143同時環繞保護層123的開口的表面的中心線C間隔開的距離為d時，介層窗143在其中d/W處於0.3以內的情形中在應力方面可為穩定的。另外，可以理解，當保護層123的接觸介層窗143同時環繞保護層123的開口的表面的整個面積為S₁且介層窗143的覆蓋保護層123的面積為S₂時，介層窗143在其中S₂/S₁處於約0.2至0.8範圍內的情形中在應力方面可為穩定的。

圖12是說明扇出型半導體封裝的另一實例的示意性剖視圖。

參照所述圖式，在根據本發明中的另一示例性實施例的扇出型半導體封裝100B中，第一互連構件110可包括：第一絕緣層111a，接觸第二互連構件140；第一重佈線層112a，接觸第二互連構件140且嵌於第一絕緣層111a的第一表面中；第二重佈線層112b，安置於第一絕緣層111a的與第一絕緣層111a的所述第一表面相對的第二表面上；第二絕緣層111b，安置於第一絕緣層111a上且覆蓋第二重佈線層112b；以及第三重佈線層112c，安置於第二絕緣層111b上。第一重佈線層112a、第二重佈線層112b、 及第三重佈線層112c可電性連接至連接墊122。同時，第一重佈線層112a與第二重佈線層112b以及第二重佈線層112b與第三重佈線層112c可經由分別穿透過第一絕緣層111a及第二絕緣層111b的第一介層窗及第二介層窗(圖中未示出)而電性連接至彼此。

由於第一重佈線層112a嵌於第一絕緣層111a中，因此如上所述，第二互連構件140的絕緣層141的絕緣距離可為實質上恆定的。由於第一互連構件110可包括大數目的重佈線層112a、重佈線層112b、及重佈線層112c，因此可進一步簡化第二互連構件140。因此，可改善因在形成第二互連構件140的製程中出現的缺陷而導致的良率的下降。第一重佈線層112a可凹陷於第一絕緣層111a中，進而使得第一絕緣層111a的下表面可具有相對於第一重佈線層112a的下表面的台階。結果，當形成囊封體130時，可防止其中囊封體130的材料滲透從而污染第一重佈線層112a的現象。

可在高於半導體晶片120的連接墊122的下表面的水平高度上安置第一互連構件110的第一重佈線層112a的下表面。另外，第二互連構件140的重佈線層142與第一互連構件110的第一重佈線層112a之間的距離可大於第二互連構件140的重佈線層142與半導體晶片120的連接墊122之間的距離。原因在於第一重佈線層112a可凹陷於第一絕緣層111a中。可在半導體晶片120的主動表面與被動表面之間的水平高度上安置第一互連構件110 的第二重佈線層112b。可以與半導體晶片120的厚度對應的厚度形成第一互連構件110。因此，可在半導體晶片120的主動表面與被動表面之間的水平高度上安置形成於第一互連構件110中的第二重佈線層112b。

第一互連構件110的重佈線層112a、重佈線層112b、及重佈線層112c的厚度可較第二互連構件140的重佈線層142的厚度大。由於第一互連構件110可具有與半導體晶片120的厚度相等或較半導體晶片120的厚度大的厚度，因此端視第一互連構件110的規模，重佈線層112a、重佈線層112b、及重佈線層112c可被形成為相對大的。另一方面，第二互連構件140的重佈線層142可被形成為相對小的以達成薄度。

將不再對與先前所述配置重疊的配置予以贅述。

圖13是說明扇出型半導體封裝的另一實例的示意性剖視圖。

參照所述圖式，在根據本發明中的另一示例性實施例的扇出型半導體封裝100C中，第一互連構件110可包括：第一絕緣層111a；第一重佈線層112a及第二重佈線層112b，分別安置於第一絕緣層111a的兩個表面上；第二絕緣層111b，安置於第一絕緣層111a上且覆蓋第一重佈線層112a；第三重佈線層112c，安置於第二絕緣層111b上；第三絕緣層111c，安置於第一絕緣層111a上且覆蓋第二重佈線層112b；以及第四重佈線層112d，安置於第三絕緣層11lc上。第一重佈線層112a、第二重佈線層112b、第三 重佈線層112c、及第四重佈線層112d可電性連接至連接墊122。由於第一互連構件110可包括較大數目的重佈線層112a、重佈線層112b、重佈線層112c、及重佈線層112d，因此可進一步簡化第二互連構件140，且可改善因第二互連構件140的缺陷而導致的良率的下降。同時，第一重佈線層112a、第二重佈線層112b、第三重佈線層112c、及第四重佈線層112d可經由分別穿透過第一絕緣層111a、第二絕緣層111b、及第三絕緣層111c的第一介層窗至第三介層窗而電性連接至彼此。

第一絕緣層111a可具有較第二絕緣層111b及第三絕緣層111c的厚度大的厚度。第一絕緣層111a可基本上為相對厚的以維持剛性，且第二絕緣層111b及第三絕緣層111c可被引入以形成較大數目的重佈線層112c及重佈線層112d。第一絕緣層111a可包括與第二絕緣層111b及第三絕緣層111c的絕緣材料不同的絕緣材料。舉例而言，第一絕緣層111a可為例如包含核心材料、無機填料、及絕緣樹脂的預浸體，且第二絕緣層111b及第三絕緣層111c可為包含無機填料及絕緣樹脂的味之素構成膜或感光性絕緣膜。然而，第一絕緣層111a的材料以及第二絕緣層111b及第三絕緣層111c的材料並非僅限於此。

可在低於半導體晶片120的連接墊122的下表面的水平高度上安置第一互連構件110的第三重佈線層112c的下表面。另外，第二互連構件140的重佈線層142與第一互連構件110的第三重佈線層112c之間的距離可小於第二互連構件140的重佈線層 142與半導體晶片120的連接墊122之間的距離。原因在於第三重佈線層112c可以突出的形式安置於第二絕緣層111b上，從而接觸第二互連構件140。可在半導體晶片120的主動表面與被動表面之間的水平高度上安置第一互連構件110的第一重佈線層112a及第二重佈線層112b。可以與半導體晶片120的厚度對應的厚度形成第一互連構件110。因此，可在半導體晶片120的主動表面與被動表面之間的水平高度上安置形成於第一互連構件110中的第一重佈線層112a及第二重佈線層112b。

第一互連構件110的重佈線層112a、重佈線層112b、重佈線層112c、及重佈線層112d的厚度可大於第二互連構件140的重佈線層142的厚度。由於第一互連構件110可具有與半導體晶片120的厚度相等或較半導體晶片120的厚度大的厚度，因此重佈線層112a、重佈線層112b、重佈線層112c、及重佈線層112d亦可被形成為相對大的。另一方面，第二互連構件140的重佈線層142可被形成為相對小的以達成薄度。

將不再對與先前所述配置重疊的配置予以贅述。

圖14是說明其中在連接墊上發生腐蝕的情形的示意圖。

圖15是說明在不施加電壓的狀態下對連接墊的腐蝕的示意圖。

圖16是說明在施加電壓的狀態下對連接墊的腐蝕的示意圖。

參照所述圖式，可經由連接端子170'而將半導體封裝安 裝於板500'上。連接端子170'可電性連接至自板500'的絕緣層501'暴露出的電極502'。連接端子170'可經由形成於聚合物絕緣層141'中的重佈線層142'電性連接至連接墊122'。同時，連接端子170'可由底部填充物200'來固定。在此種情形中，在溫濕偏置(THB)條件下，底部填充物200'的例如Cl^-等離子可穿透過聚合物絕緣層141'而腐蝕半導體晶片的連接墊122'。詳言之，在溫濕偏置條件下，自形成於半導體晶片的主體121'上的連接墊122'的保護層123'暴露的表面可被例如Cl^-等離子腐蝕。亦即，在其中介層窗143不被形成為覆蓋保護層123的情形中，與根據本發明的扇出型半導體封裝100A至扇出型半導體封裝100C不同，半導體晶片的連接墊在不施加電壓的狀態或施加電壓的狀態下可被腐蝕。

如以上所提出，根據本發明中的示例性實施例，可提供一種其中可能由於各種原因而發生的連接墊的腐蝕可得以防止的扇出型半導體封裝。

儘管以上已示出並闡述了各示例性實施例，然而對於熟習此項技術者而言將顯而易見，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。

Claims (16)

1. 一種扇出型半導體封裝，包括：半導體晶片，具有主動表面及與所述主動表面相對的被動表面，所述主動表面上安置有連接墊；囊封體，囊封所述半導體晶片的所述被動表面及側表面的至少某些部分；以及互連構件，安置於所述半導體晶片的所述主動表面上，其中所述互連構件包括重佈線層，所述重佈線層電性連接至所述連接墊；所述半導體晶片包括位於對應於所述主動表面的區內的保護層，所述保護層具有暴露出所述連接墊的至少一部分的開口，所述互連構件的所述重佈線層經由介層窗連接至所述連接墊，所述介層窗接觸所述保護層的至少一部分及所述連接墊的被暴露表面，且其中S₂/S₁處於0.2至0.8範圍內，其中S₁為所述保護層的接觸所述介層窗同時環繞所述保護層的所述開口的表面的整個面積，且S₂為所述介層窗的覆蓋所述保護層的面積。
2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中d/W小於0.3或等於0.3，其中W為所述保護層的接觸介層窗同時環繞所述保護層的所述開口的表面的寬度，且d為所述介層窗的接觸所述保護層的邊緣與所述保護層的接觸所述介層窗同時環繞所述保護層的所述開口的所述表面的中心線間隔開的距離。
3. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述介層窗覆蓋所述連接墊的整個所述被暴露表面。
4. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述介層窗是經填充介層窗。
5. 一種扇出型半導體封裝，包括：第一互連構件，具有貫穿孔；半導體晶片，安置於所述第一互連構件的所述貫穿孔中，且所述半導體晶片具有主動表面及與所述主動表面相對的被動表面，所述主動表面上安置有連接墊；囊封體，囊封所述第一互連構件的至少某些部分及所述半導體晶片的所述被動表面的至少某些部分；以及第二互連構件，安置於所述第一互連構件上及所述半導體晶片的所述主動表面上，其中所述第一互連構件及所述第二互連構件分別包括重佈線層，所述重佈線層電性連接至所述連接墊，所述半導體晶片包括保護層，所述保護層具有暴露出所述連接墊的至少一部分的開口，所述第二互連構件的所述重佈線層經由介層窗連接至所述連接墊，所述介層窗位於所述保護層的至少一部分之上，所述第一互連構件包括第一絕緣層、第一重佈線層以及第二重佈線層，所述第一重佈線層與所述第二互連構件接觸並嵌於所述第一絕緣層的第一表面中，所述第二重佈線層安置於所述第一絕緣層的與所述第一絕緣層的所述第一表面相對的第二表面上，且所述第一重佈線層及所述第二重佈線層電性連接至所述連接墊。
6. 如申請專利範圍第5項所述的扇出型半導體封裝，其中所述第一互連構件更包括第二絕緣層及第三重佈線層，所述第二絕緣層安置於所述第一絕緣層上且覆蓋所述第二重佈線層，所述第三重佈線層安置於所述第二絕緣層上，且所述第三重佈線層電性連接至所述連接墊。
7. 如申請專利範圍第5項所述的扇出型半導體封裝，其中所述第二互連構件的所述重佈線層與所述第一重佈線層之間的距離大於所述第二互連構件的所述重佈線層與所述連接墊之間的距離。
8. 如申請專利範圍第5項所述的扇出型半導體封裝，其中所述第一重佈線層具有較所述第二互連構件的所述重佈線層的厚度大的厚度。
9. 如申請專利範圍第5項所述的扇出型半導體封裝，其中所述第一重佈線層的下表面安置於高於所述連接墊的下表面的水平高度上。
10. 如申請專利範圍第6項所述的扇出型半導體封裝，其中所述第二重佈線層安置於所述半導體晶片的所述主動表面與所述被動表面之間的水平高度上。
11. 一種扇出型半導體封裝，包括：第一互連構件，具有貫穿孔；半導體晶片，安置於所述第一互連構件的所述貫穿孔中，且所述半導體晶片具有主動表面及與所述主動表面相對的被動表面，所述主動表面上安置有連接墊；囊封體，囊封所述第一互連構件的至少某些部分及所述半導體晶片的所述被動表面的至少某些部分；以及第二互連構件，安置於所述第一互連構件上及所述半導體晶片的所述主動表面上，其中所述第一互連構件及所述第二互連構件分別包括重佈線層，所述重佈線層電性連接至所述連接墊，所述半導體晶片包括保護層，所述保護層具有暴露出所述連接墊的至少一部分的開口，所述第二互連構件的所述重佈線層經由介層窗連接至所述連接墊，所述介層窗位於所述保護層的至少一部分之上，所述第一互連構件包括第一絕緣層、分別安置於所述第一絕緣層的兩個表面上的第一重佈線層及第二重佈線層、安置於所述第一絕緣層上並覆蓋所述第一重佈線層的第二絕緣層、以及安置於所述第二絕緣層上的第三重佈線層，且所述第一重佈線層至所述第三重佈線層電性連接至所述連接墊。
12. 如申請專利範圍第11項所述的扇出型半導體封裝，其中所述第一互連構件更包括安置於所述第一絕緣層上並覆蓋所述第二重佈線層的第三絕緣層以及安置於所述第三絕緣層上的第四重佈線層，且所述第四重佈線層電性連接至所述連接墊。
13. 如申請專利範圍第11項所述的扇出型半導體封裝，其中所述第一絕緣層具有較所述第二絕緣層的厚度大的厚度。
14. 如申請專利範圍第11項所述的扇出型半導體封裝，其中所述第三重佈線層具有較所述第二互連構件的所述重佈線層的厚度大的厚度。
15. 如申請專利範圍第11項所述的扇出型半導體封裝，其中所述第一重佈線層安置於所述半導體晶片的所述主動表面與所述被動表面之間的水平高度上。
16. 如申請專利範圍第11項所述的扇出型半導體封裝，其中所述第三重佈線層的下表面安置於低於所述連接墊的下表面的水平高度上。