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TWI651811B - 具有記憶體單元之積體電路及其製造方法 - Google Patents

具有記憶體單元之積體電路及其製造方法 Download PDF

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TWI651811B
TWI651811B TW106129967A TW106129967A TWI651811B TW I651811 B TWI651811 B TW I651811B TW 106129967 A TW106129967 A TW 106129967A TW 106129967 A TW106129967 A TW 106129967A TW I651811 B TWI651811 B TW I651811B
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柏湛 岑
懿 蔣
萬兵 易
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新加坡商格羅方德半導體私人有限公司
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Abstract

所提供的是積體電路及其產生方法。在一例示性具體實施例中，積體電路包括具有埋置型絕緣體層、及上覆於該埋置型絕緣體層之主動層的基材。電晶體上覆於該埋置型絕緣體層，並且記憶胞下伏於該埋置型絕緣體層。如此，該記憶胞與該電晶體係位在該埋置型絕緣體層之相反面上。

Description

具有記憶體單元之積體電路及其製造方法
本案的技術領域大體上係關於具有記憶胞之積體電路及其產生方法，並且更尤指在更緊密區域中形成有記憶胞之積體電路及其產生方法。
隨著時間流逝，積體電路變為更小、更緊密且更擁擠。給定面積裡所形成及安置的電子組件愈來愈多，以致裝置有可能更小，包括更小的記憶胞、及用於操作該等記憶胞之互連件。然而，隨著電子組件以更靠近的方式安置在一起，緊密靠近會導致不期望的效應。流經導體之電流產生磁場，並且波動磁場在該波動磁場內的導體中產生電流。如此，當諸電子組件被安置在一起太過靠近時，由一個組件所產生之磁場在下一個電子組件中會感應電流，並且出現俗稱「串擾」(cross talk)之現象。此串擾能發生在諸多互連件、諸多接觸部或其它諸多組件之間。此緊密靠近及所縮減尺寸也會增加電阻及電容，這會使流經導體之電流出現信號延遲。再者，操作積體電路所需之電力會隨著尺寸變小而增加，而且在一些情況下，積體電 路所消耗之電力有約50%經由互連件耗損。
因此，希望提供積體電路在可用空間的使用上更有效率、以及其產生方法。另外，希望提供具彈性設計規則之積體電路，使互連件及/或其它組件具有更大尺寸且與鄰接組件之間隔增大，但不使積體電路之總尺寸增大，還希望提供其產生方法。再者，本案具體實施例的其它所欲特徵及特性經由隨後的詳細說明及隨附申請專利範圍且搭配附圖及本發明的背景描述將變為顯而易見。
本發明所提供的是積體電路及其產生方法。在一例示性具體實施例中，積體電路包括具有埋置型絕緣體層、及上覆於該埋置型絕緣體層之主動層的基材。電晶體上覆於該埋置型絕緣體層，並且記憶胞下伏於該埋置型絕緣體層。如此，該記憶胞與該電晶體係位在該埋置型絕緣體層之相反面上。
另一具體實施例中提供一種積體電路。該積體電路包括具有埋置型絕緣體層、及上覆於該埋置型絕緣體層之主動層的基材。電晶體上覆於該埋置型絕緣體層，其中該電晶體包括源極與汲極。源極線上覆於該埋置型絕緣體層，其中該源極線與該源極電性連通，以及位元線下伏於該埋置型絕緣體層。該位元線與該源極線係位在該埋置型絕緣體層之相反面上。
又另一具體實施例中提供一種產生積體電路之方法。該方法包括形成上覆於埋置型絕緣體層之電晶 體，其中該電晶體包括源極、汲極與閘極。源極線被形成上覆於該埋置型絕緣體層，其中該源極線與該源極電性連通。第一汲極貫孔接點穿過該埋置型絕緣體層而形成，並且記憶胞係形成下伏於該埋置型絕緣體層。該記憶胞經由該第一汲極貫孔接點與該汲極電性連通。
10‧‧‧積體電路
12‧‧‧基材
14‧‧‧握把層
16‧‧‧埋置型絕緣體層
18‧‧‧主動層
20‧‧‧基材表面
22‧‧‧淺溝槽隔離結構
24‧‧‧電晶體
26‧‧‧源極
28‧‧‧汲極
30‧‧‧閘極
31‧‧‧閘極絕緣體
32‧‧‧通道
34‧‧‧層間介電層
36‧‧‧基礎層間介電質
38‧‧‧終止層間介電質
40‧‧‧互連件
42‧‧‧貫孔接點
44‧‧‧覆蓋導體
46‧‧‧覆蓋絕緣體
48‧‧‧源極線
50‧‧‧載體晶圓
52、70、92‧‧‧汲極貫孔接點
54、54A‧‧‧第一位元線貫孔接點
56‧‧‧主動摻雜區
58、68、82、96‧‧‧底端終止層
60、66、84‧‧‧底端介電層
62‧‧‧汲極接觸部
64‧‧‧位元線接觸部
74‧‧‧記憶胞
76‧‧‧自由層
78‧‧‧穿隧阻障層
80‧‧‧釘紮層
90‧‧‧位元線
94‧‧‧位元線貫孔接點
98‧‧‧分切帶
本案的具體實施例將在下文中搭配以下圖式來說明，其中相似的元件符號表示相似的元件，並且其中：第1至9圖根據例示性具體實施例，在截面圖中繪示一種積體電路及其產生方法。
以下詳細描述本質上僅屬於例示性，而且並無限制各項具體實施例或應用及其用途之用意。再者，亦無受限於先前背景或以下詳細說明中所介紹的任何理論之用意。本揭露的具體實施例大體上係針對積體電路及其製作方法。可將本文中所述的各項工作及過程步驟併入更全面性的程序或過程，該程序或過程具有未在本文中詳述的附加步驟或功能。特別的是，積體電路製造的各個步驟屬於眾所周知，所以，為了簡便起見，在不提供眾所周知的過程細節之下，許多習知步驟在本文中將只有簡述或全部省略。矽絕緣體基材上所形成之積體電路包括該基材之正面上所形成之許多電子組件，但記憶胞係被形成於該基材之背面上，其中該等正面與背面位在埋置型絕緣體層之 相反面上。這在該正面上所留出的空間將按另一種方式保留以供記憶庫之用，並且容許彈性設計規則及/或在給定區域內包括更多電子組件。
請參閱第1圖所示之一例示性具體實施例，積體電路10包括基材12，如矽絕緣體(SOI)型基材12。該基材包括握把層(handle layer)14、上覆於握把層14之埋置型絕緣體層16、及上覆於埋置型絕緣體層16之主動層18。「上覆」一詞於本文中使用時，意為「上方」，使得中間夾層可落於上覆組件(在這項實施例中為埋置型絕緣體層16)與下伏組件(在這項實施例中為握把層14)之間或「上」，使得上覆組件實體上接觸下伏組件。此外，「上覆」一詞意為通過上覆組件的垂直線亦通過下伏組件，使得上覆組件至少有一部分直接位在下伏組件之至少一部分上方。應了解的是，積體電路10可被移動而使得相對「上方」和「下方」的位置改變，因此，對「垂直」線之參照意為約與基材表面20垂直的線，其中基材表面20為主動層18之上表面。基材表面20可當作用於本文中所述之各種組件的基準。
在一例示性具體實施例中，主動層18係由半導體材料所構成，埋置型絕緣體層16係由諸如二氧化矽之電絕緣材料、或其它絕緣體所構成、而握把層14係由半導體材料所構成，但握把層14可在替代具體實施例中由其它類型之材料所構成。於本文中所使用之「電絕緣材料」或「電絕緣體」乃是具電阻率約為1x104歐姆公尺或以上 之材料，「導電材料」或「導電體」乃是具電阻率約為1x10-4歐姆公尺或以下之材料，而「半導電性材料」或「電氣半導體」乃是具電阻率為自約大於1x10-4歐姆公尺至小於約1x104歐姆公尺之材料。「半導體材料」一詞於本文中使用時，亦將會用於含括半導體產業中慣用於施作電氣裝置的半導體材料。半導體材料包括單晶矽材料，例如：半導體產業中典型使用的較純或輕度摻有雜質之單晶矽材料，也包括多結晶矽材料，以及與其它諸如鍺、碳及類似元素攙和的矽。另外，「半導體材料」含括諸如較純且摻有雜質之鍺、砷化鎵、氧化鋅、玻璃及類似者等其它材料。如本文中所指，包括所述元素/化合物之材料包括以該材料總重量計，量佔至少約1重量百分比或以上之所述元素/化合物，除非另有所指。在許多具體實施例中，主動層18主要包括單晶半導體材料。
在所示具體實施例中，主動層18內形成淺溝槽隔離結構22，該淺溝槽隔離結構22自基材表面20延展至埋置型絕緣體層16。所示具體實施例為全空乏型積體電路10，但非為全空乏之具體實施例也是有可能的，該淺溝槽隔離結構22可伸入主動層18，但在抵達埋置型絕緣體層16之前終止。該淺溝槽隔離結構22為電絕緣體，並且在一具體實施例中可包括二氧化矽。然而，替代具體實施例中可利用其它電絕緣體。
積體電路10包括電晶體24，該電晶體24包括源極26、汲極28、閘極30、下伏於閘極30之閘極絕 緣體31、以及下伏於閘極絕緣體31且位於源極26與汲極28之間所界定之通道32。如此，閘極絕緣體31位於閘極30與通道32之間。在所示具體實施例中，電晶體24為平面型電晶體，其中源極26與汲極28係形成於主動層18中，但在各項具體實施例中，鰭形電晶體或其它類型之電晶體可用於取代平面型電晶體、或與之搭配使用。在所示具體實施例中，源極26與汲極28包括佈植有導電性決定雜質(摻質)之單晶矽。該導電性決定雜質在替代具體實施例可為「N」型或「P」型，並且兩類型都可用在許多具體實施例中。「P」型導電性決定雜質主要包括硼、鋁、鎵及銦，但也可使用其它材料。「N」型導電性決定雜質主要包括磷、砷及/或銻，但也可使用其它材料。閘極30為導電體，諸如具有導電性之多晶矽決定足夠的雜質濃度以使閘極30具有導電性，而閘極絕緣體31為電絕緣體，諸如二氧化矽或其它電絕緣材料。在所示具體實施例中，通道32包括單晶矽。在所示具體實施例中，源極26與汲極28自基材表面20延展至埋置型絕緣體層16，其中電晶體24為全空乏，並且源極26與汲極28實體接觸埋置型絕緣體層16。然而，在替代具體實施例中，源極26與汲極28伸入主動層18，但在抵達埋置型絕緣體層16之前終止。其它類型之電晶體24係用在其它具體實施例中。
在所示具體實施例中，主動層18之半導性材料已用諸如淺溝槽隔離結構22、源極26與汲極28等各種組件被取代。然而，積體電路10之其它部分可包括原來 作為基材12而提供於主動層18之半導性材料。無論如何，即使在原來呈現於主動層18中之半導性材料所用的絕緣材料、導電材料、及/或半導性材料來取代的具體實施例中，直接上覆於埋置型絕緣體層16之層件仍稱為主動層18。
一個或多個層間介電層34上覆於基材12而形成，該層間介電層34為電絕緣體。在一例示性具體實施例中，層間介電層34包括基礎層間介電質36與終止層間介電質38，但在其它具體實施例中，層間介電層34包括更多或更少層，並且在單一積體電路10內之層數可變化。在各項具體實施例中，(諸)層間介電層34包括各式各樣的電絕緣材料。舉例而言，可使用未經摻雜矽酸鹽玻璃(USG)、氮化矽、氮氧化矽、二氧化矽、低K介電材料、或以上之組合。終止層間介電質38之材料有別於基礎層間介電質36之材料，在有終止層間介電質38的具體實施例中，係用來促進選擇性蝕刻。舉例而言，終止層間介電質38中之氮化矽可配合基礎層間介電質36中之二氧化矽而用於蝕刻目的。在一特定而非限制性具體實施例中，終止層間介電質38可由包括氮之碳化矽基礎鈍化材料層所構成。在一項實施例中，從三甲基矽烷源使用化學氣相沉積(CVD)而沉積有氮之碳化矽可購自Applied Materials，商品名稱為NBLOK，係當作終止層間介電質38使用。具有更多氮(N)(小於約5mol%)之化合物，即SiaCbNcHd，係稱為「BLOK」，而具有更多N(約10mol%至約25mol%)之化合 物，即SiwCxNyHz，係稱為「NBLOK」。
於各種層間介電層34中形成各種互連件40，該互連件40為諸如銅、鋁、鈦、或其它導電材料之導電體。貫孔接點(via contacts)42穿過各種層間介電層34而形成，該貫孔接點42為導電體，其與互連件40可以是相同或不同的材料。繞接互連件40與貫孔接點42以在諸如所示電晶體24等各種電子組件之間提供所期望的電性連通。「電性連通」一詞於本文中使用時，意為電流能夠自一個組件流至另一組件，其中此電流可或可不流經導電或半導電中介組件。「直接電接觸」一詞於本文中使用時，意為屬於導電或半導體但不為電絕緣體之諸組件間的直接實體接觸。在一項具體實施例中，直接上覆於基材12之第一層階中之貫孔接點42包括鎢，上覆層中之貫孔接點42與互連件40包括銅，並且係藉由雙鑲嵌程序(dual damascene process)所形成，使得互連件40與下伏貫孔接點42為連續材料，但在替代具體實施例中，其它材料及組態是有可能的。
各式各樣的電子組件係供選擇地用在各項具體實施例中，諸如記憶胞(memory cell，下面有更完整的說明)、電容器、電阻器、電感器、感測器等。諸貫孔接點42其中一者係與源極26且與源極線48電性連通而成，其中源極線48為與源極26電性連通之互連件。源極線48係用於對記憶胞進行讀取及/或寫入(下面有說明)。
在所示具體實施例中，覆蓋導體44係上覆 於一或多個層間介電層34、互連件40及貫孔接點42而形成，但其它具體實施例也是有可能的。覆蓋導體44為諸如鋁、銅、鈦或其它材料之導電體，而覆蓋絕緣體46可上覆於覆蓋導體44。覆蓋絕緣體46為電絕緣體，諸如二氧化矽或各式各樣的其它材料。在一例示性具體實施例中，貫孔接點42自覆蓋導體44起延展，並且與下伏組件電連接，諸如互連件40。在一例示性具體實施例中，覆蓋導體44與從之延展之貫孔接點42包括鋁，但其它材料及組態也是有可能的。積體電路10之所示部分僅為例示性，而且各項具體實施例中可包括或排除許多不同組態及組件。在第1圖所示之具體實施例中，積體電路10在所示生產階段沒有記憶胞，因此，層間介電質可用退火、沉積或其它程序來形成，所具熱預算(thermal budget)超過尚待形成記憶胞之熱預算。因為熱預算未遭由第1圖所示生產階段之記憶胞熱預算所限制，產生一個或多個層間介電層34且相關聯之互連件40與貫孔接點42向上連至且包括覆蓋導體44及/或覆蓋絕緣體46的能力容許增加設計選項。
請參閱第2圖所示之一例示性具體實施例，載體晶圓50係附接至覆蓋絕緣體46，諸如利用黏著劑來附接。積體電路10在此製造階段上下翻轉，所以可上下顛倒繪示第2至8圖，其中該等圖式之頂端處而非底端處將形成並且繪示新組件及層件，但為求清楚，該等圖式在底端處或附近一致地繪示有基材12。建議讀者的是，載體晶圓50一般係繪示於積體電路10之底端，但為了防止 說明中與一個組件位在另一組件的上方或下伏於另一組件有關之變化，積體電路10之所示部分在頂端處展示晶圓50。因此，無論各種製造階段期間積體電路10是何方位，底端處或附近都一致地展示基材12，而且所有圖式都是在同一方位繪示的。亦建議讀者的是，新層件或組件一般係形成且繪示於積體電路10之頂端處，但第2至8圖繪示底端處新增新特徵之製造程序。所示具體實施例包括在目前製造階段當作積體電路10之頂端表面的覆蓋絕緣體46，但在替代具體實施例中，載體晶圓50係被附接至在目前製造階段形成積體電路10之頂端表面的其它組件。在一例示性具體實施例中，載體晶圓50為單晶矽，但在替代具體實施例中，所利用的是各式各樣的其它材料。可於較晚階段移除載體晶圓50，如下文所述，所述材料之選擇並非關鍵。在其它具體實施例中，載體晶圓50係於覆蓋絕緣體46(或積體電路10之其它頂端表面)上形成，而不是遭受附接。
第3圖繪示將基材12之握把層14被移除的一具體實施例，請繼續參閱第2圖。在一例示性具體實施例中，握把層14之初始部分係用研磨操作來移除，後面跟著用選擇性化學機械平坦化進行完全移除，但在替代具體實施例中，所利用的是其它移除技巧。選擇性化學機械平坦化可使用對握把層14之材料具有選擇性的漿料，使得埋置型絕緣體層16在第3圖所示之製造階段係曝露於積體電路10之底端表面上。接著，第一底端終止層58係而被 形成下伏於該埋置型絕緣體層16。在一例示性具體實施例中，第一底端終止層58為氮化矽，但在替代具體實施例中，第一底端終止層58包括其它材料。第一底端終止層58可使用氨及二氯矽烷藉由低壓化學氣相沉積來形成，但在替代具體實施例中，所利用的是其它形成技巧或材料。
第一汲極貫孔接點52係穿過第一底端終止層58與埋置型絕緣體層16而形成，使得第一汲極貫孔接點52與電晶體24之汲極28電性連通，如第4圖之一例示性具體實施例中所示。一或多個第一位元線貫孔接點54係在其它位置中穿過第一底端終止層58與埋置型絕緣體層16而形成。在一例示性具體實施例中，先用對第一底端終止層58之材料具有選擇性之蝕刻，後面跟著對埋置型絕緣體層16之材料具有選擇性之蝕刻，採微影方式定位、及形成一或多個貫孔。開口貫孔接著被填充，諸如藉由在貫孔內沉積導電材料來填充以形成貫孔接點42(包括第一汲極貫孔接點52與第一位元線貫孔接點54，其為上述貫孔接點之實施例)。接著移除蓋層，諸如用化學機械平坦化來移除。第一汲極貫孔接點52與第一位元線貫孔接點54亦為導電體，如以上就其它貫孔接點42所述。在所示具體實施例中，第一位元線貫孔接點52與主動摻雜區56電性連通，其中主動摻雜區56為主動層18之一部分，其包括含有類似於決定源極26及/或汲極28雜質濃度之導電性。在替代具體實施例中，主動摻雜區56為主動層18內可按照各種方式形成之導電區。第一底端介電層60係下伏於埋置 型絕緣體層16及第一汲極與第一位元線貫孔接點52、54而形成。第一底端介電層60為電絕緣體，諸如二氧化矽或各式各樣的其它材料。
第5圖中繪示一替代具體實施例，請繼續參閱第4圖。第5圖之具體實施例繪示第一位元線貫孔接點54A延伸透過第一底端終止層58、埋置型絕緣體層16、主動層18、以及一個或多個層間介電層34。第一位元線貫孔接點54A與互連件40電連通。第4及5圖兩者中之第一位元線接觸部54、54A與同一互連件40電性連通，但第4圖之具體實施例包括更多組件。第5圖之具體實施例可包括附加遮罩、蝕刻及貫孔形成以供第一位元線貫孔接點54A之用，其與用於形成第一汲極貫孔接點52之技巧不同，所以，製造程序更複雜。然而，第5圖中第一位元線貫孔接點54A之電阻可小於如第4圖所示第一位元線貫孔接點54、主動摻雜區56、及附加貫孔接點42之電阻。
請參閱第6圖之一具體實施例，汲極接觸部62與位元線接觸部64係形成在第一底端介電層60中，並且第二底端終止層68係下伏於第一底端介電層60及汲極與位元線接觸部62、64而形成。汲極與位元線接觸部62、64為導電材料。在一項具體實施例中，汲極與位元線接觸部62、64係藉由採微影方式使第一底端介電層60之所欲區段曝露，接著蝕刻開口，然後在開口內沉積導電材料，再接著移除蓋層(諸如用化學機械平坦化來移除)所形成。其它具體實施例也是有可能的。第二底端終止層68 為電絕緣體，諸如氮化矽，並且可使用氨及二氯矽烷的低壓化學氣相沉積來形成，但在替代具體實施例中，所利用的是其它形成技巧或材料。
在第7圖所示之一具體實施例中，第二汲極貫孔接點70係下伏於汲極接觸部62而形成。第二汲極貫孔接點70為導電體，並且可按照類似於針對第一汲極與位元線貫孔接點52、54所述之方式來形成。記憶胞74係形成在第二底端介電層66中，其中記憶胞74經由第一與第二汲極貫孔接點52、70及汲極接觸部62與汲極28電性連通。在一項具體實施例中，記憶胞74為磁穿隧接面(MTJ)記憶胞，但在替代具體實施例中，所利用的是其它類型之記憶胞74。該MTJ記憶胞包括MTJ堆疊，該堆疊具有以非磁性阻障物分開之至少兩個磁性層，其中固定層具有設定磁性質且自由層具有可編程磁性質以供資訊儲存之用。若固定層及自由層具有平行磁極，相較於假使固定層及自由層具有反平行極的情況，穿過MTJ堆疊之電阻係可被測量地更小，所以，可將平行磁極讀為「0」，並且可將反平行極讀為「1」。將MTJ堆疊一般地被併入記憶胞74、以及藉由MTJ堆疊技術將許多記憶胞74被併入記憶庫。在各項具體實施例中，MTJ堆疊之各層可包括子層。
在一例示性具體實施例中，先形成第二底端介電層66之薄部分，然後形成第二汲極貫孔接點70。形成第二汲極貫孔接點70之後，就記憶胞74沉積磁性與絕緣層。MTJ堆疊包括複數個個別材料層。在一項具體實 施例中，MTJ堆疊包括下伏於汲極接觸部62之自由層76、下伏於自由層76之穿隧阻障層78、以及下伏於穿隧阻障層78之釘紮層80。在各項具體實施例中，自由層76、穿隧阻障層78、及/或釘紮層80各可包括子層(未個別繪示)雖然未繪示，在替代具體實施例中，仍使自由層76與釘紮層80被反轉，其中自由層76下伏於穿隧阻障層78，而釘紮層80上覆於穿隧阻障層78，但穿隧阻障層78總是安置於自由與釘紮層76、80之間。在一些具體實施例中，穿隧阻障層78是薄的，諸如厚度自約1nm至約2nm，並且為電絕緣體。在一例示性具體實施例中，穿隧阻障層78包括氧化鎂，但在替代具體實施例中，穿隧阻障層78可包括非晶氧化鋁或其它電絕緣材料。穿隧阻障層78可藉由濺鍍鎂，隨之跟著電漿氧化來沉積，但其它沉積技巧也是有可能的。
在一項具體實施例中，自由層76包括鈷鐵硼(CoFeB)，並且釘紮層80包括鉑錳(PtMn)。然而，在其他具體實施例中，自由層76及/或釘紮層80包括其它材料，諸如銥錳(IrMn)、鎳錳(NiMn)、鐵錳(FeMn)、CoFeB、或其它材料。自由與釘紮層76、80可藉由離子束濺鍍被形成，但替代具體實施例中可使用其它技巧。釘紮層80與自由層76包括磁性材料並具有磁性，而穿隧阻障層78屬於非磁性。層件或材料於本文中使用時，若為鐵磁材料(ferromagnetic material)則具有「磁性」，該「鐵磁」一詞不需要鐵之存在。更特別的是，材料若為永久磁鐵則具有 「磁性」，在移除感應磁場之後保留其磁場，其中該永久磁鐵具有約0.1特士拉或以上之殘餘通量密度。層件或材料若為反磁或順磁材料則具有「非磁性」，而且更特別的是，不形成永久磁鐵，或僅能夠維持小於約0.1特士拉(tesla)或更小值之殘餘磁通量密度。「永久」磁鐵為移除感應磁場後在至少約1週或以上其所具殘餘磁通量密度約為0.1特士拉或更多的磁鐵。
釘紮層80一般為固定磁鐵，而且自由層76之磁性方位係相對於釘紮層80之磁性方位被改變以變更記憶胞74之電阻。記憶胞74之電阻變化作用是為了用於積體電路10之記憶。在所示具體實施例中，自由層76與汲極28電性連通。記憶胞74係藉由採用微影方式將諸所欲區域隔離並且移除除了形成(諸)記憶胞74之處以外的沉積層。接著，第二底端介電層66之剩餘部分被形成在記憶胞74週圍及上方。第三底端終止層82係按照與形成第二底端終止層68類似之方式下伏於第二底端介電層66而被形成。第三底端介電層84接著係下伏於第三底端終止層82而被形成。第三底端終止層82與第三底端介電層84為電絕緣體，並且可由不同材料所構成以供選擇性蝕刻操作之用。
請參閱第8圖，第三汲極貫孔接點92與第二位元線貫孔接點94係使用適當的技術而形成如前所述。在第二底端介電層66中及穿過該第二底端介電層。位元線90係形成在第三底端介電層84中，其中位元線90 為導電體。位元線90係經由第三汲極貫孔接點92與記憶胞74電性連通，並且位元線90係透過第二位元線貫孔接點94與上覆於埋置型絕緣體層16之組件電性連通。位元線90可藉由雙鑲嵌程序而形成，但在替代具體實施例中，所利用的是其它技術。位元線90與記憶胞74下伏於埋置型絕緣體層16，而電晶體24與源極線48上覆於埋置型絕緣體層16，所以，位元線90與記憶胞74係相對於電晶體24與源極線48位在埋置型絕緣體層16之對立面上。汲極28與記憶胞74電性連通且源極26與源極線48電連通之所示電晶體24為記憶胞控制電晶體，其中「記憶胞控制電晶體」為用於編程及/或讀取記憶胞74之電晶體。在一典型具體實施例中，位元線90與源極線48亦用於編程及/或讀取記憶胞74，其中複數條位元線90、源極線48、記憶胞74、記憶胞控制電晶體24、及其它組件為積體電路10內記憶庫之某部分。在一例示性具體實施例中，位元線90是在記憶胞74之後才形成，所以，記憶胞74上覆於位元線90，並且記憶胞74係介於位元線90與埋置型絕緣體層16之間。在一例示性具體實施例中，第四底端終止層96係下伏於位元線90而形成。
基材被翻轉12以移除握把層14(第2圖所示)，所以，相對於諸如電晶體30等上覆於埋置型絕緣體層16而成之組件，諸如記憶胞74等下伏於埋置型絕緣體層16而成之組件係與典型配置「上下顛倒」。上覆於埋置型絕緣體層16之電晶體30包括下伏於閘極30之閘極絕緣 體31，並且記憶胞74係下伏於埋置型絕緣體層16而成。如此，閘極絕緣體31比閘極30更靠近記憶胞74，其為有記憶胞上覆於埋置型絕緣體層16而成之積體電路的反轉。按照相同方式，閘極絕緣體31比閘極30更靠近位元線90，原因也在於位元線90下伏於基材12且閘極絕緣體31下伏於閘極30。閘極絕緣體31之所以比閘極30更靠近記憶胞74及位元線90之事實為對基材12進行翻轉之結果而形成下伏於埋置型絕緣體層16之記憶胞74。
請繼續參閱第8圖之後的第9圖所示之一例示性具體實施例，將分切帶98附接至第四底端終止層96(屬於任何其它層，其在替代具體實施例中為積體電路10之底層)，並且將載體晶圓50從積體電路10移除。分切帶98可用黏著劑來附接，而載體晶圓50可利用熱或各式各樣的其它技術來移除。積體電路10包括位在埋置型絕緣體層16之對立面上之記憶胞74與位元線90以作為電晶體24及大部分其它電子組件。從埋置型絕緣體層16上方移除記憶胞74與位元線90而騰出將按另一種方式由上覆於埋置型絕緣體層16之記憶胞74與位元線90所佔據之空間。上覆於埋置型絕緣體層16而產生之這個額外空間用於上覆於埋置型絕緣體層16之互連件40、貫孔接點42、及其它電子組件使生產規則的釋放，或容許包括上覆於埋置型絕緣體層16之附加電子組件而使能力提升，或者兩者兼之。
以上已說明形成下伏於埋置型絕緣體層16之MTJ記憶胞74及相關聯位元線90，但將所領會的是， 可按照與上覆於埋置型絕緣體層16之自由空間類似的方式來利用有別於以上所述其它類型之記憶胞74及/或結構化佈局。
儘管前述詳細說明中已介紹至少一項例示性具體實施例，應領會的是，大量變例仍然存在。亦應領會的是，例示性具體實施例僅為實施例，並且用意不在於以任何方式限制本申請案之範疇、適用性或組態。反而，前述詳細說明將會為所屬技術領域中具有通常知識者提供用於實施一或多項具體實施例的便利路圖，要理解的是，如隨附申請專利範圍中所提，可就例示性具體實施例中所述元件之功能及配置施作各種變更而不會脫離此範疇。

Claims (19)

  1. 一種積體電路，包含：包含埋置型絕緣體層、及上覆於該埋置型絕緣體層之主動層的基材；上覆於該埋置型絕緣體層之電晶體；下伏於該埋置型絕緣體層之記憶胞，使得該記憶胞與該電晶體係位在該埋置型絕緣體層之相反面上；上覆於該埋置型絕緣體層之源極線；以及下伏於該埋置型絕緣體層之位元線，使得該源極線與該位元線係位在該埋置型絕緣體層之相反面上。
  2. 如申請專利範圍第1項所述之積體電路，其中：該主動層包含單晶矽且該埋置型絕緣體層包含二氧化矽。
  3. 如申請專利範圍第1項所述之積體電路，其中：該記憶胞包含磁穿隧接面記憶胞。
  4. 如申請專利範圍第1項所述之積體電路，更包含：延伸經由該埋置型絕緣體層而延伸之第一位元線貫孔接點，該第一位元線貫孔接點係與該位元線電性連通。
  5. 如申請專利範圍第1項所述之積體電路，其中：該電晶體包含源極、汲極與閘極；該積體電路更包含：經由該埋置型絕緣體層而延伸之第一汲極貫孔接點，該記憶胞與該汲極係經由該第一汲極貫孔接點而 形成電性連通。
  6. 如申請專利範圍第5項所述之積體電路，其中：該源極線與該源極電性連通。
  7. 如申請專利範圍第5項所述之積體電路，其中：該源極直接接觸該埋置型絕緣體層。
  8. 如申請專利範圍第1項所述之積體電路，其中：該電晶體包含閘極與閘極絕緣體，其中該閘極上覆於該閘極絕緣體；以及其中該閘極絕緣體比該閘極更靠近該記憶胞。
  9. 如申請專利範圍第1項所述之積體電路，更包含：下伏於該埋置型絕緣體層之第一底端介電層；以及下伏於該第一底端介電層之第二底端介電層。
  10. 一種積體電路，包含：包含埋置型絕緣體層、及上覆於該埋置型絕緣體層之主動層的基材；上覆於該埋置型絕緣體層之電晶體，該電晶體包含源極與汲極；上覆於該埋置型絕緣體層之源極線，該源極線與該源極電性連通；以及下伏於該埋置型絕緣體層之位元線，使得該位元線與該源極線係位在該埋置型絕緣體層之相反面上。
  11. 如申請專利範圍第10項所述之積體電路，更包含：記憶胞；其中 該位元線與該記憶胞電性連通。
  12. 如申請專利範圍第11項所述之積體電路，該汲極與該記憶胞電性連通。
  13. 如申請專利範圍第12項所述之積體電路，其中該記憶胞下伏於該埋置型絕緣體層，使得該電晶體與該記憶胞係位在該埋置型絕緣體層之相反面上。
  14. 如申請專利範圍第11項所述之積體電路，其中該汲極直接接觸該埋置型絕緣體層。
  15. 如申請專利範圍第11項所述之積體電路，其中該記憶胞為磁穿隧接面記憶胞。
  16. 如申請專利範圍第10項所述之積體電路，其中：該電晶體更包含閘極絕緣體與閘極，該閘極上覆於該閘極絕緣體；以及其中該閘極絕緣體比該閘極更靠近該位元線。
  17. 如申請專利範圍第10項所述之積體電路，其中該埋置型絕緣體層包含二氧化矽。
  18. 如申請專利範圍第10項所述之積體電路，更包含延伸透過該埋置型絕緣體層之第一位元線貫孔接點，其中該第一位元線貫孔接點與該位元線電性連通。
  19. 一種產生積體電路之方法，包含：形成上覆於埋置型絕緣體層之電晶體，該電晶體包含源極、汲極與閘極；形成上覆於該埋置型絕緣體層之源極線，該源極線與該源極電性連通； 形成穿過該埋置型絕緣體層之第一汲極貫孔接點；形成下伏於該埋置型絕緣體層之記憶胞，該記憶胞係經由該第一汲極貫孔接點與該汲極電性連通。
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