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TWI649793B - 具有應變通道之鰭式場效電晶體 - Google Patents

具有應變通道之鰭式場效電晶體 Download PDF

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TWI649793B
TWI649793B TW106117384A TW106117384A TWI649793B TW I649793 B TWI649793 B TW I649793B TW 106117384 A TW106117384 A TW 106117384A TW 106117384 A TW106117384 A TW 106117384A TW I649793 B TWI649793 B TW I649793B
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亨利Ｋ 烏托摩
瑞納德Ａ 夫卡
允愈 王
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格羅方德半導體公司
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Abstract

本發明涉及具有應變通道的鰭式場效應電晶體，揭示一鰭式場效應電晶體(FinFET)的設備結構以及一FinFET的設備結構的製造方法。形成包含具有第一晶體結構的半導體材料的鰭片。形成具有與該鰭片對齊的開口的介電層。一虛擬柵極結構從該介電層中的開口移除。於移除該虛擬柵極結構之後，對齊該開口的該鰭片的一部分植入非摻雜物離子，以非晶化該鰭片的該半導體材料的該第一晶體結構。於植入該鰭片的該部分之後，退火該鰭片的該部分以使該鰭片的該部分中的該半導體材料與包含內部應變的第二晶體結構再結晶。

Description

具有應變通道之鰭式場效電晶體
本發明涉及半導體設備製造以及積體電路，尤指一鰭式場效應電晶體(FinFET)的設備結構以及一FinFET的設備結構的製造方法。
FinFET是一種非平面型設備結構，相較於平面型場效應電晶體，其在積體電路中具有更密集的封裝性能。除了封裝密度增加之外，FinFET還能提供卓越的短通道的可擴縮性，降低的閾值電壓擺幅，較高的遷移率，且相較於傳統平面型電晶體，能夠在較低的供應電壓下操作。一FinFET設備包括一個或多個半導體材料的鰭片以及與一個或多個鰭片的通道相交的重疊柵極電極。該鰭片尺寸決定FinFET的有效通道寬度。重摻雜源/漏區域形成於鰭片中未被柵極電極覆蓋的部分。通道位於在這些重摻雜源/漏區域之間的各鰭片中。
外延半導體薄膜可以用作應力源以修改FinFET的性能。例如，一外延半導體薄膜可通過減少通道中的應力而用於增加通過一場效應電晶體的該通道的載流 子遷移率。這些應力源可參與形成FinFET的源/漏區域。
需要FinFET的改進設備結構以及製作FinFET的設備結構的製造方法。
根據一實施例，一結構包括半導體材料的一鰭片以及具有與該鰭片的一部分對齊的開口的介電層。該鰭片的該部分中的該半導體材料具有包含內部應變的再結晶晶體結構。
根據另一實施例，一方法包括形成包含具有第一晶體結構的半導體材料的鰭片，形成具有與該鰭片對齊的開口的介電層，以及從該介電層中的開口移除一虛擬柵極結構。於移除該虛擬柵極結構之後，對齊該開口的該鰭片的一部分植入非摻雜物離子以非晶化該鰭片的該半導體材料的該第一晶體結構。於植入該鰭片的該部分之後，退火該鰭片的該部分以使該鰭片的該部分中的該半導體材料與包含內部應變的第二晶體結構再結晶。
10‧‧‧鰭片
11‧‧‧開口
18、20‧‧‧上升源/漏區域
22‧‧‧介電層
24‧‧‧間隔件
26‧‧‧虛擬柵極結構
28‧‧‧介電襯墊
30‧‧‧高能離子
32‧‧‧非晶化部分
34‧‧‧鰭片的部分、結晶部分
36‧‧‧再結晶部分
38、39‧‧‧層、材料層
40‧‧‧柵極電極
42‧‧‧柵極介電質
44‧‧‧鰭式場效應電晶體
納入並構成本說明書的一部分的附圖示出了本發明所描述的各種實施例，並與本發明的上述的普通說明以及下面的具體實施例中的詳細說明一起，用於解釋本發明的各種實施例。
第1圖至第5圖為根據本發明的一實施例所示的處於形成一鰭式場效應電晶體的一工藝方法的連續製造階段中的一襯底的剖視圖。
參考第1圖，根據本發明的一實施例中，一鰭片10是由一襯底的一半導體材料所形成，所述襯底可以是具有適用於形成一積體電路的一單晶半導體材料的任何合適的塊狀襯底。例如，襯底可以是由一(100)晶格取向為特徵的單晶矽構成的一晶片，也可以是輕摻雜P型塊狀晶片。鰭片10為由襯底所形成的半導體材料的三維體。鰭片10可以通過光刻以及蝕刻工藝而形成，例如採用側壁成像轉移(SIT)工藝的雙圖案化。鰭片10的側壁可相對於襯底的頂面垂直定向，並從襯底的頂面突出，其在當形成鰭片10時被凹陷。鰭片10可位於襯底上用於製作P型場效應電晶體或N型場效應電晶體的一區域中。
在一替換金屬柵極工藝中，上升源/漏區域18、20相鄰於鰭片10。上升源/漏區域18、20可包含外延半導體材料，例如矽鍺(SiGe)或碳摻雜矽(SiC)，並且可以在生長期間原位摻雜，以賦予所生長的半導體材料一給定的導電類型。上升源/漏區域18、20的半導體材料可包括選自週期表III族(如硼(B))的可有效賦予p型導電性的一p型摻雜物，或選自週期表V族(如磷(P)、砷(As))的可有效賦予n型導電性的一n型摻雜物。如本文所使用的術語“源/漏區域”是指可作為一場效應電晶體的一源極或一漏極的半導體材料的一摻雜區域。源/漏區域18、20可用於合併鰭片10內的源漏區域與相鄰鰭片的源漏區域以提供較大的接觸區域，在高溫退火期間通過擴散而為鰭片10內的摻雜源漏區域提供一摻雜源區，及/或如果它們的組成材料受到內部應力，則作為應力源傳遞應力至各自的鰭片通道。
一虛擬柵極結構26與鰭片10形成重疊關係，並且可以由一犧牲材料所組成(例如通過化學氣相沉積(CVD)沉積的多晶矽)，並具有位於鰭片10上方的部分。非導電間隔件24形成於虛擬柵極結構26的側壁上。間隔件24可通過沉積由一介電材料(例如通過CVD沉積的氮化矽陶瓷(Si3N4))所組成的一共形層而形成，並通過可優先從水平表面移除介電材料的一各向異性蝕刻工藝，例如反應離子蝕刻，而對共形層塑形。一介電襯墊28形成於上升源/漏區域18、20以及間隔件24上。
一介電層22位於上升源/漏區域18、20上，並於間隔件24、虛擬柵極結構26、以及介電襯墊28形成之後形成。介電層22可以包含一介電材料，例如由CVD沉積的如二氧化矽(SiO2)的一電絕緣體，其被平坦化至虛擬柵極結構26的頂面。介電層22圍繞虛擬柵極結構26，虛擬柵極結構26由於介電層22以及虛擬柵極結構26的平坦化引起的曝光，可通過一選擇性蝕刻工藝予以移除。
請參考第2圖，其中相似的附圖標記指代第1圖中的相似特徵，於工藝方法的一後續製造階段，可移除虛擬柵極結構26以形成一開口11於介電層22中，以使位於間隔件24內部且覆蓋於鰭片10的頂面上的空間被打開。當虛擬柵極結構26被移除且露出鰭片10的頂面時，上升源/漏區域18、20被介電層22覆蓋。
一塊狀遮罩(未圖示)可用於覆蓋在用於製造具有與使用鰭片10所製造一FinFET的特性的不同特性的FinFET的鰭片(未圖示)的襯底上。例如，鰭片10可用於製造一p型FinFET且被塊狀遮罩所覆蓋的一區域中的鰭片可用於製造n型FinFET，以使n型FinFET不受影響。最終的結果是，賦予至鰭片10及類似於鰭片10的其他鰭片的應力對於兩種類型的FinFET都不是整體的。
一非晶化部分32形成於鰭片10及類似於鰭片10的其他鰭片的上部。為此，高能離子(如圖中由單向箭頭30所示)由例如一植入工藝，通過介電層22的開口11被引入並進入鰭片10，以形成非晶化部分32。離子30被阻擋在塊狀遮罩的厚度內，使得被塊狀遮罩覆蓋的襯底的選定區域內的鰭片(未圖示)不被植入。離子30同樣還被阻擋於介電層22的厚度內，使得上升源/漏區域18、20不被植入。鰭片10的半導體材料的長程有序(long-range order)晶格結構會因為植入以形成非晶化部分32而丟失。
鰭片10的部分34未通過植入離子30而被非晶化。間隔件24作為一植入遮罩以使鰭片10的下方結晶部分34不被植入和非晶化。此外，非晶化部分32的深度相對於鰭片10的頂面可被限制，以使另一結晶部分34可以具有在鰭片10內更深的深度。這些結晶部分34保留鰭片10的半導體材料的長程有序晶格結構並在後續退火期間為非晶化部分32的再結晶提供一結晶模板。非晶化部分32的空間範圍相對於鰭片10的頂面可通過植入條件的 選擇予以控制。結晶部分34位於鰭片10中非晶化部分32的一較低邊界的下方並橫向鄰接非晶化部分32的垂直邊界。
離子30可從一適當的源氣體中產生並使用一離子植入工具通過選定的植入條件予以植入。可以選擇植入條件(如離子種類、劑量、動能)以調整非晶化部分32的特徵。例如，非晶化部分32可使用鏈植入(chained implants)(例如在不同動能下的多個離散植入)而形成。於一實施例中，離子30可包括選自矽(Si)、鍺(Ge)或碳(C)的一非摻雜物離子種類。因此，非晶化部分32可無需引入包含一電活性摻雜物的離子到鰭片10的半導體材料中即可形成。
離子軌跡滲透至鰭片10的半導體材料中，鰭片10具有一投射範圍以及一範圍蔓延(range straggle)的分佈特徵。鰭片10的晶體結構通過離子30的植入損傷而在非晶化部分32中相對於其初始單晶狀態發生改變，從而導致非晶化。能量離子30當滲透至鰭片10中時，會通過在鰭片10的組成半導體材料中的原子和電子的散射而失去動能。在核碰撞中損失的能量將鰭片10的原子從原來的晶格位置進行置換，從而破壞了鰭片10的晶格結構並導致點缺陷。基本上所有的植入離子30停止在離投射範圍三倍的範圍蔓延的距離內，這意味著點缺陷的深度分佈在空間上類似於離子30的深度分佈。
請參考第3圖及第4圖，其中，相同的附圖 標記指代第2圖中的相似特徵，於工藝方法的一後續製造階段，鰭片10的非晶化部分32的半導體材料可再結晶以形成受到應變且結合內部應變的一再結晶部分36。一般而言，再結晶部分36由於是由非晶化部分32而形成，故具有與結晶部分34相同的外邊界。再結晶部分36中的應變可保持在一FinFET的一最終設備結構中，並可轉移應力至位於用於施加應變至通道的柵極下方的鰭片10的通道中。於再結晶期間，結晶部分34的單晶半導體材料的晶體結構提供作為外延生長的一模板以定義非結晶化部分32的再結晶特徵。然而，鰭片10的再結晶部分36中的再結晶半導體材料的晶體結構不同於鰭片10的半導體材料的原始晶體結構，並結合不同的晶體結構所產生的內部應變。結晶部分34位於鰭片10中的非晶化部分32的較低邊界的下方，並橫向鄰接非晶化部分32的垂直邊界。再結晶可以通過多種不同的方式完成。
於一實施例中，鰭片10的非晶化部分32中的半導體材料可通過固相外延(SPE)再結晶以形成再結晶部分36。例如，可使用雷射尖峰退火(LSA)以快速再結晶非晶化部分32並形成再結晶部分36。例如，雷射尖峰退火(LSA)可包括一相關(coherent)電磁能量的脈衝，該相關電磁能量的脈衝具有小於0.1秒(例如，一個毫秒)的脈衝長度，用以加熱鰭片10的非結晶化部分32至一溫度範圍內(例如700℃至1300℃)。其他類似方法包括但不限於：快速熱退火(RTA)以及動態表面退火(DSA)，在固相外延工 藝之後，再結晶部分36將會應變，並整合內部應力和應變。
於一實施例中，具體參考第4圖，鰭片10的非晶化部分32的半導體材料可使用應力記憶技術(SMT)再結晶以形成再結晶部分36。在SMT的情況下，一個或多個介電材料層38、39可沉積至介電層22中的開口11內以及鰭片10的頂面上。層38、39在隨後的促進再結晶的加熱退火期間存在。可在一熔爐中對層38、39所在位置處執行熱退火，熱退火導致非晶化部分32中的原子通過再結晶工藝重新組合成一結晶形式。退火溫度和時間可用於控制再結晶部分36的性能。代表性退火條件可包括在600℃至700℃範圍的一退火溫度，以及15分鐘至45分鐘的時間範圍的退火時間。熱退火可在一無反應環境中執行，例如在氬氣(Ar)或氮氣(N2)中。
在一個典型性實施例中，一個或多個介電層38、39可包括形成於介電層22中的開口11中的氧化層38與氮化層39，並佈置在與鰭片10的頂面接觸的共形層疊層中。氧化層38以及氮化層39用於在其非晶化半導體材料的再結晶期間粘貼並保持非晶化部分32。氮化層39可在導致氮化層39處於應力狀態的沉積條件下通過CVD予以沉積，從而整合壓縮應變或拉伸應變。
在再結晶鰭片10的非晶化部分32中的半導體材料的工藝期間，氮化層39將應力傳遞至非晶化部分32。於再結晶之後通過一濕/或乾蝕刻移除氮化層39後，鰭片10的再結晶部分36中的半導體材料隨著傳遞應力約 束的消除而變得鬆弛，但仍然保持應變。氧化層38可在形成替代柵極結構的製造工藝的一後續部分期間移除。
雖然不希望受到理論的限制，但是在植入以及SPE或SMT之後納入再結晶部分36的內部應變可由再結晶部分36的半導體材料中的晶體缺陷的形成及/或再結晶部分36的晶格常數中的變化而引起。結晶缺陷可以是引入到再結晶部分36的半導體材料中的層錯及/或位錯。不保留鰭片10的原有晶體結構的再結晶部分36的半導體材料中的結晶缺陷的數量大於保留鰭片10的原有晶體結構的結晶部分34的半導體材料中的結晶缺陷的數量。再結晶部分36的晶格常數可大於鰭片10的通道的晶格常數或小於鰭片10的通道的晶格常數。
在一實施例中，無理論的限制，應變可被引入再結晶部分36中作為晶格的延伸，以模擬大於在植入例如鍺以及再結晶之後的鰭片10的通道的半導體材料(如矽)的晶格常數的一晶格常數，以形成較大晶格常數的再結晶部分36中的一固體溶液。在這種情況下施加至鰭片10的通道的應變是一壓縮應變。相反，拉伸應變可被引入再結晶部分36中作為晶格鬆弛，以模擬小於在植入例如碳以及再結晶之後的鰭片10的通道的半導體材料(如矽)的晶格常數的一晶格常數，以形成較小晶格常數的再結晶部分36中的固體溶液。在這種情況下施加至鰭片10的通道的應變是一拉伸應變。
再結晶部分36的內部應變施加一應力至對 應該施加應力而設於應變下方的鰭片10的通道中。鰭片10的通道未被植入並保持鰭片10的半導體材料的原始晶體結構。於一實施例中，施加的應力可以是在通道中產生壓縮應變的壓縮應力。例如，在通道中的壓縮應變可通過將鍺植入鰭片10而產生以形成再結晶的非晶化部分32。如果FinFET是一p型場效應電晶體，則載流子遷移率可通過經由再結晶部分36被引入至鰭片10的通道中的壓縮應變而增強。於一替換實施例中，施加的應力可以是在通道中產生拉伸應變的拉升應力。例如，在通道中的壓縮應變可通過將碳植入鰭片10而產生以形成再結晶的非晶化部分32。如果FinFET是一n型場效應電晶體，則載流子遷移率可通過經由再結晶部分36引入至鰭片10的通道中的拉伸應變而增強。
再結晶部分36的引入以及其內部應力可能特別適用於具有密集的鰭片間距電路設計中。在這種電路設計中，與源/漏區域關聯的傳統嵌入式應力器失去了其於鰭片內部產生通道應變的應力傳遞的有效性。由於細微間距所產生的精密偏差(tight tolerances)，使得嵌入式應力器不能靠近通道。由於材料中鍺含量增加時的缺陷的增加及由此帶來的可靠性問題，使得增加由矽鍺組成的嵌入式應力器中的應變變得不切實際。
請參考第5圖，其中相似的附圖標記指代第3圖及第4圖中的相似特徵，於工藝方法的一後續製造階段中，包括一柵極電極40以及一柵極介電質42的一柵極 結構在虛擬柵極結構26所空出的空間的至少一部分內形成以替代虛擬柵極結構26。柵極結構40可由通過物理氣相沉積(PVD)、CVD等所沉積的金屬所構成，例如鋁或鎢。柵極介電質42可包括通過化學氣相沉積、原子層沉積(ALD)等所沉積的導電絕緣的介電材料，例如高K介電材料，如鉿氧化物或氮氧化鉿、氧化矽、氮氧化矽，或這些介電材料的分層組合。柵極電極40包括由PVD、CVD等所沉積的金屬組成，例如鋁或鎢。柵極電極40也可包括用於調整閾值電壓的一個或多個功函數金屬層。柵極介電質42可包括由CVD、ALD等所沉積的電絕緣的介電材料，例如二氧化矽、氮化矽、如鉿氧化物或氮氧化鉿的高k介電材料，或這些介電質和其他絕緣材料的分層組合。柵極結構可通過沉積柵極電極40以及柵極介電質42的組成材料的疊層以填充間隔件24的內部開口11，並通過例如化學機械拋光(CMP)的平坦化工藝移除介電層22的頂面上的場域的柵極堆棧。
所產生的鰭式場效應電晶體(FinFET)44包括鰭片10、柵極電極40以及柵極介電質42、上升源/漏區域18、20、鰭片10內的源漏區域、以及沿著源/漏區域18以及源/漏區域20之間的鰭片10的長度所設置的鰭片內的通道。柵極電極40以及柵極介電質42可以在從上升源/漏區域18、20沿著鰭片10的長度隔開的一位置處重疊鰭片10的多個側面。
如上所述的方法用於積體電路晶片的製 造。由此產生的積體電路晶片可由製造商以原片形式分佈(即作為具有多個未封裝晶片的一單晶片)，作為一裸片，或以封裝的形式。該晶片可與其他晶片、分立式電路元件，及/或信號處理設備整合，作為一中間產品或最終產品的一部分。該最終產品可以是任何包含積體電路晶片的產品，例如具有一中央處理器的電腦產品或智慧手機。
本文所提及的術語，如“垂直”，“層”等，是通過舉例的方式，而非通過限制的方式來建立參照體系的。本文所使用的術語“層”被定義為於一半導體襯底的一常規平面平行的一平面，而不管其實際的三維空間方向。術語“垂直”以及“正常”是指垂直於層的一方向，正如剛剛所定義的。術語“橫向”是指層面內的一個方向。諸如“上方”以及“下方”等術語用於表示相對於相對標高的元件或結構之間的相對定位。
一特徵“連接”或“耦接”至另一元件或一特徵與另一元件“連接”或“耦接”可以是直接連接或耦接該另一元件，或者，可以存在一個或多個中間元件。如果沒有中間元件，則一個特徵可以“直接連接”或“直接耦接”另一元件。如果存在至少一中間元件，則一個特徵可“間接連接”或“間接耦接”另一元件。
已經為了說明的目的而呈現了本發明的各種實施例的描述，但並不旨在窮舉或限於所公開的實施例。在不脫離所描述的實施例的範圍和精神的情況下，許多修改和變化對於本領域普通技術人員將是顯而易見的。 本文選擇使用的術語是為了最好地解釋實施例的原理，對市場中發現的技術的實際應用或技術改進，或使本領域普通技術人員能夠理解本文公開的實施例。

Claims (19)

  1. 一種製造半導體裝置之方法，該方法包括：形成包含具有第一晶體結構的半導體材料的鰭片；形成被配置成重疊該鰭片的虛擬柵極結構；形成圍繞該虛擬柵極結構的第一介電層；移除對該第一介電層具有選擇性的該虛擬柵極結構，以在與該鰭片對齊的該第一介電層中形成開口；於移除該虛擬柵極結構之後，以非摻雜物離子植入與該開口對齊的該鰭片的一部分，以非晶化該部分中的該鰭片的該半導體材料的該第一晶體結構；以及於植入該鰭片的該部分之後，退火該鰭片的該部分，以使該鰭片的該部分中的該半導體材料與包含內部應變的第二晶體結構再結晶。
  2. 如申請專利範圍第1項所述的方法，其中，在移除該虛擬柵極結構之後，該開口由側壁間隔件所包圍，該側壁間隔件遮蔽該鰭片的下方部分，該鰭片的該下方部分以該側壁間隔件與該鰭片的該部分相鄰，該鰭片的該下方部分在該鰭片的該部分被植入時未非晶化。
  3. 如申請專利範圍第1項所述的方法，還包括：控制植入條件，以使該鰭片的該部分延伸至該鰭片內部小於該鰭片的整體高度的深度。
  4. 如申請專利範圍第1項所述的方法，其中，退火該半導體材料以使該鰭片的該部分與包含內部應變的該第 二晶體結構再結晶包括：用固相外延工藝再結晶該鰭片的該部分中的該半導體材料。
  5. 如申請專利範圍第4項所述的方法，其中，用該固相外延工藝再結晶該部分中的該鰭片的該半導體材料包括：使用雷射尖峰退火促進再結晶。
  6. 如申請專利範圍第1項所述的方法，其中，用該應力記憶技術再結晶該鰭片的該部分中的該半導體材料包括：沉積介電層於該鰭片的該部分上；其中，該介電層包括內部應力，且該介電層的該內部應力被傳遞至該鰭片的該部分中與包含內部應變的該第二晶體結構再結晶的該半導體材料。
  7. 如申請專利範圍第6項所述的方法，其中，於植入該鰭片的該部分中的該半導體材料之後，該介電層沉積於該鰭片的該部分上。
  8. 如申請專利範圍第6項所述的方法，其中，該鰭片的該部分連同該鰭片的該部分上的該介電層一起退火。
  9. 如申請專利範圍第6項所述的方法，其中，於退火該鰭片的該部分之後，該介電層從該鰭片的該部分移除。
  10. 如申請專利範圍第6項所述的方法，其中，再結晶該鰭片的該部分中的該半導體材料還包括：使用爐具退火以對損傷再結晶。
  11. 如申請專利範圍第6項所述的方法，其中，再結晶該鰭片的該部分中的該半導體材料還包括：使用熱退火以對損傷再結晶。
  12. 如申請專利範圍第1項所述的方法，還包括：於退火該鰭片的該部分中的該半導體材料之後，形成一鰭式場效應電晶體的柵極結構於該第一介電層中的該開口的至少一部分中。
  13. 如申請專利範圍第1項所述的方法，其中，該非摻雜物離子為矽離子、鍺離子或碳離子，而該鰭片的該半導體材料為矽。
  14. 一種半導體裝置結構，包括：鰭片，其包括具有第一晶體結構的半導體材料；以及介電層，其自該鰭片的上方延伸，該介電層包括與該鰭片的一部分對齊的開口，其中，該鰭片的該部分小於該鰭片的整體高度，以及其中，該鰭片的該部分中的該半導體材料具有包含內部應變的第二晶體結構。
  15. 如申請專利範圍第14項所述的半導體裝置結構，其中，該開口由側壁間隔件所圍繞，且該鰭片包括與該部分相鄰的第一部分以及位於該側壁間隔件下方的第二部分，該鰭片的該第一部分以及該鰭片的該第二部分具有該第一晶體結構。
  16. 如申請專利範圍第14項所述的半導體裝置結構，其中，該內部應變為壓縮應變。
  17. 如申請專利範圍第14項所述的半導體裝置結構，其中，該內部應變為拉伸應變。
  18. 如申請專利範圍第14項所述的半導體裝置結構，還包括：鰭式場效應電晶體的柵極結構，位於該介電層中該開口的至少一部分中。
  19. 如申請專利範圍第14項所述的半導體裝置結構，其中，帶有該第一晶體結構的該半導體材料具有第一數量的缺陷，帶有該第二晶體結構的該第二半導體材料具有大於該第一數量的缺陷的第二數量的缺陷。
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