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TWI647815B - 在垂直電晶體替代閘極流程中控制自對準閘極長度 - Google Patents

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TWI647815B
TWI647815B TW106120889A TW106120889A TWI647815B TW I647815 B TWI647815 B TW I647815B TW 106120889 A TW106120889 A TW 106120889A TW 106120889 A TW106120889 A TW 106120889A TW I647815 B TWI647815 B TW I647815B
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謝瑞龍
山下天孝
慷果 程
葉俊呈
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美商格羅方德半導體公司
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Abstract

一種半導體結構，包括半導體基板，位於該半導體基板上方的第一垂直電晶體的底部源/汲層，位於該源/汲層上方的垂直溝道，以及包覆該垂直溝道的金屬閘極，該垂直溝道在與該金屬閘極之間的介面處相對該金屬閘極具有固定高度。該半導體結構還包括位於該垂直溝道上方的頂部源/汲層，以及至各該頂部及底部源/汲層及該閘極的自對準接觸。該半導體結構可通過以下步驟實現：提供上方具有底部源/汲層的半導體基板，在該底部源/汲層上方形成垂直溝道，形成包覆該垂直溝道的偽閘極，以及分別圍繞該垂直溝道的頂部及底部形成底部間隙壁層及頂部間隙壁層，該垂直溝道的剩餘中心部分定義固定垂直溝道高度。該方法還包括在該垂直溝道上方形成頂部源/汲層，用金屬閘極替代該偽閘極，以及形成自對準源、汲及閘極接觸。

Description

在垂直電晶體替代閘極流程中控制自對準閘極長度
本發明通常關於直電晶體的製造。尤其，本發明關於通過替代閘極製程控制垂直電晶體中的自對準閘極長度。
當前，垂直FET(vertical FET；VFET)的製造在控制自對準閘極寬度並將該VFET集成入替代金屬閘極(replacement metal gate；RMG)流程方面具有挑戰性。
因此，需要克服上述挑戰。
為克服現有技術的缺點並提供額外的優點，在一個態樣中提供一種在垂直電晶體替代閘極製程中控制自對準閘極長度的方法。該方法包括：提供上方具有底部源/汲層的初始半導體結構，該初始半導體結構包含其上方具有底部源/汲層之基板以及在該底部源/汲層上方之垂直溝道，該垂直溝道為在該底部源/汲層上方之鰭片的部分，該鰭片包括半導體溝道材料的底部以及犧牲磊晶半導體材料的頂部。該方法復包括形成包覆該垂直溝道的偽閘 極，以及分別圍繞該垂直溝道的頂部及底部形成底部間隙壁層及頂部間隙壁層，該垂直溝道的剩餘中心部分定義固定垂直溝道高度。該方法還包括在該垂直溝道上方形成頂部源/汲層，用金屬閘極替代該偽閘極，以及形成自對準源、汲及閘極接觸。
依據另一個態樣，提供一種半導體結構。該半導體結構包括：半導體基板，位於該半導體基板上方的第一垂直電晶體的底部源/汲層，耦接至該底部源/汲層之鰭片，該鰭片包括位於該底部源/汲層上方的垂直溝道，以及包覆該垂直溝道的金屬閘極，該垂直溝道在與該金屬閘極之間的介面(interface)處相對該金屬閘極具有固定高度。該半導體結構還包括位於該垂直溝道上方的頂部源/汲層，以及至各該頂部及底部源/汲層及該金屬閘極的自對準接觸。
從下面結合圖式所作的本發明的各種態樣的詳細說明將很容易瞭解本發明的這些及其它目的、特徵及優點。
100‧‧‧初始半導體結構
102‧‧‧半導體基板、基板
104‧‧‧摻雜源/汲半導體材料層
105‧‧‧鰭片
106‧‧‧底部
108‧‧‧頂部、犧牲頂部
110‧‧‧隔離材料層
112‧‧‧底部間隙壁層
113‧‧‧頂部間隙壁層
114‧‧‧共形介電層、閘極介電質
116‧‧‧偽閘極、偽閘極材料
118‧‧‧頂部
120‧‧‧硬遮罩層
122‧‧‧部分、剩餘部分、部分暴露部分
124‧‧‧間隙壁層
126‧‧‧外側
128‧‧‧內側
130‧‧‧剩餘偽閘極層、剩餘偽閘極部分、剩餘部分
132‧‧‧第二摻雜源/汲半導體材料層
134、144‧‧‧介電材料
136、142‧‧‧凹入
137‧‧‧剩餘部分
140‧‧‧替代金屬閘極
141‧‧‧開口區域
146‧‧‧金屬閘極
148、150‧‧‧源極、汲極
160‧‧‧暴露部分
第1圖顯示依據本發明的一個或多個態樣的初始半導體結構的一個例子的剖視圖，該初始半導體結構包括半導體基板，位於該半導體基板上方的摻雜源/汲半導體材料層，位於該摻雜源/汲半導體材料層的任意一側上並部分延伸進入該半導體基板中的隔離材料層，以及位於該摻雜源/汲半導體材料上方的至少一個鰭片，該鰭片包括 由半導體溝道材料構成的底部以及由犧牲磊晶材料構成的頂部。
第2圖顯示依據本發明的一個或多個態樣，(例如，利用氣體團簇離子束製程)在該初始半導體結構的水平表面(horizontal surface)上形成垂直電晶體的底部間隙壁層及頂部間隙壁層以後，第1圖的結構的一個例子。
第3圖顯示依據本發明的一個或多個態樣，在該第一硬遮罩層及該至少一個鰭片的側面上方形成共形介電層並鄰近該共形介電層的垂直部分形成偽閘極，接著平坦化(例如CMP)以向下拋光該偽閘極材料至該共形介電層以後，第2圖的結構的一個例子。
第4圖顯示依據本發明的一個或多個態樣，在移除該偽閘極的頂部以後，第3圖的結構的一個例子。
第5圖顯示依據本發明的一個或多個態樣，在該偽閘極上方形成硬遮罩層並平坦化以後，第4圖的結構的一個例子。
第6圖顯示依據本發明的一個或多個態樣，在光刻圖案化以移除該偽閘極的不想要的部分及該硬遮罩層的相應部分以後，成為該偽閘極的剩餘部分，第5圖的結構的一個例子。
第7圖顯示依據本發明的一個或多個態樣，在移除該鰭片的該頂部以暴露該鰭片的該底部以後， 第6圖的結構的一個例子。
第8圖顯示依據本發明的一個或多個態樣，在移除該共形介電層的暴露部分以部分暴露該鰭片的底部以後，第7圖的結構的一個例子。
第9圖顯示依據本發明的一個或多個態樣，鄰近剩餘偽閘極層的內外側形成間隙壁層以後，第8圖的結構的一個例子。
第10圖顯示依據本發明的一個或多個態樣，在該暴露的至少一個鰭片的該部分暴露部分上方形成第二摻雜源/汲半導體材料層以後，第9圖的結構的一個例子。
第11圖顯示依據本發明的一個或多個態樣，用介電材料填充該結構的開口部分以後，第10圖的結構的一個例子。
第12圖顯示依據本發明的一個或多個態樣，在凹入該剩餘偽閘極部分及該間隙壁層，第11圖的結構的一個例子。
第13圖顯示依據本發明的一個或多個態樣，在移除該偽閘極(例如，a-Si)及該閘極介電質(第3圖，114)的剩餘部分以後，第12圖的結構的一個例子。
第14圖顯示依據本發明的一個或多個態樣，在形成替代金屬閘極以後，第13圖的結構的一個例子。
第15圖顯示依據本發明的一個或多個態樣，在凹入該金屬閘極以後，第14圖的結構的一個例子。
第16圖顯示依據本發明的一個或多個態樣，在用介電材料填充因凹入該金屬閘極而形成的開口區域以後，第15圖的結構的一個例子。
第17圖顯示依據本發明的一個或多個態樣，在形成至該金屬閘極、該源極及該汲極的接觸以後，第16圖的結構的一個例子。
下面通過參照圖式中所示的非限制性例子來更加充分地解釋本發明的態樣及其特定的特徵、優點以及細節。省略對已知材料、製造工具、製程技術等的說明，以免在細節上不必要地模糊本發明。不過，應當理解，當說明本發明的態樣時，詳細的說明及具體的例子僅作為示例，而非限制。所屬技術領域中具有通常知識者將會從本揭露中瞭解在基礎的發明概念的精神及/或範圍內的各種替代、修改、添加和/或佈局。
這裡在說明書及申請專利範圍中所使用的近似語言可用以修飾任意量化表達，可允許該量化表達變動而不會導致與其相關的基本功能的改變。因此，由一個或多個術語例如“約”修飾的值不限於所指定的精確值。在一些情況下，該近似語言可對應用以測量該值的儀器的精度。
這裡所使用的術語僅是出於說明特定例子的目的，並非意圖限制本發明。除非上下文中明確指出，否則這裡所使用的單數形式“一個”以及“該”也意圖包括複 數形式。還應當理解，術語“包括”(以及任意形式的包括)、“具有”(以及任意形式的具有)以及“包含”(以及任意形式的包含)都是開放式連接動詞。因此，“包括”、“具有”或“包含”一個或多個步驟或元件的方法或裝置具有那些一個或多個步驟或元件，但並不限於僅僅具有那些一個或多個步驟或元件。類似地，“包括”、“具有”或“包含”一個或多個特徵的一種方法的步驟或一種裝置的元件具有那些一個或多個特徵，但並不限於僅僅具有那些一個或多個特徵。而且，以特定方式配置的裝置或結構至少以那種方式配置，但也可以未列出的方式配置。
當這裡所使用的術語“連接”用以指兩個物理元件時，是指該兩個物理元件之間的直接連接。不過，術語“耦接”可指直接連接或者通過一個或多個中間元件的連接。
這裡所使用的術語“可”以及“可能是”表示在一系列條件下發生的可能性；具有特定的屬性、特性或功能；以及/或者修飾另一個動詞，通過表達與該修飾動詞相關聯的一種或多種能力、功能或可能性的方式進行修飾。因此，考慮到在某些情況下，被修飾的術語可能有時不適當、不能夠或不合適，“可”以及“可能是”的使用表示被修飾的術語明顯是適當的、有能力的或適合所示性能、功能或用途。例如，在一些情況下，事件或性能可以預期，而在其它情況下，該事件或性能無法發生-這個區別由術語“可”以及“可能是”體現。
除非另外指出，否則這裡所使用的術語“約”與一個值例如測量結果、尺寸等一起使用時，是指加或減該值的百分之五的可能變動。
下面參照圖式，為有利於理解，該些圖式並非按比例繪製，其中，不同圖式中所使用的相同元件符號表示相同或類似的元件。
第1圖顯示依據本發明的一個或多個態樣的初始半導體結構100的一個例子的剖視圖，該初始半導體結構包括半導體基板102，位於該半導體基板上方的摻雜源/汲半導體材料層104，在該摻雜源/汲半導體材料層的任意一側上並部分延伸進入該半導體基板中的隔離材料層110，以及位於該摻雜源/汲半導體材料上方的一個或多個鰭片105，該一個或多個鰭片105包括由半導體溝道材料構成的底部106以及由犧牲磊晶材料構成的頂部108。
該初始結構可例如通過使用已知的製程及技術以傳統方式製造。另外，除非另外指出，否則，傳統的製程及技術可用以實現本發明的製程的單獨步驟。不過，儘管為簡單起見僅顯示部分，但應當理解，實際上，在同一塊體基板上通常包括許多此類結構。
在一個例子中，基板102可包括任意含矽基板，包括但不限於矽(Si)、單晶矽、多晶矽、非晶矽、空洞層上矽(silicon-on-nothing；SON)、絕緣體上矽(silicon-on-insulator；SOI)，或替代絕緣體上矽(silicon-on-replacement insulator；SRI)，或矽鍺基板，以 及類似物。基板102可附加地或替代地包括各種隔離、摻雜及/或裝置特徵。該基板可包括其它合適的元素半導體例如晶體鍺(Ge)，複合半導體例如碳化矽(SiC)、砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)，和/或銻化銦(InSb)，或其組合；合金半導體，包括GaAsP、AlInAs、GaInAs、GaInP，或GaInAsP，或其組合。
第2圖顯示依據本發明的一個或多個態樣，(例如，利用氣體團簇離子束(gas cluster ion beam；GCIB)製程)在該初始半導體結構的水平表面上形成底部間隙壁層112及頂部間隙壁層113(用於垂直電晶體的間隙壁)以後，第1圖的結構的一個例子。由於該間隙壁層通過定向沉積製程形成，因此其僅形成於該鰭片的底部表面及頂部表面。定向沉積的例子包括：(1)SiN的GCIB沉積；或(2)SiO2或SiN的HDP沉積。(HDP：高密度等離子體化學氣相沉積(high-density plasma CVD)，其通常包括多個沉積-蝕刻迴圈並最終在底部形成介電材料，而不會在側壁形成任意介電材料)。
第3圖顯示依據本發明的一個或多個態樣，在底部間隙壁層112及該至少一個鰭片的側面上方形成共形介電層114並鄰近該共形介電層的垂直部分形成偽閘極116，接著平坦化(例如CMP(化學機械拋光))以向下拋光偽閘極材料116至該共形介電層以後，第2圖的結構的一個例子。材料的例子包括：114：SiO2、116：a-Si。
第4圖顯示依據本發明的一個或多個態 樣，在移除該偽閘極的頂部118以後，第3圖的結構的一個例子。
第5圖顯示依據本發明的一個或多個態樣，在偽閘極116上方形成硬遮罩層120並平坦化(移除頂部間隙壁層113)以後，第4圖的結構的一個例子。該硬遮罩層可例如通過沉積介電薄膜並接著執行CMP製程來形成。該介電膜的一個例子包括氮化矽(Si3N4)。
第6圖顯示依據本發明的一個或多個態樣，在光刻圖案化以移除該偽閘極116的不想要的部分及該硬遮罩層的相應部分(通常，該結構的部分122)以後，成為該偽閘極之剩餘部分130，第5圖的結構的一個例子。
第7圖顯示依據本發明的一個或多個態樣，在移除鰭片105的頂部108以暴露該鰭片的該底部以後，第6圖的結構的一個例子。較佳地，鰭片105的頂部108的該移除對該鰭片的底部106的材料具有選擇性。在一個例子中，犧牲頂部108包括磊晶矽鍺且底部106包括矽。因此，相對矽及其它圍繞材料例如SiN、a-Si(非晶矽)及SiO2可選擇性移除e-SiGe(磊晶-SiGe)。
第8圖顯示依據本發明的一個或多個態樣，在移除該共形介電層114的暴露部分160以部分暴露該至少一個鰭片的底部106以後，第7圖的結構的一個例子。
第9圖顯示依據本發明的一個或多個態樣，鄰近該剩餘偽閘極層130的外側126及內側128形成 間隙壁層124以後，第8圖的結構的一個例子。
第10圖顯示依據本發明的一個或多個態樣，在該暴露的至少一個鰭片的該部分暴露部分122上方形成第二摻雜源/汲半導體材料層132以後，第9圖的結構的一個例子。
第11圖顯示依據本發明的一個或多個態樣，用介電材料134(例如SiO2)填充該結構的開口部分以後，第10圖的結構的一個例子。
第12圖顯示依據本發明的一個或多個態樣，在凹入136剩餘偽閘極部分130及間隙壁層124以後，第11圖的結構的一個例子。在一個例子中，該凹入可通過相對氧化物具有選擇性的氮化物移除來實現。
第13圖顯示依據本發明的一個或多個態樣，在移除該偽閘極(例如，a-Si)及該閘極介電質(第3圖，114)的剩餘部分130以後，第12圖的結構的一個例子。
第14圖顯示依據本發明的一個或多個態樣，在形成替代金屬閘極140以後，第13圖的結構的一個例子。替代閘極通常包括閘極介電質(例如，SiO2、SiON、HfO2、HfLaO2等)及導電材料(例如，功函數金屬，如鎢、鋁、銅、釕等)。功函數金屬的例子包括TiN、TiC、TiAl、TaN、TaC等。
第15圖顯示依據本發明的一個或多個態樣，在凹入142該金屬閘極以後，第14圖的結構的一個例子。應當注意，通過用該初始底部鰭片部分高度預定義該 閘極長度，該實際閘極長度將不受如第15圖中所示的不均勻替代閘極凹槽的影響。
第16圖顯示依據本發明的一個或多個態樣，在用介電材料144填充因凹入142該金屬閘極而形成的開口區域(第15圖，141)以後，第15圖的結構的一個例子。
第17圖顯示依據本發明的一個或多個態樣，在形成至金屬閘極146、源極(148或150)及汲極(150、148)以後，第16圖的結構的一個例子。
在第一態樣中，上面揭露一種方法。該方法包括：提供上方具有底部源/汲層的半導體基板，在該底部源/汲層上方形成垂直溝道，形成包覆該垂直溝道的偽閘極，以及分別圍繞該垂直溝道的頂部及底部形成底部間隙壁層及頂部間隙壁層，該垂直溝道的剩餘中心部分定義固定垂直溝道高度。該方法還包括在該垂直溝道上方形成頂部源/汲層，用金屬閘極替代該偽閘極，以及形成自對準源、汲及閘極接觸。
在一個例子中，形成該偽閘極可包括例如在該初始半導體結構的水平表面上形成第一硬遮罩層，在該第一硬遮罩層上方並沿著該一個或多個鰭片的垂直側面形成共形介電層，以及鄰近該共形介電層的垂直部分形成偽閘極。在一個例子中，形成該第一硬遮罩層可包括例如使用氣體團簇離子束製程。在一個例子中，形成該第一硬遮罩層可包括例如形成該第一硬遮罩層至約5奈米至約15 奈米的高度。
在一個例子中，在該第一態樣的該方法中形成該垂直溝道可包括例如在該底部源/汲層上方形成鰭片，該鰭片包括由半導體溝道材料構成的底部以及由犧牲磊晶半導體材料構成的頂部。在一個例子中，形成該偽閘極可包括例如用第二硬遮罩層替代該偽閘極的頂部；移除該偽閘極的部分，該第二硬遮罩層的相應部分以及該一個或多個鰭片的該頂部，以暴露該共形介電層的部分以及該一個或多個鰭片的該底部；移除該共形介電層的該暴露部分，以部分暴露該一個或多個鰭片的該底部的側面；以及鄰近剩餘偽閘極層的內外側形成垂直硬遮罩層。在一個例子中，移除該偽閘極的部分可包括例如移除該偽閘極的不均勻部分。
在一個例子中，移除該一個或多個鰭片的該頂部可包括例如相對該一個或多個鰭片的該底部具有選擇性的自該鰭片的移除。
在一個例子中，在該垂直溝道上方形成頂部源/汲層可包括例如在該部分暴露的一個或多個鰭片上方形成第二摻雜源/汲半導體材料層並用介電材料填充該結構的開口部分，以及凹入除用於該填充的該介電材料以外的所有材料。
在一個例子中，該方法還可包括例如用介電材料填充因凹入金屬閘極堆疊而形成的該金屬閘極堆疊的開口區域。
在第二態樣中，上面揭露一種半導體結構。該半導體結構包括：半導體基板，位於該半導體基板上方的第一垂直電晶體的底部源/汲層，位於該源/汲層上方的垂直溝道，以及包覆該垂直溝道的金屬閘極，該垂直溝道在與該金屬閘極之間的介面處相對該金屬閘極具有固定高度。該半導體結構還包括位於該垂直溝道上方的頂部源/汲層，以及至各該頂部及底部源/汲層及該閘極的自對準接觸。
在一個例子中，該金屬閘極可例如在該垂直溝道內的該介面以外不具有高度均勻性。
在一個例子中，該第二態樣的該半導體基板還可包括例如圍繞該金屬閘極的硬遮罩材料。
在一個例子中，該第二態樣的該半導體基板還可包括例如第二垂直電晶體，其具有與該第一垂直電晶體的固定高度垂直溝道不同的固定高度垂直溝道。在一個例子中，該第二垂直電晶體的金屬閘極可具有例如均勻的高度。
儘管本文已說明並顯示本發明的數個態樣，但所屬技術領域中具有通常知識者可實施替代態樣來達到相同的目的。因此，所附申請專利範圍意圖涵蓋落入本發明的真實精神及範圍內的所有此類替代態樣。

Claims (12)

  1. 一種形成半導體結構之方法，包括：提供初始半導體結構，該初始半導體結構包含具有底部源/汲層之基板，以及在該底部源/汲層上方形成垂直溝道，其中，形成該垂直溝道包括在該底部源/汲層上方形成鰭片，該鰭片包括半導體溝道材料的底部以及犧牲磊晶半導體材料的頂部；形成包覆該垂直溝道的偽閘極；分別圍繞該垂直溝道的頂部及底部形成頂部間隙壁層及底部間隙壁層，該垂直溝道的剩餘中心部分定義固定垂直溝道高度；在該垂直溝道上方形成頂部源/汲層；用金屬閘極替代該偽閘極；以及形成自對準源、汲及閘極接觸。
  2. 如申請專利範圍第1項所述之方法，其中，形成該偽閘極包括：在該初始半導體結構的水平表面上形成第一硬遮罩層；在該第一硬遮罩層上方並沿著該垂直溝道的垂直側面形成共形介電層；以及鄰近該共形介電層的垂直部分形成該偽閘極。
  3. 如申請專利範圍第2項所述之方法，其中，形成該第一硬遮罩層包括使用氣體團簇離子束製程。
  4. 如申請專利範圍第3項所述之方法，其中，形成該第一硬遮罩層包括形成該第一硬遮罩層至約5奈米至約15奈米的高度。
  5. 如申請專利範圍第1項所述之方法，其中，形成該偽閘極包括：用硬遮罩層替代該偽閘極的頂部；移除該偽閘極的部分、相應該偽閘極的已移除部分之該硬遮罩層的部分以及該犧牲磊晶半導體材料的該頂部，以暴露該共形介電層的部分以及該半導體溝道材料的該底部；移除該共形介電層的該暴露部分，以部分暴露該半導體溝道材料的該底部的側面；以及鄰近該偽閘極的內外側形成垂直間隙壁層，以成為中間半導體結構。
  6. 如申請專利範圍第5項所述之方法，其中，移除該犧牲磊晶半導體材料的該頂部包括相對該半導體溝道材料的該底部具有選擇性的自該犧牲磊晶半導體材料的移除。
  7. 如申請專利範圍第5項所述之方法，其中，在該垂直溝道上方形成該頂部源/汲層包括：在該半導體溝道材料的該底部上方形成第二摻雜源/汲半導體材料層並用介電材料填充該中間半導體結構的開口部分；以及凹入該偽閘極之剩餘部分以及該垂直間隙壁層。
  8. 如申請專利範圍第7項所述之方法，還包括用介電材料填充因凹入金屬閘極堆疊而形成的該金屬閘極堆疊的開口區域。
  9. 一種半導體結構，包括：半導體基板；第一垂直電晶體的底部源/汲層，位於該半導體基板上方；鰭片，耦接至該底部源/汲層，該鰭片包括位於該底部源/汲層上方之第一垂直溝道；金屬閘極，包覆該第一垂直溝道，該第一垂直溝道在與該金屬閘極之間的介面處相對該金屬閘極具有第一固定高度，其中，該金屬閘極在該第一垂直溝道內的該介面以外不具有高度均勻性；頂部源/汲層，位於該第一垂直溝道上方；以及至各該頂部及底部源/汲層及該金屬閘極的自對準接觸。
  10. 如申請專利範圍第9項所述之半導體結構，還包括圍繞該金屬閘極的硬遮罩材料。
  11. 如申請專利範圍第9項所述之半導體結構，還包括具有第二垂直溝道之第二垂直電晶體，該第二垂直溝道具有與該第一垂直電晶體的該第一固定高度不同的第二固定高度。
  12. 如申請專利範圍第11項所述之半導體結構，其中，該第二垂直電晶體的金屬閘極具有均勻高度。
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