[go: up one dir, main page]

TWI643202B - 用於三維反及記憶體之架構 - Google Patents

用於三維反及記憶體之架構 Download PDF

Info

Publication number
TWI643202B
TWI643202B TW104143893A TW104143893A TWI643202B TW I643202 B TWI643202 B TW I643202B TW 104143893 A TW104143893 A TW 104143893A TW 104143893 A TW104143893 A TW 104143893A TW I643202 B TWI643202 B TW I643202B
Authority
TW
Taiwan
Prior art keywords
memory cell
data
array
memory
vertical memory
Prior art date
Application number
TW104143893A
Other languages
English (en)
Other versions
TW201612899A (en
Inventor
諸岡緑
田中智晴
Original Assignee
美光科技公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美光科技公司 filed Critical 美光科技公司
Publication of TW201612899A publication Critical patent/TW201612899A/zh
Application granted granted Critical
Publication of TWI643202B publication Critical patent/TWI643202B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)

Abstract

本發明揭示其包含堆疊陣列之記憶體胞串之裝置及其操作方法。裝置包含架構，其減少若干共同組件之使用以允許一給定半導體面積之更大器件密度及更小器件尺寸。

Description

用於三維反及記憶體之架構
記憶體器件(諸如快閃記憶體)廣泛用在電腦及電子產品中。此等記憶體器件通常具有含諸多記憶體胞以儲存資訊之一記憶體陣列。此等記憶體器件亦具有電路以將資訊傳送至記憶體陣列及從記憶體陣列傳送資訊。資訊可在一程式化操作中儲存至記憶體胞中。所儲存之記憶體可在一讀取操作中被擷取或可在一擦除操作中被清除。在半導體記憶體中，存在減小組件尺寸及在給定量之晶片面積內裝配更多組件之持續壓力。隨著尺寸縮減，各種技術障礙變得更顯著。
本發明顯示一種記憶體裝置。記憶體裝置之一範例包括複數個堆疊陣列，其等包括多個記憶體胞串之一第一陣列與堆疊在該第一陣列之頂部上之多個記憶體胞串之一第二陣列，及與該複數個堆疊記憶體陣列之至少一者中之多個記憶體胞串之多個列相關聯之多個資料板。針對與該等資料板之個別一者相關聯之該等記憶體胞串之每一者，複數個選擇閘極耦合在該記憶體胞串之一記憶體胞區域與該等資料板之該個別一者之間，其中該等資料板之該個別一者由在該第一陣列與該第二陣列中之該等記憶體胞串之一些共用，且其中該等資料板之該個別一者耦合至在該第一陣列中之該等記憶體胞串之兩個相鄰行與在該第二陣列中之該等記憶體胞串之兩個相鄰行。
本發明顯示另一種記憶體裝置。在一範例中，該記憶體裝置包括複數個堆疊陣列，其等包括多個記憶體胞串之一第一陣列與堆疊在 該第一陣列之頂部上之多個記憶體胞串之一第二陣列，及與該複數個堆疊記憶體陣列之至少一者之多個記憶體胞串之多個列相關聯之一資料板。針對與該資料板相關聯之該等記憶體胞串之每一者，複數個選擇閘極耦合在該記憶體胞串之一記憶體胞區域與該資料板之間，其中該複數個選擇閘極包括一第一選擇閘極以選擇一個別列區塊，且其中該個別列區塊中之一區塊包括來自該第一陣列之一記憶體胞串與來自該第二陣列之一記憶體胞串。
本發明顯示一種操作一記憶體裝置之方法，其包含選擇在複數個堆疊陣列之一第一陣列中之一第一記憶體胞串，該複數個堆疊陣列在該複數個堆疊陣列之陣列之間具有垂直經對準之多個記憶體胞串，其中該第一陣列之一些記憶體胞串在一第一源極與一共用資料線之間耦合。該方法也包含在一共用資料偵測器處偵測在該第一記憶體胞串中之一記憶體胞之一第一資料狀態，選擇在該複數個堆疊陣列之一第二陣列之一第二記憶體胞串，及在該共用資料偵測器處偵測在該第二記憶體胞串中之一記憶體胞之一第二資料狀態。
100‧‧‧記憶體器件
102‧‧‧記憶體陣列
103‧‧‧記憶體胞
104‧‧‧線
105‧‧‧線
106‧‧‧線
107‧‧‧列解碼器
108‧‧‧行解碼器
109‧‧‧線
113‧‧‧線
115‧‧‧資料偵測器
117‧‧‧輸入/輸出(I/O)電路
118‧‧‧記憶體控制單元
120‧‧‧線
130‧‧‧線
132‧‧‧線
140‧‧‧選擇器
200‧‧‧記憶體器件
201‧‧‧記憶體胞串
202‧‧‧記憶體胞串
203‧‧‧記憶體胞串
204‧‧‧記憶體胞串
210‧‧‧記憶體胞
211‧‧‧記憶體胞
212‧‧‧電晶體
213‧‧‧閘極
214‧‧‧電晶體
215‧‧‧閘極
216‧‧‧電晶體
217‧‧‧閘極
218‧‧‧電晶體
219‧‧‧閘極
221‧‧‧節點
222‧‧‧節點
223‧‧‧節點
224‧‧‧節點
231‧‧‧閘極
232‧‧‧閘極
233‧‧‧閘極
234‧‧‧閘極
270‧‧‧線
271‧‧‧線
299‧‧‧線
300‧‧‧裝置
310‧‧‧第一陣列
311‧‧‧記憶體胞串
312‧‧‧第一源極
313‧‧‧軸
314‧‧‧第一資料線
315‧‧‧軸
316‧‧‧源極選擇閘極
317‧‧‧垂直軸
318‧‧‧汲極選擇閘極
320‧‧‧記憶體胞區域
330‧‧‧第二陣列
332‧‧‧第二源極
334‧‧‧第二資料線
340‧‧‧資料偵測器
342‧‧‧節點
344‧‧‧節點
350‧‧‧記憶體胞
352‧‧‧存取線
500‧‧‧裝置
510‧‧‧第一陣列
511‧‧‧記憶體胞串
512‧‧‧源極
513‧‧‧軸
514‧‧‧資料線
515‧‧‧軸
516‧‧‧源極選擇閘極
517‧‧‧垂直軸
518‧‧‧汲極選擇閘極
520‧‧‧記憶體胞區域
530‧‧‧第二陣列
532‧‧‧源極
534‧‧‧記憶體胞串
540‧‧‧資料偵測器
542‧‧‧節點
550‧‧‧記憶體胞
552‧‧‧存取線
700‧‧‧裝置
710‧‧‧第一陣列
711‧‧‧記憶體胞串
712‧‧‧第一源極
713‧‧‧軸
714‧‧‧第一資料線
715‧‧‧軸
716‧‧‧源極選擇閘極
717‧‧‧垂直軸
718‧‧‧第一選擇閘極
719‧‧‧第二選擇閘極
720‧‧‧記憶體胞區域
721‧‧‧階層式選擇閘極
730‧‧‧第二陣列
732‧‧‧第二源極
734‧‧‧第二資料線
740‧‧‧資料偵測器
742‧‧‧節點
744‧‧‧節點
750‧‧‧記憶體胞
752‧‧‧存取線
760‧‧‧區塊
900‧‧‧裝置
910‧‧‧第一陣列
911‧‧‧記憶體胞串
912‧‧‧源極
913‧‧‧軸
914‧‧‧資料線
915‧‧‧軸
916‧‧‧源極選擇閘極
917‧‧‧垂直軸
918‧‧‧第一選擇閘極
919‧‧‧第二選擇閘極
920‧‧‧記憶體胞區域
921‧‧‧階層式選擇閘極
930‧‧‧第二陣列
932‧‧‧源極
934‧‧‧記憶體胞串
940‧‧‧資料偵測器
942‧‧‧節點
950‧‧‧記憶體胞
952‧‧‧存取線
960‧‧‧區塊
1100‧‧‧裝置
1110‧‧‧第一陣列
1111‧‧‧記憶體胞串
1112‧‧‧第一源極
1113‧‧‧軸
1114‧‧‧第一資料板
1115‧‧‧軸
1116‧‧‧源極選擇閘極
1117‧‧‧垂直軸
1118‧‧‧第一選擇閘極
1119‧‧‧第二選擇閘極
1120‧‧‧記憶體胞區域
1121‧‧‧選擇閘極
1130‧‧‧第二陣列
1132‧‧‧第二源極
1134‧‧‧第二資料板
1140‧‧‧資料偵測器
1142‧‧‧節點
1150‧‧‧記憶體胞
1152‧‧‧存取線
1160‧‧‧區塊
1300‧‧‧裝置
1310‧‧‧第一陣列
1312‧‧‧源極
1314‧‧‧資料板
1316‧‧‧源極選擇閘極
1317‧‧‧軸
1318‧‧‧第一選擇閘極
1319‧‧‧第二選擇閘極
1321‧‧‧選擇閘極
1330‧‧‧第二陣列
1331‧‧‧選擇閘極
1332‧‧‧源極
1338‧‧‧第一選擇閘極
1339‧‧‧第二選擇閘極
1360‧‧‧區塊
1400‧‧‧裝置
1410‧‧‧第一陣列
1411‧‧‧記憶體胞串
1412‧‧‧第一源極
1413‧‧‧軸
1414‧‧‧第一資料線
1415‧‧‧軸
1416‧‧‧源極選擇閘極
1417‧‧‧垂直軸
1418‧‧‧汲極選擇閘極
1420‧‧‧記憶體胞區域
1430‧‧‧第二陣列
1432‧‧‧第二源極
1434‧‧‧第二資料線
1440‧‧‧資料偵測器
1442‧‧‧節點
1444‧‧‧節點
1446‧‧‧開關
1447‧‧‧選擇閘極
1450‧‧‧抑制電壓源
1452‧‧‧節點
1454‧‧‧節點
1456‧‧‧開關
1457‧‧‧選擇閘極
1470‧‧‧記憶體胞
1472‧‧‧存取線
1600‧‧‧裝置
1610‧‧‧第一陣列
1611‧‧‧記憶體胞串
1612‧‧‧源極
1613‧‧‧軸
1614‧‧‧資料線
1615‧‧‧軸
1616‧‧‧源極選擇閘極
1617‧‧‧垂直軸
1618‧‧‧汲極選擇閘極
1620‧‧‧記憶體胞區域
1630‧‧‧第二陣列
1634‧‧‧第一資料線
1640‧‧‧資料偵測器
1642‧‧‧偵測器板/資料板
1644‧‧‧偵測器板
1646‧‧‧開關
1647‧‧‧選擇閘極
1650‧‧‧抑制電壓源
1652‧‧‧抑制源極板
1656‧‧‧開關
1657‧‧‧選擇閘極
1670‧‧‧記憶體胞
1672‧‧‧存取線
1802‧‧‧操作
1804‧‧‧操作
1806‧‧‧操作
1808‧‧‧操作
1902‧‧‧操作
1904‧‧‧操作
1906‧‧‧操作
2002‧‧‧操作
2004‧‧‧操作
2006‧‧‧操作
2100‧‧‧資訊處置系統
2102‧‧‧系統匯流排
2104‧‧‧晶片總成
2106‧‧‧處理器
2107‧‧‧記憶體器件
2108‧‧‧邏輯晶片
2110‧‧‧周邊組件
2111‧‧‧外部記憶體
2112‧‧‧硬碟機
2113‧‧‧可抽換式媒體
2114‧‧‧鍵盤/控制器
圖1展示根據本發明之一實施例之一記憶體器件之一方塊圖。
圖2展示根據本發明之一實施例之一記憶體串器件實例之一示意圖。
圖3展示根據本發明之一實施例之一記憶體器件之一等角方塊圖。
圖4展示根據本發明之一實施例之來自圖3之記憶體器件之一示意圖。
圖5展示根據本發明之一實施例之一記憶體器件之一等角方塊圖。
圖6展示根據本發明之一實施例之來自圖5之記憶體器件之一示 意圖。
圖7展示根據本發明之一實施例之一記憶體器件之一等角方塊圖。
圖8展示根據本發明之一實施例之來自圖7之記憶體器件之一示意圖。
圖9展示根據本發明之一實施例之一記憶體器件之一等角方塊圖。
圖10展示根據本發明之一實施例之來自圖9之記憶體器件之一示意圖。
圖11展示根據本發明之一實施例之一記憶體器件之一等角方塊圖。
圖12展示根據本發明之一實施例之來自圖11之記憶體器件之一示意圖。
圖13展示根據本發明之一實施例之一記憶體器件之一示意圖。
圖14展示根據本發明之一實施例之一記憶體器件之一等角方塊圖。
圖15展示根據本發明之一實施例之來自圖14之記憶體器件之一示意圖。
圖16展示根據本發明之一實施例之一記憶體器件之一等角方塊圖。
圖17展示根據本發明之一實施例之來自圖16之記憶體器件之一示意圖。
圖18展示根據本發明之一實施例之一實例性方法之一流程圖。
圖19展示根據本發明之一實施例之一實例性方法之一流程圖。
圖20展示根據本發明之一實施例之一實例性方法之一流程圖。
圖21展示包含根據本發明之一實施例之一記憶體器件之一資訊 處置系統。
在本發明之各種實施例之以下詳細描述中，參考構成本發明之一部分之附圖，且在附圖中，以舉例說明方式展示其中可實踐本發明之具體實施例。足夠詳細地描述此等實施例以使熟習此項技術者能夠實踐本發明。可利用其他實施例且可進行結構、邏輯及電性變化。
無論一晶圓或基板之定向如何，術語「水平」(如本申請案中所使用)被定義為平行於該晶圓或基板之習知平面或表面之一平面。術語「垂直」意指垂直於如上文所定義之水平面之一方向。無論該晶圓或基板之定向如何，諸如「在...上」、「側」(如在「側壁」中)、「更高」、「更低」、「在...上方」及「在...下方」之介詞被定義為相對於該晶圓或基板之頂面上之該習知平面或表面。
圖1展示根據本發明之一實施例之呈一記憶體器件100之形式之一裝置之一方塊圖，記憶體器件100具有含記憶體胞103之一記憶體陣列102。記憶體胞103可配置成沿著線104及線106之列及行。線104可運載信號WL0至WLm且可形成記憶體器件100之存取線(例如字線)之部分。線106可運載信號BL0至BLn且可形成記憶體器件100之資料線(例如位元線)之部分。
記憶體器件100可使用線104來存取記憶體胞103及使用線106來與記憶體胞103交換資訊(例如經由線106上所提供之信號)。一列解碼器107及一行解碼器108解碼線109(例如位址線)上之位址信號A0至AX以判定將在一記憶操作中存取記憶體胞103之何者。
記憶體器件100可執行記憶操作，諸如一讀取操作以從記憶體胞103讀取資訊，及一寫入(例如程式化)操作以將資訊寫入(例如程式化)至記憶體胞103中。記憶體器件100亦可執行一擦除操作以從記憶體胞103之部分或全部清除資訊。
一記憶體控制單元118基於線120上之控制信號而控制記憶體器件100之記憶操作。線120上之控制信號之實例包含一個或多個時脈信號及其他信號以指示記憶體器件100將執行何種操作(例如讀取操作、程式化操作或擦除操作)。
記憶體器件100外部之其他器件(例如一記憶體存取器件，諸如一處理器或一記憶體控制器)可控制線120上之控制信號之值。線120上之信號之一組合之具體值可產生可導致記憶體器件100執行一對應記憶操作(例如讀取操作、程式化操作或擦除操作)之一命令(例如讀取命令、程式化命令或擦除命令)。
記憶體器件100可包含一選擇器140(諸如一個或多個選擇閘極)，其經組態以在一記憶操作(諸如一讀取操作)中將與線106關聯之記憶體胞103可選擇地耦合至感測電路(諸如資料偵測器115)。選擇器140及記憶體胞103可實體上位於相同記憶體陣列102中。記憶體陣列102之一部分可包含記憶體胞103以儲存資訊。記憶體陣列102之另一部分可包含選擇器140。
資料偵測器115經組態以在一記憶操作(諸如一讀取操作)中判定來自記憶體胞103之資訊之值，且將呈信號形式之該資訊提供至線113(例如資料線)。資料偵測器115亦可使用線113上之信號來判定待寫入(例如程式化)至記憶體胞103中之資訊之值。
記憶體器件100可包含一輸入/輸出(I/O)電路117以在記憶體陣列102與線(例如I/O線)105之間交換資訊。線105上之信號DQ0至DQN可表示讀取自記憶體胞103或待寫入至記憶體胞103中之資訊。線105可包含記憶體器件100內之節點或其中可駐留記憶體器件100之一封裝上之接針(或焊接球等等)。記憶體器件100外部之其他器件(例如一記憶體控制器或一處理器)可透過線105、109及120而與記憶體器件100通信。
I/O電路117可對信號cSEL1至cSELn作出回應以選擇可表示讀取自記憶體胞103或程式化至記憶體胞103中之資訊之線113上之信號。行解碼器108可基於線109上之位址信號A0至AX而可選擇地啟動信號CSEL1至CSELn。I/O電路117可選擇線113上之信號以在讀取及程式化操作期間在記憶體陣列102與線105之間交換資訊。
記憶體胞103之各者可經程式化以儲存表示一位元之一部分之一值、一單個位元之一值或多個位元(諸如兩個、三個、四個或另一數目個位元)之一值之資訊。例如，記憶體胞103之各者可經程式化以儲存表示一單個位元之二進位值「0」或「1」之資訊。每個記憶體胞之單個位元有時被稱為單位階記憶體胞。在另一實例中，記憶體胞103之各者可經程式化以儲存表示多個位元之一值之資訊，諸如兩個位元之四個可能值「00」、「01」、「10」及「11」之一者、三個位元之八個可能值「000」、「001」、「010」、「011」、「100」、「101」、「110」及「111」之一者或另一數目之多個位元之其他值之一者。具有儲存多個位元之能力之一記憶體胞有時被稱為多位階記憶體胞(或多狀態記憶體胞)。
記憶體器件100可經組態以接收一供應電壓，該供應電壓包含分別位於線130及132上之供應電壓Vcc及Vss。供應電壓Vss可用作一接地電位(例如具有約零伏特之一值)。供應電壓Vcc可包含從一外部電源(諸如一電池或一交流至直流(AC-DC)轉換器電路)供應至記憶體器件100之一外部電壓。
記憶體器件100可包含一非揮發性記憶體器件且記憶體胞103可包含非揮發性記憶體胞，使得當電力(例如Vcc、Vss或兩者)與記憶體器件100斷開連接時，記憶體胞103可保存儲存於其上之資訊。例如，記憶體器件100可包括一快閃記憶體器件(諸如一反及快閃記憶體器件或一反或快閃記憶體器件)及/或另一種記憶體器件(諸如一可變電阻記 憶體器件(例如一相變或電阻性RAM器件))。
記憶體器件100可包含一記憶體器件，其中記憶體胞103可實體上位於相同器件上之多個層級中，使得記憶體胞103之部分可堆疊於記憶體器件100之一基板(例如一半導體基板)上之多個層級中之一些其他記憶體胞103上。
一般技術者可認識到，記憶體器件100可包含其他元件，其等之若干者未展示於圖1中以免使本文中所描述之實施例不清楚。
類似於或相同於下文參考圖2至圖18而描述之記憶體器件及操作，記憶體器件100可包含記憶體器件且使用記憶操作(例如讀取操作、程式化操作及擦除操作)來操作。
圖2展示根據本發明之一實施例之一記憶體器件200之一部分之一示意圖，記憶體器件200包含記憶體胞串201、202、203及204。記憶體器件200可與圖1之記憶體器件100關聯，諸如形成記憶體器件100之記憶體陣列102之一部分。
如圖2中所展示，記憶體胞串201及202可分別在節點221及222處耦合至線270。記憶體胞串203及204可分別在節點223及224處耦合至線271。記憶體胞串201、202、203及204之各者亦可耦合至線299，線299可耦合至與一源極(SRC)關聯之一線。
線270及271可結構化為導電線且可形成記憶體器件200之資料線(例如位元線)之部分以分別運載信號BL0及BL1。線299可結構化為一導電線且可形成運載信號SRC之記憶體器件200之一源極線之一部分。
如圖2中所展示，記憶體胞串201可包含具有關聯閘極231、232、233及234之記憶體胞210及具有關聯閘極213及215之電晶體212及214。記憶體胞串202可包含具有關聯閘極231、232、233及234之記憶體胞210及具有關聯閘極217及219之電晶體216及218。記憶體胞串 203可包含具有關聯閘極231、232、233及234之記憶體胞211及具有關聯閘極213及215之電晶體212及214。記憶體胞串204可包含具有關聯閘極231、232、233及234之記憶體胞211及具有關聯閘極217及219之電晶體216及218。
記憶體胞串201、202、203及204之各者中之記憶體胞(210或211)可在記憶體器件200之一基板(例如一半導體基板)上之記憶體器件200之多個層級中堆疊於彼此上。
記憶體胞串201及203之閘極213可耦合在一起以運載相同信號SGDi。記憶體胞串202及204之閘極217可耦合在一起以運載相同信號SGDj。信號SGDi及SGDj可為兩個不同信號。
記憶體胞串201及203之閘極215可耦合在一起以運載相同信號SGSi。記憶體胞串202及204之閘極219可耦合在一起以運載相同信號SGSj。信號SGSi及SGSj可為兩個不同信號。
記憶體胞串201、202、203及204之閘極231可耦合在一起以運載相同信號WL0。記憶體胞串201、202、203及204之閘極232可耦合在一起以運載相同信號WL1。記憶體胞串201、202、203及204之閘極233可耦合在一起以運載相同信號WL2。記憶體胞串201、202、203及204之閘極234可耦合在一起以運載相同信號WL3。
圖2展示兩個線(例如270及271)及耦合至各線之兩個記憶體胞串之一實例，其中各串具有四個記憶體胞。線、記憶體胞串及各記憶體胞串中之記憶體胞之數目可變動。例如，一記憶體胞串可在各串中組態有八個記憶體胞，如下文之實例中所展示。
圖3展示包含複數個堆疊陣列之一裝置300。為了說明，圖中展示包含一第一陣列310及一第二陣列330之兩個陣列。雖然圖中已展示兩個陣列，但其他實例性組態包含複數個堆疊陣列中之三個或三個以上陣列。堆疊陣列(諸如陣列310、330)增大一半導體晶片上之每單位 面積之記憶體密度。
第一陣列310包含配置成沿著軸313之列及沿著軸315之行之諸多記憶體胞串311。在一實例中，記憶體胞串311包含反及記憶體胞串。圖3之實例將記憶體胞串311展示為沿著垂直軸317定向之實質上垂直記憶體胞串。雖然實質上筆直之實質上垂直記憶體胞串311用作為一實例，但本發明之實施例不限於此。可根據本發明之一些實施例而使用其他記憶體胞串組態，諸如橫向或U形記憶體胞串311。
記憶體胞串311耦合於一源極312與一資料線314之間。在圖3之實例中，一記憶體胞區域320位於記憶體胞串311之中間。一源極選擇閘極316展示為位於記憶體胞區域320與源極312之間。在一實例中，一汲極選擇閘極318位於記憶體胞區域320與資料線314之間。第一陣列展示為具有一第一源極312及一第一資料線314，而第二陣列330展示為具有一第二源極332及一第二資料線334。
圖3中亦展示一資料偵測器340。在一實例中，資料偵測器340係一共用資料偵測器。在圖3中，資料偵測器340在節點342處耦合至第二資料線，且在節點344處進一步耦合至第一資料線314。可藉由使用一共用資料偵測器340而節省晶片面積及改良器件密度。在一實例中，資料偵測器形成於裝置300中之複數個陣列下方。在複數個陣列下方形成資料偵測器可藉由減少形成於陣列310、330之一周邊上之電路之數目而進一步改良器件密度。使用共用電路(諸如共用資料偵測器)之堆疊陣列裝置之實例可使堆疊陣列310、330等等之縮放比例增大。特定言之，可形成具有減少數目之更大電路(諸如資料偵測器)，同時堆疊更大數目個陣列。
圖4展示來自圖3之裝置300之部分之一方塊圖。源極選擇閘極316亦展示為位於記憶體胞區域320與源極312之間。在圖4中，個別源極312展示為耦合在一起作為一源極線。汲極選擇閘極318亦展示為位 於記憶體胞區域與資料線314之間。諸多個別記憶體胞350展示為沿著記憶體胞串311之垂直軸。諸多存取線352(例如字線)展示為操作記憶體胞串311中之個別記憶體胞350之各者。在一實例中，一共用驅動器用於驅動陣列之各者中之對應存取線。
圖5展示包含複數個堆疊陣列之另一實例性裝置500。為了說明，圖中展示包含一第一陣列510及一第二陣列530之兩個陣列。雖然圖中已展示兩個陣列，但其他實例性組態包含複數個堆疊陣列中之三個或三個以上陣列。在一實例中，複數個堆疊陣列中之陣列數目為偶數個陣列，如下文所討論。
第一陣列510包含配置成沿著軸513之列及沿著軸515之行之諸多記憶體胞串511。在一實例中，記憶體胞串511包含反及記憶體胞串。圖5將記憶體胞串511展示為沿著垂直軸517定向之實質上垂直記憶體胞串，但亦可使用其他組態，諸如橫向串或U形串。
記憶體胞串511耦合於一源極512與一資料線514之間。在圖5之實例中，一記憶體胞區域520位於記憶體胞串511之中間。一源極選擇閘極518展示為位於記憶體胞區域520與源極512之間。在一實例中，一汲極選擇閘極516位於記憶體胞區域520與資料線514之間。
在圖5之實例中，資料線514係一共用資料線514。圖5繪示耦合於一源極532與共用資料線514之間之第二陣列530中之記憶體胞串534。
圖5中亦展示一資料偵測器540。在一實例中，資料偵測器540係一共用資料偵測器(例如，在此情況中，共用於陣列510與530之間)。資料偵測器540在節點542處耦合至共用資料線514。在圖5之實例中，裝置500中展示兩個陣列510、530。在其他實例性實施例中，額外陣列被包含且沿著軸517進一步垂直堆疊。在一實例中，包含額外陣列對，其中各陣列對共用類似於第一陣列510及第二陣列530之一個或多 個資料線。在一實例中，使用成對陣列，複數個堆疊陣列中之陣列之數目係一偶數。在一實例中，陣列對背對背耦合。
在一實例中，一陣列相對於一成對陣列而反轉以促進一資料線之共用。在圖5中，第一陣列510相對於第二陣列530而反轉。第一陣列510之源極512位於第一陣列510之頂部上，且第二陣列530之源極532位於第二陣列530之底部上。在操作中，電流可從各自源極512、532傳導至共用資料線514，且可在資料偵測器540處被偵測。
圖6展示來自圖5之裝置500之部分之一方塊圖。源極選擇閘極518亦展示為位於記憶體胞區域520與源極512之間。汲極選擇閘極516亦展示為位於記憶體胞區域520與資料線514之間。諸多個別記憶體胞550展示為沿著記憶體胞串511之垂直軸517。諸多存取線552(例如字線)展示為操作記憶體胞串511中之個別記憶體胞550之各者。在一實例中，一共用驅動器用於驅動陣列之各者中之對應存取線。
圖7展示包含複數個堆疊陣列之一裝置700，該複數個堆疊陣列包含一第一陣列710及一第二陣列730。雖然圖中已展示兩個陣列，但其他實例性組態包含該複數個堆疊陣列中之三個或三個以上陣列。
第一陣列710包含配置成沿著軸713之列及沿著軸715之行之諸多記憶體胞串711。在一實例中，記憶體胞串711包含反及記憶體胞串。圖7之實例將記憶體胞串711展示為沿著垂直軸717定向之實質上垂直記憶體胞串。雖然實質上筆直之實質上垂直記憶體胞串711用作為一實例，但可根據本發明之實施例而使用其他組態，諸如橫向或U形記憶體胞串711。
第一陣列710之記憶體胞串711耦合於一源極712與一第一資料線714之間。在圖7之實例中，一記憶體胞區域720位於記憶體胞串711之中間。一源極資料閘極716展示為位於記憶體胞區域720與源極712之間。
圖7包含耦合於記憶體胞區域720與資料線714之間之複數個階層式選擇閘極721。在一實例中，該複數個階層式選擇閘極包含一第一選擇閘極718及一第二選擇閘極719。在一實例中，一階層式選擇閘極組態使用一第一選擇閘極來操作以橫跨複數個堆疊陣列中之一個以上陣列而選擇某一數目(下文中稱為一「區塊」)之記憶體胞串。接著，該階層式選擇閘極組態使用一第二選擇閘極來操作以從由該第一選擇閘極選擇之該區塊內選擇某一數目之記憶體胞串(例如，堆疊陣列710及730之一選定者內之選定區塊之串)。
使用一階層式選擇閘極組態之組態可減少記憶體胞串選擇電路(例如來自圖1之選擇電路140)之數量且進一步增大一給定半導體表面上之器件密度。
第一陣列710展示為具有一第一源極712及一第一資料線714，而第二陣列720展示為具有一第二源極732及一第二資料線734。圖7中亦展示一資料偵測器740。在一實例中，資料偵測器740係一共用資料偵測器。在圖7中，資料偵測器740在節點742處耦合至第二資料線734，且在節點744處進一步耦合至第一資料線714。可藉由使用一共用資料偵測器740而節省晶片面積及改良器件密度。在一實例中，資料偵測器形成於裝置700中之複數個陣列下方。
圖8展示來自圖7之裝置700之部分之一方塊圖。源極選擇閘極716亦展示為位於記憶體胞區域720與源極712之間。階層式選擇閘極721展示為耦合於記憶體胞區域720與資料線714之間。階層式選擇閘極721展示第一選擇閘極718以選擇一列區塊。階層式選擇閘極721進一步展示第二選擇閘極719以在記憶體胞串之選定區塊760內之堆疊陣列710及730之一選定者內選擇一陣列層級。
如同所展示之其他實例性組態，諸多個別記憶體胞750展示為沿著記憶體胞串711之垂直軸717。諸多存取線752(例如字線)展示為操 作記憶體胞串711中之個別記憶體胞750之各者。
圖9展示包含複數個堆疊陣列之另一實例性裝置900。為了說 明，圖中展示包含一第一陣列910及一第二陣列930之兩個陣列。雖然圖中已展示兩個陣列，但其他實例性組態包含該複數個堆疊陣列中之三個或三個以上陣列。在一實例中，該複數個堆疊陣列中之陣列數目為偶數個陣列，如下文所討論。
第一陣列910包含配置成沿著軸913之列及沿著軸915之行之諸多記憶體胞串911。在一實例中，記憶體胞串911包含反及記憶體胞串。圖9將記憶體胞串911展示為沿著垂直軸917定向之垂直記憶體胞串，但亦可使用其他組態，諸如橫向串或U形串。
記憶體胞串911耦合於一源極912與一資料線914之間。在圖9之實例中，一記憶體胞區域920位於記憶體胞串911之中間。一源極選擇閘極916展示為位於記憶體胞區域920與源極912之間。在圖9之實例中，資料線914係一共用資料線914。圖9繪示耦合於一源極932與共用資料線914之間之第二陣列930中之記憶體胞串934。
圖9進一步包含耦合於記憶體胞區域920與共用資料線914之間之複數個階層式選擇閘極921。在一實例中，該複數個階層式選擇閘極包含一第一選擇閘極918及一第二選擇閘極919。在一實例中，一階層式選擇閘極組態使用一第一選擇閘極來操作以橫跨複數個堆疊陣列中之一個以上陣列而選擇記憶體胞串之一列區塊960。接著，該階層式選擇閘極組態使用一第二選擇閘極來操作以從由該第一選擇閘極選擇之記憶體胞串之該選定區塊列內選擇記憶體胞串之一陣列層級。
圖9中亦展示一資料偵測器940。在一實例中，資料偵測器940係一共用資料偵測器。資料偵測器940在節點942處耦合至共用資料線914。在圖9之實例中，裝置900中展示兩個陣列910、930。在其他實例性實施例中，額外陣列被包含且沿著軸917進一步垂直堆疊。在一實例中，包含成對額外陣列，其中各對陣列共用類似於第一陣列910及第二陣列930之一個或多個資料線。在一實例中，使用成對陣列， 複數個堆疊陣列中之陣列數目係一偶數。
在一實例中，一陣列相對於一成對陣列而反轉以促進一資料線之共用。在圖9中，第一陣列910相對於第二陣列930而反轉。第一陣列910之源極912位於第一陣列910之頂部上，且第二陣列930之源極932位於第二陣列930之底部上。在操作中，電流可從各自源極912、932傳導至共用資料線914且在資料偵測器940處被偵測。
圖10展示來自圖9之裝置900之部分之一方塊圖。源極選擇閘極916亦展示為位於記憶體胞區域920與源極912之間。階層式選擇閘極921展示為耦合於記憶體胞區域920與共用資料線914之間。階層式選擇閘極921展示第一選擇閘極918以選擇記憶體胞串之一列區塊960。階層式選擇閘極921進一步展示第二選擇閘極919以在選定區塊列960內之堆疊陣列910及930之一選定者內選擇記憶體胞串之一陣列層級。
如同所展示之其他實例性組態，諸多個別記憶體胞950展示為沿著記憶體胞串911之垂直軸917。諸多存取線952(例如字線)展示為操作記憶體胞串911中之個別記憶體胞950之各者。
圖11展示包含複數個堆疊陣列之一裝置1100，該複數個堆疊陣列包含一第一陣列1110及一第二陣列1130。雖然圖中已展示兩個陣列，但其他實例性組態包含該複數個堆疊陣列中之三個或三個以上陣列。
第一陣列1110包含配置成沿著軸1113之列及沿著軸1115之行之諸多記憶體胞串1111。在一實例中，記憶體胞串1111包含反及記憶體胞串。圖11之實例將記憶體胞串1111展示為沿著垂直軸1117定向之實質上垂直記憶體胞串。雖然實質上筆直之實質上垂直記憶體胞串1111用作為一實例，但可根據本發明之實施例而使用其他組態，諸如橫向或U形記憶體胞串1111。
第一陣列1110之記憶體胞串1111耦合於一源極1112與一第一資料板1114之間。在一實例中，第一資料板1114耦合至沿列軸1113及行軸 1115兩者之多個記憶體胞串1111，如圖中所展示。在一實例中，第一資料板1114耦合至沿列軸1113之四行及沿行軸1115中之全部列，如上文類似實例中所展示。
在圖11之實例中，一記憶體胞區域1120位於記憶體胞串1111之中間。一源極選擇閘極1116展示為位於記憶體胞區域1120與源極1112之間。
圖11包含耦合於記憶體胞區域1120與資料板1114之間之複數個選擇閘極1121。在一實例中，該複數個選擇閘極包含一第一選擇閘極1118及一第二選擇閘極1119。在一實例中，該選擇閘極組態使用一第一選擇閘極來操作以選擇一列區塊1160。接著，該選擇閘極組態使用一第二選擇閘極來操作以從由該第一選擇閘極選擇之記憶體胞串之區塊內選擇一行區塊1160。
使用此一選擇閘極組態之組態可減少記憶體胞串選擇電路之數量，且進一步增大一給定半導體表面上之器件密度。
第一陣列1110展示為具有一第一源極1112及一第一資料板1114，而第二陣列1130展示為具有一第二源極1132及一第二資料板1134。圖11中亦展示一資料偵測器1140。在圖11中，資料偵測器DDC0 1140在節點1142處耦合至第二資料板1134。可藉由使用資料板及所繪示之選擇閘極組態而節省晶片面積及改良器件密度。在一實例中，資料偵測器形成於裝置1100中之複數個陣列下方。藉由使用資料板1114、1134，更多記憶體胞串1111耦合至一單個資料偵測器1140，且可進一步節省晶片面積。
圖12展示來自圖11之裝置1100之部分之一方塊圖。源極選擇閘極1116亦展示為位於記憶體胞區域1120與源極1112之間。選擇閘極1121展示為耦合於記憶體胞區域1120與資料板1114之間。選擇閘極1121展示第一選擇閘極1118以選擇一列區塊1160。選擇閘極1121進一步展示 第二選擇閘極1119以選擇一行區塊1160。
如同所展示之其他實例性組態，諸多個別記憶體胞1150展示為沿著記憶體胞串1111之垂直軸1117。諸多存取線1152(例如字線)展示為操作記憶體胞串1111中之個別記憶體胞1150之各者。
圖13展示包含複數個堆疊陣列之一裝置1300之部分之一方塊圖，該複數個堆疊陣列包含一第一陣列1310及一第二陣列1330。一源極選擇閘極1316展示為位於一記憶體胞區域1320與一源極1312之間。選擇閘極1321展示為耦合於第一陣列1310中之記憶體胞區域與一資料板1314之間。在圖13之實例性組態中，資料板1314係一共用資料板。選擇閘極1331進一步展示為耦合於第二陣列1330中之記憶體胞區域1320與共用資料板1314之間。在一實例中，共用資料板1314共用於第一陣列1310中之兩行與第二陣列1330中之兩行(總共四行)之間。共用資料板之其他組態可耦合至第一陣列1310及第二陣列1330中之其他數目個行。
選擇閘極1321展示耦合在一起且用於選擇一列區塊1360之第一陣列1310中之一第一選擇閘極1318及第二陣列1330中之一第一選擇閘極1338。選擇閘極1121進一步展示用於選擇一行區塊1360之第一陣列1310中之第二選擇閘極1319及第二陣列1330中之第二選擇閘極1339。
在圖13之實例中，裝置1300中展示兩個陣列1310、1330。在其他實例性實施例中，額外陣列被包含且沿著軸1317進一步垂直堆疊。在一實例中，包含成對額外陣列，其中各對陣列共用類似於第一陣列1310及第二陣列1330之一個或多個資料板1314。在一實例中，使用成對陣列，複數個堆疊陣列中之陣列數目係一偶數。
在一實例中，一陣列相對於一成對陣列而反轉以促進一資料板之共用。在圖13中，第一陣列1310相對於第二陣列1330而反轉。第一陣列1310之源極1312位於第一陣列1310之頂部上，且第二陣列1330之 一源極1332位於第二陣列1330之底部上。在操作中，電流從各自源極1312、1332傳導至共用資料線1314且在一附接式資料偵測器(圖中未展示)處被偵測。
圖14展示包含複數個堆疊陣列之一裝置1400。為了說明，圖中展示包含一第一陣列1410及一第二陣列1430之兩個陣列。雖然圖中已展示兩個陣列，但其他實例性組態包含該複數個堆疊陣列中之三個或三個以上陣列。堆疊陣列(諸如陣列1410、1430)增大一半導體晶片上之每單位面積之記憶體密度。
第一陣列1410包含配置成沿著軸1413之列及沿著軸1415之行之諸多記憶體胞串1411。在一實例中，記憶體胞串1411包含反及記憶體胞串。圖14之實例將記憶體胞串1411展示為沿著垂直軸1417定向之實質上垂直記憶體胞串。雖然實質上筆直之實質上垂直記憶體胞串1411用作為一實例，但可根據本發明之實施例而使用其他記憶體胞串組態，諸如橫向或U形記憶體胞串1411。
記憶體胞串1411耦合於一源極1412與一資料線1414之間。在圖14之實例中，一記憶體胞區域1420位於記憶體胞串1411之中間。一源極選擇閘極1416展示為位於記憶體胞區域1420與源極1412之間。在一實例中，一汲極選擇閘極1418位於記憶體胞區域1420與資料線1414之間。第一陣列展示為具有一第一源極1412及一第一資料線1414，而第二陣列1430展示為具有一第二源極1432及一第二資料線1434。
圖14中亦展示一資料偵測器1440。在一實例中，資料偵測器1440係一共用資料偵測器。在圖14中，資料偵測器1440在節點1442處透過一開關(諸如實例性開關1446)而可選擇地耦合至第二資料線1434，且在節點1444處透過一開關(諸如實例性開關1466)而進一步可選擇地耦合至第一資料線1414。可藉由使用一共用資料偵測器1440而節省晶片面積及改良器件密度。
圖14中亦展示一抑制電壓源1450。在一實例中，抑制電壓源1450係一共用抑制電壓源1450。在圖14中，抑制電壓源1450在節點1452處透過開關1456而可選擇地耦合至第二資料線1434，且在節點1454處透過一開關(諸如實例性開關1468)而進一步可選擇地耦合至第一資料線1414。可藉由使用一共用抑制電壓源1450而節省晶片面積及改良器件密度。藉由選擇性耦合資料偵測器1440及抑制電壓源1450，可抑制複數個堆疊陣列內之一陣列中之一串，而複數個堆疊陣列內之另一陣列中之一串利用資料偵測器1440。
包含一抑制電壓源1450之實例可使用抑制電壓源1450來減少記憶體胞串內之記憶體胞中之一資料狀態之無用干擾。例如，記憶體胞區域1420內之一反向偏壓抑制來自記憶體胞區域1420內之浮動閘極之無用電荷遷移。
在一實例中，資料偵測器1440透過開關1446而可選擇地耦合至資料線1434。開關1446之使用提供製造效率，此係因為類似結構已製造於陣列1410、1430內以形成記憶體胞串。開關1446包含類似於已形成於陣列1410、1430內之其他選擇閘極1418之至少一選擇閘極1447。選擇閘極1447提供資料偵測器1440至資料線1434之選擇性耦合。
關於資料偵測器1440，在一實例中，抑制電壓源1450透過開關1456而耦合至資料線1434。開關1456之使用提供製造效率，此係因為類似結構已製造於陣列1410、1430內以形成記憶體胞串。開關1456包含提供抑制電壓源1450至資料線1434之選擇性耦合之至少一選擇閘極1457。
圖15展示來自圖14之裝置1400之部分之一方塊圖。源極選擇閘極1416亦展示為位於記憶體胞區域與源極1412之間。汲極選擇閘極1418亦展示為位於記憶體胞區域與資料線1414之間。諸多個別記憶體胞1470展示為沿著記憶體胞串1411之垂直軸。諸多存取線1472(例如 字線)展示為操作記憶體胞串1411中之個別記憶體胞1470之各者。
圖15中進一步展示藉由各自開關1456、1446而可選擇地耦合至資料線1434之抑制電壓源1450及資料偵測器1440。藉由適當選擇，使用選擇閘極1457及1447，複數個堆疊陣列內之一選定區塊內之記憶體胞串可免受電擾或耦合至資料偵測器1440以使該等記憶體胞串之資料狀態被讀取。
圖16展示包含複數個堆疊陣列之一裝置1600。為了說明，圖中展示包含一第一陣列1610及一第二陣列1630之兩個陣列。雖然圖中已展示兩個陣列，但其他實例性組態包含該複數個堆疊陣列中之三個或三個以上陣列。堆疊陣列(諸如陣列1610、1630)增大一半導體晶片上之每單位面積之記憶體密度。
第一陣列1610包含配置成沿著軸1613之列及沿著軸1615之行之諸多記憶體胞串1611。在一實例中，記憶體胞串1611包含反及記憶體胞串。圖16之實例將記憶體胞串1611展示為沿著垂直軸1617定向之實質上垂直記憶體胞串。雖然實質上筆直之實質上垂直記憶體胞串1611用作為一實例，但可根據本發明之實施例而使用其他記憶體胞串組態，諸如橫向或U形記憶體胞串1611。
記憶體胞串1611耦合於一源極1612與一資料線1614之間。在圖16之實例中，一記憶體胞區域1620位於記憶體胞串1611之中間。一源極選擇閘極1616展示為位於記憶體胞區域1620與源極1612之間。在一實例中，一汲極選擇閘極1618位於記憶體胞區域1620與資料線1614之間。
圖16中亦展示一資料偵測器1640。在一實例中，資料偵測器1640係一共用資料偵測器(在此情況中，與不同陣列之資料線相反，其共用於相同陣列之諸多資料線之間)。在圖16中，例如，資料偵測器1640透過偵測器板1642及開關(諸如開關1646)而可選擇地耦合至一 第一資料線1634，且透過偵測器板1642及開關(諸如開關1646)而進一步可選擇地耦合至第二資料線、第三資料線及第四資料線(當前未標記)。可藉由使用一共用資料偵測器1640而節省晶片面積及改良器件密度。藉由使用一偵測器板(諸如偵測器板1642)，可藉由將一資料偵測器1640可選擇地耦合至相同陣列1630之一個以上資料線而進一步節省晶片面積。在圖16所展示之實例中，各偵測器板1642、1644藉由開關而可選擇地耦合至四個相鄰資料線。四個相鄰資料線用作為一實例。在其他實例中，其他數目個資料線可選擇地耦合至一偵測器板。
圖16中亦展示一抑制電壓源1650。在一實例中，抑制電壓源1650係一共用抑制電壓源1650。在圖16中，抑制電壓源1650透過抑制源極板1652及開關1656而可選擇地耦合至第一資料線1634。在一實例中，抑制電壓源1650亦可選擇地耦合至第二資料線、第三資料線、第四資料線、第六資料線、第七資料線及第八資料線(當前未標記)。類似於上文所描述之偵測器板，藉由使用一抑制源極板1652，可藉由將抑制電壓源1650可選擇地耦合至相同陣列1630之一個以上資料線(及可能耦合至其他陣列之資料線，諸如資料線1614)而進一步節省晶片面積。
可藉由使用一共用抑制電壓源1650而節省晶片面積及改良器件密度。藉由使用資料偵測器1640與抑制電壓源1650之選擇性耦合，可抑制複數個堆疊陣列內之一選定記憶體胞串或記憶體胞串群組，而複數個堆疊陣列內之另一記憶體胞串利用資料偵測器1640。
在一實例中，資料板1642及抑制源極板1652可選擇地耦合至相同陣列1630之不同數目個資料線。因此，在圖16之實例中，一單個抑制源極板1652展示為耦合至第二陣列1630之某一數目個資料線，而多個資料板(其包含資料板1642)耦合至第二陣列1630之相同數目個資料線。一抑制電壓源1650能夠將一電壓有效驅動至諸多資料線，而一給 定資料偵測器1640可受限於其可有效服務之某一數目個資料線。在此一組態中，可期望使一單個抑制源極板1652可選擇地耦合至某一數目個資料線，而多個資料板1642可選擇地耦合至相同資料線。
類似於來自圖14及圖15之實例，在一實例中，資料偵測器1640透過一開關(例如開關1646)而可選擇地耦合至資料線(例如資料線1634)。開關之使用提供製造效率。開關1646亦包含類似於已形成於陣列1610、1630內之其他選擇閘極1618之至少一選擇閘極1647。關於資料偵測器1640，在一實例中，抑制電壓源1650透過開關(諸如開關1656)而可選擇地耦合至資料線(例如資料線1634)。
圖17展示來自圖16之裝置1600之部分之一方塊圖。源極選擇閘極1616亦展示為位於記憶體胞區域1620與源極1612之間。汲極選擇閘極1618亦展示為位於記憶體胞區域1620與資料線1614之間。諸多個別記憶體胞1670展示為沿著記憶體胞串1611之垂直軸。諸多存取線1672(例如字線)展示為操作記憶體胞串1611中之個別記憶體胞1670之各者。
圖17中進一步展示藉由各自開關1656、1646而可選擇地耦合至資料線1634之抑制電壓源1650及資料偵測器1640。藉由適當選擇，使用選擇閘極1657及1647，耦合至資料線1634之一記憶體胞串可免受電擾或耦合至資料偵測器1640以使一資料狀態被讀取。
圖18展示可與所描述之選定裝置實例一起使用之一實例性操作方法。在操作1802中，在複數個堆疊陣列內之一第一陣列中選擇一第一記憶體胞串。在操作1804中，在一共用資料偵測器處偵測該第一記憶體胞串內之一記憶體胞之資料狀態。在操作1806中，在複數個堆疊陣列內之一第二陣列中選擇一第二記憶體胞串。在操作1808中，在該共用資料偵測器處偵測該第二記憶體胞串內之一記憶體胞之資料狀態。
圖19展示可與所描述之選定裝置實例一起使用之另一實例性操作方法。在操作1902中，使用一第一選擇閘極來橫跨複數個堆疊陣列內之一個以上陣列而選擇複數個記憶體胞串。在操作1904中，使用一第二選擇閘極來選擇該複數個選定記憶體胞串之一記憶體胞串。在操作1906中，偵測該選定記憶體胞串內之一記憶體胞之資料狀態。
圖20展示可與所描述之選定裝置實例一起使用之另一實例性操作方法。在操作2002中，在複數個堆疊陣列之一陣列中選擇一第一記憶體胞串。在操作2004中，在一共用資料偵測器處偵測該第一記憶體胞串內之一記憶體胞之資料狀態。在操作2006中，使用一共用抑制電壓源來抑制該複數個堆疊陣列中之一第二記憶體胞串中之電擾。
圖21中包含一裝置(諸如一電腦)之一實施例以展示高階器件應用之一實施例。圖21係併入至少一晶片或晶片總成2104之一資訊處置系統2100之一方塊圖，該至少一晶片或晶片總成包含根據本發明之一實施例之一記憶體器件2107。在一實例中，記憶體器件2107包含記憶體胞串之複數個堆疊陣列，如前述實施例之任何者中所描述。
圖21中所展示之資訊處置系統2100僅為其中可使用本發明之一系統之一實例。其他實例包含(但不限於)個人資料助理(PDA)、視訊遊戲機、電話、MP3播放器、飛行器、衛星、軍用車輛等等。
在此實例中，資訊處置系統2100包括一資料處理系統，其包含一系統匯流排2102以耦合該系統之各種組件。系統匯流排2102在資訊處置系統2100之各種組件之間提供通信鏈路，且可實施為一單個匯流排、匯流排之一組合或以任何其他適宜方式實施。
晶片總成2104耦合至系統匯流排2102。晶片總成2104可包含任何電路或電路之可操作相容組合。在一實施例中，晶片總成2104包含可為任何類型之一處理器2106。如本文中所使用，「處理器」意指任何類型之計算電路，諸如(但不限於)一微處理器、一微控制器、一圖 形處理器、一數位信號處理器(DSP)或任何其他類型之處理器或處理電路。多個處理器(諸如「多核」器件)亦在本發明之範疇內。
在一實施例中，晶片總成2104中包含一記憶體器件2107，其包含前文所描述之任何記憶體器件或器件陣列。一般技術者將認識到，各種記憶體器件組態可用在晶片總成2104中。可接受類型之記憶體晶片包含(但不限於)非揮發性記憶體組態，諸如反及記憶體或反或記憶體。
在一實施例中，晶片總成2104中包含除處理器晶片之外之額外邏輯晶片2108。除一處理器之外之一邏輯晶片2108之一實例包含一類比至數位轉換器。本發明之一實施例中亦包含邏輯晶片2108上之其他電路，諸如客製電路、特殊應用積體電路(ASIC)等等。
資訊處置系統2100亦可包含一外部記憶體2111，其繼而可包含適宜於特定應用之一個或多個記憶體元件(諸如一個或多個硬碟機2112)及/或處置可抽換式媒體2113(諸如光碟(CD)、數位視訊光碟(DVD)、快閃碟及類似物)之一個或多個碟機。資訊處置系統2100之外部記憶體2111中可包含如前述實例之任何者中所描述般建構之一記憶體。
資訊處置系統2100亦可包含：一顯示器件2109，諸如一監視器；額外周邊組件2110，諸如揚聲器等等；及一鍵盤及/或控制器2114，其可包含滑鼠、觸控螢幕或任何其他器件以允許一系統使用者將資訊輸入至資訊處置系統2100中及從資訊處置系統2100接收資訊。
雖然已描述本發明之諸多實施例，但以上列項並不意欲具窮舉性。雖然本文中已繪示及描述具體實施例，但一般技術者應瞭解，經計算以實現相同用途之任何配置可替代所展示之具體實施例。本申請案意欲涵蓋本發明之任何調適或變動。應瞭解，以上描述意欲具說明性且非限制性。熟習此項技術者將在研習以上描述之後明白上述實施例及其他實施例之組合。

Claims (19)

  1. 一種記憶體裝置，其包括：複數個堆疊陣列，其等包括多個垂直記憶體胞串之一第一陣列與堆疊在該第一陣列之頂部上之多個垂直記憶體胞串之一第二陣列；與該複數個堆疊記憶體陣列之至少一者中之多個垂直記憶體胞串之多個列相關聯之多個資料板；及針對與該等資料板之個別一者相關聯之該等垂直記憶體胞串之每一者，在該垂直記憶體胞串之一記憶體胞區域與該等資料板之該個別一者之間耦合之複數個選擇閘極；其中該等資料板之該個別一者由在該第一陣列與該第二陣列中之該等垂直記憶體胞串之一些共用，且其中該等資料板之該個別一者耦合至在該第一陣列中之該等垂直記憶體胞串之兩個相鄰行與在該第二陣列中之該等垂直記憶體胞串之兩個相鄰行。
  2. 如請求項1之裝置，其中在該複數個堆疊記憶體陣列之至少一者中之垂直記憶體胞串之該多個列包含垂直記憶體胞串之四個相鄰列。
  3. 如請求項1之裝置，其中該等資料板包含一第一資料板及一第二資料板，其中該第一陣列之垂直記憶體胞串之多個列耦合至該第一資料板，且其中該第二陣列之垂直記憶體胞串之多個列耦合至該第二資料板。
  4. 如請求項3之裝置，其進一步包含：耦合至該第一資料板之一第一資料偵測器及耦合至該第二資料板之一第二資料偵測器。
  5. 如請求項3之裝置，其中在該第一陣列之該等垂直記憶體胞串之每一者包括耦合在該串之一記憶體胞區域與該第一資料板之間之複數個選擇閘極。
  6. 如請求項3之裝置，其中在該第二陣列之該等垂直記憶體胞串之每一者包括耦合在該串之一記憶體胞區域與該第二資料板之間之複數個選擇閘極。
  7. 如請求項1之裝置，其中該複數個選擇閘極包括一第一選擇閘極以選擇一個別列區塊。
  8. 如請求項7之裝置，其中該等區塊之每一者包括來自該第一陣列之一垂直記憶體胞串及來自該第二陣列之一垂直記憶體胞串。
  9. 如請求項7之裝置，其中該複數個選擇閘極包括一第二選擇閘極以選擇一個別行區塊。
  10. 一種記憶體裝置，其包括：複數個堆疊陣列，其等包括多個垂直記憶體胞串之一第一陣列與堆疊在該第一陣列之頂部上之多個垂直記憶體胞串之一第二陣列；與該複數個堆疊記憶體陣列之至少一者之多個垂直記憶體胞串之多個列相關聯之一資料板；及針對與該資料板相關聯之該等垂直記憶體胞串之每一者，在該垂直記憶體胞串之一記憶體胞區域與該資料板之間耦合之複數個選擇閘極；其中該複數個選擇閘極包括一第一選擇閘極以選擇一個別列區塊，且其中該個別列區塊中之一區塊包括來自該第一陣列之一垂直記憶體胞串與來自該第二陣列之一垂直記憶體胞串。
  11. 如請求項10之裝置，其中該等垂直記憶體胞串包括多個NAND記憶體胞串。
  12. 如請求項10之裝置，其中該等垂直記憶體胞串之每一者包括一記憶體胞區域，其具有安置在該記憶體胞區域與一資料線間之一汲極選擇閘極，該垂直記憶體胞串耦合至該資料線。
  13. 如請求項12之裝置，其中該汲極選擇閘極包含耦合在該垂直記憶體胞串之該記憶體胞區域與該資料線之間之複數個階層式選擇閘極，該垂直記憶體胞串耦合至該資料線。
  14. 如請求項10之裝置，其中該等垂直記憶體胞串之每一者包括安置在一記憶體胞區域與一源極間之一源極選擇閘極，該垂直記憶體胞串耦合至該源極。
  15. 如請求項10之裝置，其中該等垂直記憶體胞串與該複數個堆疊記憶體陣列之一垂直軸垂直對準。
  16. 一種操作一記憶體裝置之方法，其包含：選擇在複數個堆疊陣列之一第一陣列中之一第一垂直記憶體胞串，該複數個堆疊陣列在該複數個堆疊陣列之陣列之間具有垂直經對準之多個記憶體胞串，其中該第一陣列之一些垂直記憶體胞串在一第一源極與一共用資料線之間耦合；在一共用資料偵測器處偵測在該第一垂直記憶體胞串中之一記憶體胞之一第一資料狀態；選擇在該複數個堆疊陣列之一第二陣列之一第二垂直記憶體胞串；及在該共用資料偵測器處偵測在該第二垂直記憶體胞串中之一記憶體胞之一第二資料狀態，其中該第二陣列之多個垂直記憶體胞串在一第二源極與該共用資料線之間耦合，且實質上與該第一陣列之多個垂直記憶體胞串垂直對準。
  17. 如請求項16之方法，其中偵測該第一資料狀態包括透過一第一資料線偵測該第一資料狀態，且其中偵測該第二資料狀態包括透過一第二資料線偵測該第二資料狀態。
  18. 如請求項16之方法，其中偵測該第一資料狀態包括透過該共用資料線偵測該第一資料狀態。
  19. 如請求項16之方法，其中偵測該第二資料狀態包括透過該共用資料線偵測該第二資料狀態。
TW104143893A 2012-06-15 2013-06-14 用於三維反及記憶體之架構 TWI643202B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/524,872 2012-06-15
US13/524,872 US8964474B2 (en) 2012-06-15 2012-06-15 Architecture for 3-D NAND memory

Publications (2)

Publication Number Publication Date
TW201612899A TW201612899A (en) 2016-04-01
TWI643202B true TWI643202B (zh) 2018-12-01

Family

ID=49755771

Family Applications (3)

Application Number Title Priority Date Filing Date
TW102121223A TWI524356B (zh) 2012-06-15 2013-06-14 用於三維反及記憶體之架構
TW107136222A TWI680464B (zh) 2012-06-15 2013-06-14 用於三維反及記憶體之架構
TW104143893A TWI643202B (zh) 2012-06-15 2013-06-14 用於三維反及記憶體之架構

Family Applications Before (2)

Application Number Title Priority Date Filing Date
TW102121223A TWI524356B (zh) 2012-06-15 2013-06-14 用於三維反及記憶體之架構
TW107136222A TWI680464B (zh) 2012-06-15 2013-06-14 用於三維反及記憶體之架構

Country Status (3)

Country Link
US (4) US8964474B2 (zh)
TW (3) TWI524356B (zh)
WO (1) WO2013188399A1 (zh)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8860117B2 (en) 2011-04-28 2014-10-14 Micron Technology, Inc. Semiconductor apparatus with multiple tiers of memory cells with peripheral transistors, and methods
US8964474B2 (en) 2012-06-15 2015-02-24 Micron Technology, Inc. Architecture for 3-D NAND memory
US9093152B2 (en) 2012-10-26 2015-07-28 Micron Technology, Inc. Multiple data line memory and methods
US9147493B2 (en) 2013-06-17 2015-09-29 Micron Technology, Inc. Shielded vertically stacked data line architecture for memory
US9324437B2 (en) 2014-07-30 2016-04-26 Macronix International Co., Ltd. Systems and methods for trimming control transistors for 3D NAND flash
US9679650B1 (en) 2016-05-06 2017-06-13 Micron Technology, Inc. 3D NAND memory Z-decoder
US10074430B2 (en) * 2016-08-08 2018-09-11 Micron Technology, Inc. Multi-deck memory device with access line and data line segregation between decks and method of operation thereof
CN110235199B (zh) 2017-01-30 2023-01-10 美光科技公司 包括多个存储器阵列叠组的集成存储器组合件
US10262715B2 (en) 2017-03-27 2019-04-16 Micron Technology, Inc. Multiple plate line architecture for multideck memory array
US10170188B1 (en) 2017-08-31 2019-01-01 Micron Technology, Inc. 3D memory device including shared select gate connections between memory blocks
CN109219885A (zh) * 2018-07-20 2019-01-15 长江存储科技有限责任公司 三维存储器件
CN111276486B (zh) 2018-12-07 2021-03-12 长江存储科技有限责任公司 新型3d nand存储器件及其形成方法
US10580795B1 (en) 2019-08-15 2020-03-03 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
US11450381B2 (en) * 2019-08-21 2022-09-20 Micron Technology, Inc. Multi-deck memory device including buffer circuitry under array
US11508746B2 (en) 2019-10-25 2022-11-22 Micron Technology, Inc. Semiconductor device having a stack of data lines with conductive structures on both sides thereof
US11217601B2 (en) 2019-10-29 2022-01-04 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
US11309328B2 (en) 2019-10-29 2022-04-19 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
US11605588B2 (en) 2019-12-20 2023-03-14 Micron Technology, Inc. Memory device including data lines on multiple device levels
US11424262B2 (en) 2020-03-17 2022-08-23 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
US11423960B2 (en) * 2020-10-30 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device
JP2022191630A (ja) * 2021-06-16 2022-12-28 キオクシア株式会社 半導体記憶装置
CN117594091A (zh) * 2022-08-12 2024-02-23 爱普科技股份有限公司 具有分段式数据线结构的存储装置
US12550328B2 (en) 2022-11-29 2026-02-10 SanDisk Technologies, Inc. Three-dimensional memory device including a mid-stack source layer and methods for forming the same
KR20240118262A (ko) * 2023-01-27 2024-08-05 에스케이하이닉스 주식회사 반도체 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5805498A (en) * 1995-09-19 1998-09-08 Samsung Electronics, Co., Ltd. Nonvolatile semiconductor memory device having a sense amplifier coupled to memory cell strings with reduced number of selection transistors
US20060245249A1 (en) * 2005-04-27 2006-11-02 Hwang Sang W Nonvolatile memory devices that support virtual page storage using odd-state memory cells and methods of programming same
US20090168534A1 (en) * 2008-01-02 2009-07-02 Samsung Electronics Co., Ltd. Three-dimensional memory device with multi-plane architecture

Family Cites Families (140)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3825907A (en) 1971-07-26 1974-07-23 Ampex Planar core memory stack
US4811082A (en) 1986-11-12 1989-03-07 International Business Machines Corporation High performance integrated circuit packaging structure
DE19523775C2 (de) 1994-06-29 2001-12-06 Toshiba Kawasaki Kk Nichtflüchtige Halbleiterspeichervorrichtung
JP3544743B2 (ja) 1995-04-17 2004-07-21 株式会社東芝 半導体記憶装置
KR0169418B1 (ko) * 1995-10-30 1999-02-01 김광호 페이지 소거시 데이터의 자기 보존회로를 가지는 불휘발성 반도체 메모리
KR100205240B1 (ko) * 1996-09-13 1999-07-01 윤종용 단일 비트 및 다중 비트 셀들이 장착된 불휘발성 반도체 메모리 장치
KR100200930B1 (ko) 1996-12-06 1999-06-15 윤종용 버스트 모드동작에 적합한 반도체 메모리 장치의 로우 디코더
US6344814B1 (en) 1999-12-10 2002-02-05 Winbond Electronics Corporation Driving circuit
JP3543946B2 (ja) 2000-04-14 2004-07-21 日本電気株式会社 電界効果型トランジスタ及びその製造方法
JP4157269B2 (ja) 2000-06-09 2008-10-01 株式会社東芝 半導体記憶装置
JP3770171B2 (ja) 2002-02-01 2006-04-26 ソニー株式会社 メモリ装置およびそれを用いたメモリシステム
KR100642186B1 (ko) 2002-04-04 2006-11-10 가부시끼가이샤 도시바 상-변화 메모리 디바이스
US6903982B2 (en) 2002-10-10 2005-06-07 Infineon Technologies Ag Bit line segmenting in random access memories
KR100536613B1 (ko) 2004-04-09 2005-12-14 삼성전자주식회사 프로그램 시간을 단축할 수 있는 노어형 플래시 메모리장치 및 그것의 프로그램 방법
JP4713143B2 (ja) * 2004-12-15 2011-06-29 富士通セミコンダクター株式会社 半導体記憶装置
US7177191B2 (en) * 2004-12-30 2007-02-13 Sandisk 3D Llc Integrated circuit including memory array incorporating multiple types of NAND string structures
JP2006252624A (ja) * 2005-03-09 2006-09-21 Toshiba Corp 半導体記憶装置
KR100702011B1 (ko) 2005-03-16 2007-03-30 삼성전자주식회사 다중 게이트 트랜지스터들을 채택하는 씨모스 에스램 셀들및 그 제조방법들
JP4762986B2 (ja) 2005-06-30 2011-08-31 スパンション エルエルシー 不揮発性記憶装置、および不揮発性記憶装置の制御方法
US20090224330A1 (en) 2005-07-28 2009-09-10 Hong Chang Min Semiconductor Memory Device and Method for Arranging and Manufacturing the Same
KR20100003629A (ko) 2008-07-01 2010-01-11 삼성전자주식회사 적층 트랜지스터들을 구비하는 반도체 메모리 장치 및 이장치의 제조 방법
US7212447B2 (en) 2005-08-04 2007-05-01 Micron Technology, Inc. NAND flash memory cell programming
TWI266423B (en) 2005-12-23 2006-11-11 Ind Tech Res Inst Three-dimensional thin-film transistor nano-die memory device and manufacturing method thereof
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US7554832B2 (en) 2006-07-31 2009-06-30 Sandisk 3D Llc Passive element memory array incorporating reversible polarity word line and bit line decoders
US7499366B2 (en) 2006-07-31 2009-03-03 Sandisk 3D Llc Method for using dual data-dependent busses for coupling read/write circuits to a memory array
JP5100080B2 (ja) 2006-10-17 2012-12-19 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP4945248B2 (ja) 2007-01-05 2012-06-06 株式会社東芝 メモリシステム、半導体記憶装置及びその駆動方法
US7800400B2 (en) * 2007-01-12 2010-09-21 Altera Corporation Configuration random access memory
JP5460950B2 (ja) 2007-06-06 2014-04-02 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
CN101548336B (zh) 2007-06-22 2012-07-11 松下电器产业株式会社 电阻变化型非易失性存储装置
JP2009212280A (ja) 2008-03-04 2009-09-17 Toshiba Corp 不揮発性半導体記憶装置の製造方法
JP2009245556A (ja) 2008-03-31 2009-10-22 Toshiba Corp 半導体記憶装置
JP2009266944A (ja) 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
JP2009266946A (ja) 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
JP5259242B2 (ja) * 2008-04-23 2013-08-07 株式会社東芝 三次元積層不揮発性半導体メモリ
JP5072696B2 (ja) * 2008-04-23 2012-11-14 株式会社東芝 三次元積層不揮発性半導体メモリ
JP5283960B2 (ja) 2008-04-23 2013-09-04 株式会社東芝 三次元積層不揮発性半導体メモリ
US8098520B2 (en) 2008-04-25 2012-01-17 Seagate Technology Llc Storage device including a memory cell having multiple memory layers
JP4775407B2 (ja) 2008-05-30 2011-09-21 カシオ計算機株式会社 表示装置
KR101469106B1 (ko) 2008-07-02 2014-12-05 삼성전자주식회사 3차원 반도체 장치, 그 동작 방법 및 제조 방법
US8130528B2 (en) 2008-08-25 2012-03-06 Sandisk 3D Llc Memory system with sectional data lines
JP2010073246A (ja) 2008-09-17 2010-04-02 Toshiba Corp 不揮発性半導体記憶装置
US8195899B2 (en) 2008-09-26 2012-06-05 Micron Technology, Inc. Memory cell operation
US8762621B2 (en) 2008-10-28 2014-06-24 Micron Technology, Inc. Logical unit operation
JP5364336B2 (ja) 2008-11-04 2013-12-11 株式会社東芝 半導体記憶装置
KR20100083566A (ko) 2009-01-14 2010-07-22 삼성전자주식회사 적층 구조의 비휘발성 메모리 소자, 메모리 카드 및 전자 시스템
JP2010165794A (ja) 2009-01-14 2010-07-29 Toshiba Corp 半導体記憶装置
JP5388600B2 (ja) 2009-01-22 2014-01-15 株式会社東芝 不揮発性半導体記憶装置の製造方法
US8276042B2 (en) 2009-02-03 2012-09-25 Micron Technology, Inc. Determining sector status in a memory device
KR101573697B1 (ko) 2009-02-11 2015-12-02 삼성전자주식회사 수직 폴딩 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR101495799B1 (ko) 2009-02-16 2015-03-03 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
JP5330017B2 (ja) 2009-02-17 2013-10-30 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
KR20100095721A (ko) 2009-02-23 2010-09-01 주식회사 하이닉스반도체 불휘발성 메모리 장치의 동작 방법 및 이를 구현하는 불휘발성 메모리 장치
JP2010199235A (ja) 2009-02-24 2010-09-09 Toshiba Corp 不揮発性半導体記憶装置
TWI433302B (zh) 2009-03-03 2014-04-01 旺宏電子股份有限公司 積體電路自對準三度空間記憶陣列及其製作方法
JP4846813B2 (ja) 2009-03-12 2011-12-28 株式会社東芝 不揮発性半導体記憶装置
JP4856203B2 (ja) 2009-03-23 2012-01-18 株式会社東芝 不揮発性半導体記憶装置
US8173987B2 (en) 2009-04-27 2012-05-08 Macronix International Co., Ltd. Integrated circuit 3D phase change memory array and manufacturing method
US8829646B2 (en) 2009-04-27 2014-09-09 Macronix International Co., Ltd. Integrated circuit 3D memory array and manufacturing method
KR101618063B1 (ko) 2009-06-10 2016-05-04 삼성전자주식회사 비휘발성 반도체 메모리 장치 및 그것의 독출 방법
US20100314678A1 (en) 2009-06-12 2010-12-16 Se-Yun Lim Non-volatile memory device and method for fabricating the same
KR101635504B1 (ko) 2009-06-19 2016-07-04 삼성전자주식회사 3차원 수직 채널 구조를 갖는 불 휘발성 메모리 장치의 프로그램 방법
KR101572830B1 (ko) * 2009-06-22 2015-11-30 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법, 비휘발성 메모리 장치 및 비휘발성 메모리 시스템
JP2011003833A (ja) 2009-06-22 2011-01-06 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR101616089B1 (ko) 2009-06-22 2016-04-28 삼성전자주식회사 3차원 반도체 메모리 소자
KR20100137884A (ko) * 2009-06-23 2010-12-31 삼성전자주식회사 워드 라인 저항을 보상하는 가변 저항 메모리 장치
JP5398378B2 (ja) 2009-06-24 2014-01-29 株式会社東芝 半導体記憶装置及びその製造方法
JP2011040706A (ja) 2009-07-15 2011-02-24 Toshiba Corp 不揮発性半導体記憶装置
JP4987918B2 (ja) 2009-08-27 2012-08-01 株式会社東芝 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
JP2011061159A (ja) 2009-09-14 2011-03-24 Toshiba Corp 不揮発性半導体記憶装置
JP2011142276A (ja) 2010-01-08 2011-07-21 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
JP4936484B2 (ja) * 2010-03-17 2012-05-23 シャープ株式会社 不揮発性半導体記憶装置
US8437192B2 (en) 2010-05-21 2013-05-07 Macronix International Co., Ltd. 3D two bit-per-cell NAND flash memory
US8542534B2 (en) * 2010-04-08 2013-09-24 Micron Technology, Inc. Select gate programming in a memory device
KR101772117B1 (ko) 2010-09-03 2017-08-28 삼성전자 주식회사 저항 스위치 기반의 로직 회로를 갖는 적층 구조의 반도체 메모리 장치 및 그 제조방법
US8638632B2 (en) 2010-09-23 2014-01-28 Micron Technology, Inc. Access line management in a memory device
JP2012119013A (ja) 2010-11-29 2012-06-21 Toshiba Corp 不揮発性半導体記憶装置
US8681555B2 (en) 2011-01-14 2014-03-25 Micron Technology, Inc. Strings of memory cells having string select gates, memory devices incorporating such strings, and methods of accessing and forming the same
US8724390B2 (en) 2011-01-19 2014-05-13 Macronix International Co., Ltd. Architecture for a 3D memory array
KR20120088360A (ko) 2011-01-31 2012-08-08 삼성전자주식회사 불휘발성 메모리 장치의 동작 방법
US8860117B2 (en) 2011-04-28 2014-10-14 Micron Technology, Inc. Semiconductor apparatus with multiple tiers of memory cells with peripheral transistors, and methods
US9086983B2 (en) 2011-05-31 2015-07-21 Micron Technology, Inc. Apparatus and methods for providing data integrity
US8589761B2 (en) 2011-05-31 2013-11-19 Micron Technology, Inc. Apparatus and methods for providing data integrity
US9076528B2 (en) 2011-05-31 2015-07-07 Micron Technology, Inc. Apparatus including memory management control circuitry and related methods for allocation of a write block cluster
US8619471B2 (en) 2011-07-27 2013-12-31 Micron Technology, Inc. Apparatuses and methods including memory array data line selection
KR101818506B1 (ko) 2011-08-22 2018-01-15 삼성전자 주식회사 3차원 반도체 메모리 장치
KR20130024304A (ko) 2011-08-31 2013-03-08 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US8709894B2 (en) 2011-09-16 2014-04-29 Micron Technology, Inc. 3D structured memory devices and methods for manufacturing thereof
US8837222B2 (en) 2011-10-26 2014-09-16 Micron Technology, Inc. Methods and apparatuses including a select transistor having a body region including monocrystalline semiconductor material and/or at least a portion of its gate located in a substrate
KR101917192B1 (ko) 2012-03-12 2018-11-12 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 읽기 방법
US9111620B2 (en) 2012-03-30 2015-08-18 Micron Technology, Inc. Memory having memory cell string and coupling components
US10170187B2 (en) 2012-04-02 2019-01-01 Micron Technology, Inc. Apparatuses and methods using negative voltages in part of memory write read, and erase operations
US9171627B2 (en) 2012-04-11 2015-10-27 Aplus Flash Technology, Inc. Non-boosting program inhibit scheme in NAND design
US10504596B2 (en) 2012-04-18 2019-12-10 Micron Technology, Inc. Apparatuses and methods of forming apparatuses using a partial deck-by-deck process flow
US8964474B2 (en) 2012-06-15 2015-02-24 Micron Technology, Inc. Architecture for 3-D NAND memory
US10541029B2 (en) 2012-08-01 2020-01-21 Micron Technology, Inc. Partial block memory operations
US8780631B2 (en) 2012-08-21 2014-07-15 Micron Technology, Inc. Memory devices having data lines included in top and bottom conductive lines
US9117503B2 (en) 2012-08-29 2015-08-25 Micron Technology, Inc. Memory array plane select and methods
US8811084B2 (en) 2012-08-30 2014-08-19 Micron Technology, Inc. Memory array with power-efficient read architecture
US9595533B2 (en) 2012-08-30 2017-03-14 Micron Technology, Inc. Memory array having connections going through control gates
JP2014063556A (ja) 2012-09-24 2014-04-10 Toshiba Corp 不揮発性半導体記憶装置
US8891280B2 (en) 2012-10-12 2014-11-18 Micron Technology, Inc. Interconnection for memory electrodes
US8958244B2 (en) 2012-10-16 2015-02-17 Conversant Intellectual Property Management Inc. Split block decoder for a nonvolatile memory device
US9704580B2 (en) 2012-10-22 2017-07-11 Conversant Intellectual Property Management Inc. Integrated erase voltage path for multiple cell substrates in nonvolatile memory devices
US9093152B2 (en) 2012-10-26 2015-07-28 Micron Technology, Inc. Multiple data line memory and methods
US9064577B2 (en) 2012-12-06 2015-06-23 Micron Technology, Inc. Apparatuses and methods to control body potential in memory operations
KR20140088385A (ko) 2013-01-02 2014-07-10 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20140088384A (ko) 2013-01-02 2014-07-10 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20140089792A (ko) 2013-01-07 2014-07-16 에스케이하이닉스 주식회사 반도체 장치
US9224474B2 (en) 2013-01-09 2015-12-29 Macronix International Co., Ltd. P-channel 3D memory array and methods to program and erase the same at bit level and block level utilizing band-to-band and fowler-nordheim tunneling principals
KR20140100143A (ko) 2013-02-05 2014-08-14 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법 및 읽기 방법
US9208833B2 (en) 2013-04-23 2015-12-08 Micron Technology Sequential memory operation without deactivating access line signals
US8953387B2 (en) 2013-06-10 2015-02-10 Micron Technology, Inc. Apparatuses and methods for efficient write in a cross-point array
US9147493B2 (en) 2013-06-17 2015-09-29 Micron Technology, Inc. Shielded vertically stacked data line architecture for memory
KR20150002002A (ko) 2013-06-28 2015-01-07 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20150002000A (ko) 2013-06-28 2015-01-07 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR20150002001A (ko) 2013-06-28 2015-01-07 에스케이하이닉스 주식회사 반도체 메모리 장치
HK1210647A1 (zh) 2013-08-19 2016-04-29 Kabushiki Kaisha Toshiba 存储系统
JP2015053094A (ja) 2013-09-06 2015-03-19 株式会社東芝 半導体記憶装置
KR102180299B1 (ko) 2014-02-07 2020-11-18 에스케이하이닉스 주식회사 반도체 장치
KR102225989B1 (ko) 2014-03-04 2021-03-10 삼성전자주식회사 불휘발성 메모리 시스템 및 그것의 동작 방법
JP2015176620A (ja) 2014-03-14 2015-10-05 株式会社東芝 半導体記憶装置
US11018149B2 (en) 2014-03-27 2021-05-25 Intel Corporation Building stacked hollow channels for a three dimensional circuit device
KR20150135903A (ko) 2014-05-26 2015-12-04 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 시스템과 이의 동작 방법
JP6199835B2 (ja) 2014-08-28 2017-09-20 東芝メモリ株式会社 半導体記憶装置及びデータ消去方法
KR20160036143A (ko) 2014-09-24 2016-04-04 에스케이하이닉스 주식회사 전압 강하 현상이 개선된 비휘발성 메모리 장치 및 그 구동방법
US9362300B2 (en) 2014-10-08 2016-06-07 Micron Technology, Inc. Apparatuses and methods for forming multiple decks of memory cells
US9349458B2 (en) 2014-10-16 2016-05-24 Sandisk Technologies Inc. Biasing of unselected blocks of non-volatile memory to reduce loading
KR102293136B1 (ko) 2014-10-22 2021-08-26 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법
KR102397016B1 (ko) 2014-11-24 2022-05-13 삼성전자주식회사 불휘발성 메모리 시스템의 동작 방법
US10210937B2 (en) 2014-12-08 2019-02-19 SK Hynix Inc. Semiconductor storage device with multiple blocks
US9881674B2 (en) 2014-12-11 2018-01-30 Micron Technology, Inc. Sequential write and sequential write verify in memory device
US9972391B2 (en) 2014-12-17 2018-05-15 Micron Technology, Inc. Apparatus, systems, and methods to operate a memory
US9679650B1 (en) 2016-05-06 2017-06-13 Micron Technology, Inc. 3D NAND memory Z-decoder
US10074430B2 (en) 2016-08-08 2018-09-11 Micron Technology, Inc. Multi-deck memory device with access line and data line segregation between decks and method of operation thereof
US10020360B1 (en) 2017-01-06 2018-07-10 Micron Technology, Inc. Integrated memory
KR102577427B1 (ko) 2018-05-28 2023-09-15 에스케이하이닉스 주식회사 반도체 메모리 장치
US11450381B2 (en) 2019-08-21 2022-09-20 Micron Technology, Inc. Multi-deck memory device including buffer circuitry under array

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5805498A (en) * 1995-09-19 1998-09-08 Samsung Electronics, Co., Ltd. Nonvolatile semiconductor memory device having a sense amplifier coupled to memory cell strings with reduced number of selection transistors
US20060245249A1 (en) * 2005-04-27 2006-11-02 Hwang Sang W Nonvolatile memory devices that support virtual page storage using odd-state memory cells and methods of programming same
US20090168534A1 (en) * 2008-01-02 2009-07-02 Samsung Electronics Co., Ltd. Three-dimensional memory device with multi-plane architecture

Also Published As

Publication number Publication date
US20150162084A1 (en) 2015-06-11
US20130336065A1 (en) 2013-12-19
TW201407630A (zh) 2014-02-16
US20210098065A1 (en) 2021-04-01
US10269429B2 (en) 2019-04-23
TWI524356B (zh) 2016-03-01
US11380397B2 (en) 2022-07-05
TWI680464B (zh) 2019-12-21
TW201905907A (zh) 2019-02-01
US20200005869A1 (en) 2020-01-02
US10803944B2 (en) 2020-10-13
TW201612899A (en) 2016-04-01
WO2013188399A1 (en) 2013-12-19
US8964474B2 (en) 2015-02-24

Similar Documents

Publication Publication Date Title
TWI643202B (zh) 用於三維反及記憶體之架構
EP3497701B1 (en) Multi-deck memory device and operations
CN104756192B (zh) 具有节能读取架构的存储器阵列
KR102109416B1 (ko) 서브 워드라인 드라이버를 갖는 반도체 메모리 장치 및 그것의 구동방법
US9576666B2 (en) Non-volatile memory device, operating method thereof, memory system including the non-volatile memory device, and operating method of the memory system
US20170316833A1 (en) Sense amplifier and memory device using the same
US9437253B2 (en) Memory devices having data lines included in top and bottom conductive lines
KR20120114056A (ko) 자기 메모리 장치를 위한 라이트 드라이버 회로, 자기 메모리 장치 및 그 레이아웃 구조
US9478290B1 (en) Memory device and memory system including the same
US20120113740A1 (en) Row decoder circuit
US9672932B2 (en) Nonvolatile memory device and memory system including the same
JP2013200929A (ja) 半導体記憶装置
JP2012094239A (ja) 半導体メモリ装置及び半導体メモリ・システム
TWI552163B (zh) 包含具有共用的讀取和寫入電路之磚的記憶體裝置
CN115705897A (zh) 包含用于双重感测操作的初始充电阶段的存储器装置
US8942045B2 (en) Memory apparatus and methods
US11024363B2 (en) Memory device having different numbers of bits stored in memory cells
KR20230049223A (ko) 비휘발성 메모리 장치의 데이터 리드 방법 및 이를 수행하는 비휘발성 메모리 장치
US9460779B2 (en) Memory sensing method using one-time sensing table and associated memory device
US20230393978A1 (en) Half latch level shifting circuit for non-volatile memory architectures
US12254946B2 (en) Multi-deck non-volatile memory architecture with reduced termination tile area
JP2015032329A (ja) 半導体メモリ