TWI642093B - 半導體元件的製造方法 - Google Patents
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Abstract
本發明提供一種半導體元件的製造方法，包括下列步驟。於基底上依序形成第一導電層、第一氧化層以及硬遮罩層。圖案化硬遮罩層與第一氧化層，以形成包括硬遮罩圖案與第一氧化圖案的堆疊結構。進行氧化製程，以於堆疊結構與第一導電層的表面形成第二氧化層，且第一導電層的鄰近堆疊結構的側壁的區域經氧化而形成延伸氧化圖案。移除第二氧化層。以堆疊結構為遮罩移除被暴露出的第一導電層及其下方的基底，以形成第一導電結構，且在基底中形成凹陷。移除堆疊結構。移除延伸氧化圖案。
Description
本發明是有關於一種半導體元件的製造方法，且特別是有關於一種記憶體元件的製造方法。
隨著積體電路朝向更高的集積度發展，快閃記憶體的主動區之間的間隔也隨之縮減。換言之，浮置閘極之間的開口的深寬比越來越大，以使得在浮置閘極上方以及相鄰的浮置閘極之間形成控制閘極時容易在相鄰的浮置閘極之間形成縫隙(seam)或孔洞(void)。如此一來，對控制閘極進行圖案化時容易產生側向蝕刻，而降低浮置閘極與控制閘極之間的閘極耦合率(Gate-Coupling Ratio；GCR)。
本發明提供一種半導體元件的製造方法，可避免將控制閘極填入浮置閘極之間的凹陷時形成縫隙或孔洞。
本發明的半導體元件的製造方法包括下列步驟。於基底上依序形成第一導電層、第一氧化層以及硬遮罩層。圖案化硬遮罩層與第一氧化層，以形成包括硬遮罩圖案與第一氧化圖案的堆疊結構。進行氧化製程，以於堆疊結構與第一導電層的表面形成第二氧化層，且第一導電層的鄰近堆疊結構的側壁的區域經氧化而形成延伸氧化圖案。移除第二氧化層。以堆疊結構為遮罩移除被暴露出的第一導電層及其下方的基底，以形成第一導電結構，且在基底中形成凹陷。移除堆疊結構。移除延伸氧化圖案。
基於上述，藉由將第一導電層的鄰近於堆疊結構的側壁的區域氧化而形成延伸氧化圖案，可使第一導電層與延伸氧化圖案的介面經形成為弧面或斜面。如此一來，對第一導電層進行圖案化且將延伸氧化圖案移除後，可使第一導電結構的頂部具有圓角或斜角。因此，在相鄰的第一導電結構之間及第一導電結構上形成第二導電層時，可避免在相鄰的第一導電結構之間形成縫隙或孔洞。如此一來，後續對第二導電層進行圖案化時，可避免產生側向蝕刻而造成閘極耦合率下降的問題。再者，本實施例的半導體元件的製造方法可在不用對第一導電結構進行非等向性蝕刻的情況下使得第一導電結構具有圓角或斜角。因此，可避免對第一導電結構進行非等向性蝕刻時由電漿對第一導電結構所造成的損壞。
在一些實施例中，氧化第一導電層的部分區域的方法可包括臨場蒸氣產生法，其可在短時間內完成。因此，可降低半導體元件的製造方法的熱預算，亦即可減少熱能對半導體元件的影響。
此外，更可簡單地藉由調整臨場蒸氣產生法的操作時間而調整第一導電結構的圓角的弧度(或斜角的斜率)。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
20‧‧‧半導體元件
102‧‧‧第一導電層
100‧‧‧基底
102a‧‧‧第一導電結構
101‧‧‧第一介電層
104‧‧‧第一氧化層
101a‧‧‧第一介電圖案
104a‧‧‧第一氧化圖案
106、108、110、112‧‧‧硬遮罩層
106a、108a、110a、112a‧‧‧硬遮罩圖案
114‧‧‧堆疊結構
120a‧‧‧隔離結構
116‧‧‧第二氧化層
A‧‧‧區域
118‧‧‧延伸氧化圖案
R‧‧‧凹陷
120‧‧‧隔離材料層
S‧‧‧側壁
S100、S102、S104、S106、S108、S110、S112、S113、S114‧‧‧步驟
S112a、S112b、S112c‧‧‧子步驟
圖1是依照本發明一實施例的半導體元件的製造方法的流程圖。
圖2A至圖2I是依照本發明一實施例的半導體元件的製造流程的剖面示意圖。
請參照圖1與圖2A，本發明的一實施例可例如是快閃記憶體的記憶體元件的製造方法，包括下列步驟。首先，進行步驟S100，於基底100上依序形成第一導電層102、第一氧化層104以及硬遮罩層106。
第一導電層102的材料可包括經摻雜或未經摻雜的多晶矽。形成第一導電層102的方法可包括化學氣相沉積法。第一導電層102的厚度範圍可為70nm至100nm。第一氧化層104的材料可包括氧化矽或氮氧化矽。形成第一氧化層104的方法可包括熱氧化法、化學氣相沉積法或其組合。第一氧化層104的厚度範圍可為5nm至15nm。在一些實施例中，硬遮罩層106可為多層
結構。舉例而言，硬遮罩層106可包括依序堆疊於基底100上的硬遮罩層108、硬遮罩層110以及硬遮罩層112。硬遮罩層108、硬遮罩層110以及硬遮罩層112的材料可經選擇以對於彼此具有蝕刻選擇性。舉例而言，硬遮罩層108的材料可包括氮化矽或氮氧化矽。硬遮罩層110的材料可包括氧化矽。硬遮罩層112的材料可包括多晶矽。在其他實施例中，硬遮罩層106可為單層結構，其材料可包括氧化矽、氮化矽或氮氧化矽。形成硬遮罩層106的方法可包括化學氣相沉積法。
在進行步驟S100之前，可在基底100上形成第一介電層101。第一介電層101的材料可包括氧化矽或高介電常數材料(介電常數例如是大於4)。舉例而言，高介電常數材料可包括氧化鉿、氧化鉿矽、氧化鉿鋁或氧化鉿鉭。第一介電層101的厚度範圍可為3nm至10nm。
請參照圖1以及圖2B至2D，進行步驟S102，圖案化硬遮罩層106與第一氧化層104，以形成包括硬遮罩圖案106a與第一氧化圖案104a的堆疊結構114。在一些實施例中，硬遮罩層106為多層結構。此外，對硬遮罩層106的多層結構進行圖案化的步驟可分段進行。舉例而言，包括硬遮罩層108、硬遮罩層110以及硬遮罩層112的硬遮罩層106可經分段圖案化以形成包括硬遮罩圖案108a、硬遮罩圖案110a以及硬遮罩圖案112a的硬遮罩圖案106a。請參照圖2B與圖2C，分段圖案化硬遮罩層106的方法可包括圖案化硬遮罩層112，接著以硬遮罩圖案112a為遮罩移除暴
露出的硬遮罩層110。請參照圖2D，隨後以硬遮罩圖案112a與硬遮罩圖案110a為遮罩移除暴露出的硬遮罩層108與第一氧化層104，以形成堆疊結構114。在其他實施例中，硬遮罩層106亦可為單層結構。移除部分硬遮罩層106與第一氧化層104的方法可包括非等向性蝕刻，例如是乾式蝕刻。此外，在移除部分的第一氧化層104時，可以第一導電層102作為蝕刻停止層。
請參照圖1與圖2E，進行步驟S104，進行氧化製程，以形成第二氧化層116與延伸氧化圖案118。在步驟S104中，第二氧化層116經形成於堆疊結構114與第一導電層102的表面。第二氧化層116的厚度範圍可為10nm至12nm。由於在步驟S102中可以第一導電層102作為蝕刻停止層，故第一導電層102與第一氧化圖案104a的介面會暴露出來。因此，在步驟S104中進行氧化製程時，氧會擴散至第一導電層102與堆疊結構114的介面。如此一來，第一導電層102的鄰近於堆疊結構114的側壁S的區域A會經氧化為延伸氧化圖案118。延伸氧化圖案118的厚度可沿著遠離堆疊結構114的側壁S的方向遞減。在一些實施例中，延伸氧化圖案118與未經氧化的第一導電層102之間的介面可經形成為弧面。特別來說，此弧面的開口朝向第一導電層102。此外，可藉由調整氧化製程的操作時間來改變此弧面的弧度。一般而言，氧化製程的操作時間越長，則延伸氧化圖案的厚度越大，且此弧面的弧度越大。在其他實施例中，延伸氧化圖案118與第一導電層102之間的介面可經形成為斜面。相似地，可藉由增加氧化製程的
操作時間而提高此斜面的斜率。
在一些實施例中，步驟S104的氧化製程可包括臨場蒸氣產生(in-situ steam generation；ISSG)法。藉由採用臨場蒸氣產生法，可在短時間內形成第二氧化層116與延伸氧化圖案118。因此，可降低半導體元件20的製造方法的熱預算(thermal budget)。舉例而言，臨場蒸氣產生法的操作時間範圍可為1s至10s。此外，臨場蒸氣產生法的操作溫度範圍可為900℃至1200℃。臨場蒸氣產生法的氫氧比的範圍可為0.30至0.35。
請參照圖1與圖2F，進行步驟S106，移除第二氧化層116。移除第二氧化層116的方式可包括等向性蝕刻，例如是濕式蝕刻。進行步驟S108，以堆疊結構114為遮罩移除被暴露出的第一導電層102及其下方的基底100，以形成第一導電結構102a，且在基底100中形成凹陷R。在一些實施例中，在步驟S108可一併移除堆疊結構114中的硬遮罩圖案112a。第一導電結構102a可作為圖2I中的半導體元件20的浮置閘極。相鄰的凹陷R之間的區域可為半導體元件20的主動區域(active area)。此外，在步驟S108中，第一介電層101可經圖案化而形成第一介電圖案101a。第一介電圖案101a可作為半導體元件20的穿隧氧化層。
在其他實施例中，亦可一併進行步驟S106與步驟S108。換言之，所屬領域中具有通常知識者可選用適當的蝕刻劑以在同一步驟中移除第二氧化層116以及被堆疊結構114暴露出的第一導電層102及其下方的基底100。
請參照圖1與圖2G，進行步驟S110，於基底100的凹陷R中及其上方的第一導電結構102a的兩側形成隔離材料層120。在一些實施例中，隔離材料層120可經形成至硬遮罩圖案110a的兩側，或超過硬遮罩圖案110a的頂面。隔離材料層120的材料可包括絕緣材料，例如是氧化矽、氮化矽或其組合。形成隔離材料層120的方法可包括化學氣相沉積法。
請參照圖1、圖2H以及圖2I，進行步驟S112，移除剩餘的堆疊結構。步驟S112更可包括移除部分的隔離材料層120以形成隔離結構120a。在一些實施例中，步驟S112可包括下列的子步驟S112a至子步驟S112c。
請參照圖1與圖2H，進行子步驟S112a，移除部分的硬遮罩圖案106a及其兩側的隔離材料層120。舉例而言，可移除硬遮罩圖案110a及其兩側的隔離材料層120。在一些實施例中，可藉由例如是化學機械研磨法的方法來進行子步驟S112a。
請參照圖1與圖2I，進行子步驟S112b，移除部分的隔離材料層120以形成隔離結構120a。在一些實施例中，隔離結構120a的頂面可經形成以低於第一導電結構102a的頂面，故可提高作為浮置閘極的第一導電結構102a對於後續形成以作為控制閘極的第二導電層124之間的閘極耦合率(Gate-Coupling Ratio；GCR)。此外，隔離結構120a的頂面可經形成以高於第一介電圖案101a的頂面。如此一來，可避免在形成隔離結構120a的過程中使第一介電圖案101a受到損壞。移除部分的隔離材料層120的方法包括非
等向性蝕刻，例如是乾式蝕刻。
進行子步驟S112c，移除剩餘的硬遮罩圖案106a及其下方的第一氧化圖案104a。在一些實施例中，上述剩餘的硬遮罩圖案106a可為硬遮罩圖案108a。移除硬遮罩圖案108a及其下方的第一氧化圖案104a的方法包括等向性蝕刻，例如是濕式蝕刻。
進行步驟S113，移除延伸氧化圖案118。在一些實施例中，移除延伸氧化圖案118的方法包括等向性蝕刻，例如是濕式蝕刻。由於在步驟S104中延伸氧化圖案118與第一導電層102之間的介面經形成為弧面或斜面，故延伸氧化圖案118被移除後使得暴露出來的第一導電結構102a具有圓角或斜角。
圖2F至圖2H所示的實施例是在不同的步驟中(步驟S106與步驟S113)分別移除第二氧化層116與延伸氧化圖案118。然而，在其他實施例中，亦可在步驟S106中一併移除第二氧化層116與延伸氧化圖案118。在又一些實施例中，甚至可一併進行步驟S106、步驟S108以及步驟S113。換言之，所屬領域中具有通常知識者可選用適當的蝕刻劑以同時蝕刻第二氧化層116、部分的第一導電層102、部分的基底100以及延伸氧化圖案118。
進行步驟S114，於第一導電結構102a與隔離結構120a的上方依序形成第二介電層122與第二導電層124。第二導電層124可作為半導體元件20的控制閘極，且第二介電層122可作為半導體元件20的閘間介電層。在一些實施例中，第二導電層124的材料可包括多晶矽、金屬、金屬矽化物或其他導體材料。舉例而
言，金屬可包括鈦、鉭、鎢、鋁或鋯。金屬矽化物可包括矽化鎳、矽化鈦或矽化鎢。第二介電層122可為單層結構或多層結構，且第二介電層122的材料可包括氧化矽、氮化矽或其組合。舉例而言，第二介電層122可為ONO結構，亦即為氧化矽/氮化矽/氧化矽的結構。至此，已完成本實施例的半導體元件20的製造。
綜上所述，藉由將第一導電層的鄰近於堆疊結構的側壁的區域氧化而形成延伸氧化圖案，可使第一導電層與延伸氧化圖案的介面經形成為弧面或斜面。如此一來，對第一導電層進行圖案化且將延伸氧化圖案移除後，可使第一導電結構的頂部具有圓角或斜角。因此，在相鄰的第一導電結構之間及第一導電結構上形成第二導電層時，可避免在相鄰的第一導電結構之間形成縫隙或孔洞。如此一來，後續對第二導電層進行圖案化時，可避免產生側向蝕刻而造成閘極耦合率下降的問題。此外，基於第一導電結構具有圓角或斜角，更可避免尖端放電的問題，亦即可降低半導體元件的漏電。再者，本實施例的半導體元件的製造方法可在不用對第一導電結構進行非等向性蝕刻的情況下使得第一導電結構具有圓角或斜角。因此，可避免對第一導電結構進行非等向性蝕刻時由電漿對第一導電結構所造成的損壞。
在一些實施例中，氧化第一導電層的部分區域的方法可包括臨場蒸氣產生法，其可在短時間內完成。因此，可降低半導體元件的製造方法的熱預算，亦即可減少熱能對半導體元件的影響。此外，更可簡單地藉由調整臨場蒸氣產生法的操作時間而調整第
一導電結構的圓角的弧度(或斜角的斜率)。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
Claims (11)
- 一種半導體元件的製造方法，包括： 於基底上依序形成第一導電層、第一氧化層以及硬遮罩層； 圖案化所述硬遮罩層與所述第一氧化層，以形成包括硬遮罩圖案與第一氧化圖案的堆疊結構； 進行氧化製程，以於所述堆疊結構與所述第一導電層的表面形成第二氧化層，且所述第一導電層的鄰近所述堆疊結構的側壁的區域經氧化而形成延伸氧化圖案； 移除所述第二氧化層； 以所述堆疊結構為遮罩移除被暴露出的所述第一導電層及其下方的基底，以形成第一導電結構，且在所述基底中形成凹陷； 移除所述堆疊結構；以及 移除所述延伸氧化圖案。
- 如申請專利範圍第1項所述的半導體元件的製造方法，其中所述延伸氧化圖案的厚度沿著遠離所述堆疊結構的側壁的方向遞減。
- 如申請專利範圍第1項所述的半導體元件的製造方法，其中所述延伸氧化圖案與所述第一導電層之間的介面為斜面或弧面。
- 如申請專利範圍第1項所述的半導體元件的製造方法，其中所述氧化製程包括臨場蒸氣產生法。
- 如申請專利範圍第4項所述的半導體元件的製造方法，其中所述臨場蒸氣產生法的操作時間範圍為1 s至10 s。
- 如申請專利範圍第4項所述的半導體元件的製造方法，其中所述臨場蒸氣產生法的操作溫度範圍為900 ℃至1200 ℃，且所述臨場蒸氣產生法的氫氧比的範圍為0.30至0.35。
- 如申請專利範圍第1項所述的半導體元件的製造方法，其中在依序形成所述第一導電層、所述第一氧化層以及所述硬遮罩層的步驟之前，更包括於所述基底上形成第一介電層。
- 如申請專利範圍第1項所述的半導體元件的製造方法，其中所述硬遮罩層為多層結構。
- 如申請專利範圍第1項所述的半導體元件的製造方法，其中在移除所述堆疊結構與所述延伸氧化圖案的步驟之前，更包括在所述基底的凹陷中及其上方的所述第一導電結構的兩側形成隔離材料層。
- 如申請專利範圍第9項所述的半導體元件的製造方法，其中在移除所述堆疊結構與所述延伸氧化圖案的步驟中，更包括移除部分的所述隔離材料層以形成隔離結構，其中所述隔離結構的頂面低於所述第一導電結構的頂面。
- 如申請專利範圍第10項所述的半導體元件的製造方法，更包括於所述第一導電結構與所述隔離結構的上方依序形成第二介電層與第二導電層。
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