[go: up one dir, main page]

TWI640989B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI640989B
TWI640989B TW103143640A TW103143640A TWI640989B TW I640989 B TWI640989 B TW I640989B TW 103143640 A TW103143640 A TW 103143640A TW 103143640 A TW103143640 A TW 103143640A TW I640989 B TWI640989 B TW I640989B
Authority
TW
Taiwan
Prior art keywords
stylized
voltage
semiconductor device
failure
unit
Prior art date
Application number
TW103143640A
Other languages
English (en)
Other versions
TW201546808A (zh
Inventor
安致昱
李珉圭
Original Assignee
愛思開海力士有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 愛思開海力士有限公司 filed Critical 愛思開海力士有限公司
Publication of TW201546808A publication Critical patent/TW201546808A/zh
Application granted granted Critical
Publication of TWI640989B publication Critical patent/TWI640989B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells

Landscapes

  • Read Only Memory (AREA)

Abstract

一種半導體裝置包括一包含耦接至字線的記憶單元的記憶體區塊、以及一適合用於在耦接至一所選的字線的記憶單元上執行一程式化操作以及一驗證操作的操作電路，其中，當執行所述程式化操作時，所述操作電路施加一第一程式化允許電壓至一第一程式化失敗單元的一位元線以保持一程式化失敗狀態，並且施加一具有一不同於所述第一程式化允許電壓的電壓位準的第二程式化允許電壓至一第二程式化失敗單元的一位元線，以改變一程式化通過狀態成為一程式化失敗狀態。

Description

半導體裝置
本發明的各種實施例是有關於一種半導體裝置，並且更具體而言是有關於一種包含記憶單元的半導體裝置。
相關申請案的交互參照
本申請案主張2014年6月13日申請的韓國專利申請案號10-2014-0072208的優先權，所述韓國專利申請案的整個揭露內容是以其整體被納入在此作為參考。
在一例如是快閃記憶體的半導體裝置中，資料是透過一程式化操作而被儲存在一快閃記憶單元中，並且為了檢查所述資料是否被儲存在所述快閃記憶單元中，一驗證操作被執行。當所述程式化操作被執行時，被程式化的記憶單元的一臨界電壓會增大。若所述臨界電壓增大到高於一目標位準，則判斷出所述資料被儲存在所述快閃記憶單元中。
然而，即使當所述臨界電壓低於所述目標位準時，所述臨界電壓在驗證操作中仍然可能會因為例如是源極跳動(bouncing)現象的各種原因而被判斷為高於所述目標位準。此外，當所述臨界電壓增大到高於所述目標位準時，若一介於所述臨界電壓以及目標位準之間的差值不夠大，則所述臨界電壓可能會被判斷為低於所述目標位準。
就此點而言，儲存在所述記憶單元中的資料可能被變更，因而所述快閃記憶體的操作可靠度可能會劣化。
本發明的各種實施例是針對於一種可以改善操作可靠度的半導體裝置。
根據本發明的一實施例，一種半導體裝置可包括一包含耦接至字線的記憶單元的記憶體區塊、以及一適合用於在耦接至一所選的字線的記憶單元上執行一程式化操作以及一驗證操作的操作電路，其中，當執行所述程式化操作時，所述操作電路施加一第一程式化允許電壓至一第一程式化失敗單元的一位元線以保持一程式化失敗狀態，並且施加一具有一不同於所述第一程式化允許電壓的電壓位準的第二程式化允許電壓至一第二程式化失敗單元的一位元線，以改變一程式化通過狀態成為一程式化失敗狀態。
根據本發明的一實施例，一種半導體裝置可包括一包含耦接至字線的記憶單元的記憶體區塊、以及一適合用於在耦接至一所選的字線的記憶單元上執行一程式化操作以及一驗證操作的操作電路，其中，當一驗證操作偵測到一第一程式化失敗單元具有一程式化失敗狀態，並且一第二程式化失敗單元從一程式化通過狀態被改變成為一程式化失敗狀態時，所述操作電路在所述程式化操作中施加一用以程式化所述第二程式化失敗單元的第一程式化電壓、以及一用以程式化一第一程式化失敗單元的第二程式化電壓至所選的字線。
110‧‧‧記憶體陣列
110MB‧‧‧記憶體區塊
120‧‧‧控制電路
130‧‧‧電壓供應電路
131‧‧‧電壓產生器
133‧‧‧列解碼器
140‧‧‧讀取/寫入電路群組
150‧‧‧行選擇電路
160‧‧‧輸入/輸出電路
170‧‧‧通過/失敗檢查電路
PAGE‧‧‧頁
PB‧‧‧頁緩衝器
ST‧‧‧串
圖1是描繪根據本發明的一實施例的一種半導體裝置的方塊圖；圖2是圖1中所示的一記憶體陣列的圖；圖3是圖1中所示的一讀取/寫入電路的圖；圖4是描繪根據本發明的一實施例的一種操作一半導體裝置的方法的流程圖；圖5A至5E是用於描述根據本發明的一實施例的一種操作一半導體裝置的方法的電路圖；圖6是描繪根據本發明的另一實施例的一種操作一半導體裝置的方法的流程圖；圖7A至7E是用於描述根據本發明的一實施例的一種操作一半導體裝置的方法的電路圖；圖8是描繪根據本發明的一實施例的一種記憶體系統的方塊圖；圖9是描繪一種融合式(fusion)記憶體裝置或是一種融合式記憶體系統的方塊圖，其執行根據本發明稍早所述的各種實施例的一操作；以及圖10是描繪根據本發明的一實施例的一種包含所述快閃記憶體的計算系統的方塊圖。
在以下，各種的實施例將會參考所附的圖式來加以詳細地描述。所述圖式被提供以容許在此項技術中具有普通技能者能夠理解本發明的實施例的範疇。然而，本發明可以用不同的形式加以體現，因而不應該被解釋為受限於所闡述的實施例。而是，這些實施例被提供以使得此揭露 內容將會是徹底且完整的。此外，所述實施例被提供以完整地傳達本發明的範疇給熟習此項技術者。在整個揭露內容中，相同的元件符號是指在本發明的各種圖及實施例中的類似的元件。
在圖式中，為了說明的便利性，構件的厚度及長度相較於實際的實體厚度及間隔而被誇大。在以下的說明中，已知的相關功能及構造的詳細解說可能被省略，以避免不必要地模糊本發明的標的。再者，"連接/耦接"代表一構件直接耦接至另一構件、或是透過另一構件來間接耦接。在此說明書中，只要並未在句子中明確被提及，一單數形都可包含複數形。再者，用在說明書中的"包含/包括"代表存在或是增加一或多個構件、步驟、操作及元件。
圖1是描繪根據本發明的一實施例的一種半導體裝置的方塊圖。
參照圖1，所述半導體裝置可包含一記憶體陣列110以及一操作電路120至170。
所述記憶體陣列110可包含複數個記憶體區塊110MB。
圖2是圖1中所示的記憶體陣列110的詳細圖。
參照圖2，所述記憶體區塊110B的每一個可包含複數個耦接在位元線BLe及BLo以及一共同的源極線SL之間的記憶體串ST。換言之，所述記憶體串ST可以分別耦接至所述位元線BLe及BLo，並且共同耦接至所述共同的源極線SL。所述記憶體串ST的每一個可包含一具有一耦接至所述共同的源極線SL的源極的源極選擇電晶體SST、一包含複數個彼此串聯耦接的記憶單元Ce的單元串、以及一具有一耦接至所述位元線BLe 的汲極的汲極選擇電晶體DST。內含在所述單元串中的記憶單元Ce可以串聯耦接在所述選擇電晶體SST及DST之間。所述源極選擇電晶體SST的一閘極可以耦接至一源極選擇線SSL。所述記憶單元Ce的閘極可以分別耦接至字線WL0至WLn。所述汲極選擇電晶體DST的一閘極可以耦接至一汲極選擇線DSL。
所述汲極選擇電晶體DST可以控制在所述單元串Ce以及位元線BLe之間的連接。所述源極選擇電晶體SST可以控制在所述單元串Ce以及共同的源極線SL之間的連接或斷開。
在一種NAND型快閃記憶體中，內含在一記憶單元區塊中的記憶單元可被分成實體頁單位或是邏輯頁單位。例如，耦接至例如是WL0的單一字線的記憶單元Ce及Co可以形成單一實體頁PAGE。耦接至例如是WL0的單一字線的偶數記憶單元Ce可以形成一偶數頁。奇數記憶單元Co可以形成一奇數頁。不論是一偶數頁或是一奇數頁，此種頁都可以是用於一程式化操作/一讀取操作的一基本的單位。
再次參照圖1，所述操作電路120至170可以在耦接至一例如是WL0的所選的字線的記憶單元Ce及Co上執行一程式化迴圈、一抹除迴圈以及一讀取操作。所述程式化迴圈可包含一程式化操作以及一驗證操作。所述抹除迴圈可包含一抹除操作以及一驗證操作。
所述操作電路120至170可以藉由利用一增量步階脈衝程式化(ISPP)方法來執行所述程式化迴圈。換言之，所述操作電路120至170可以重複所述程式化操作及驗證操作，直到耦接至例如是WL0的所選的字線的記憶單元Ce及Co的每一個的一臨界電壓都到達一目標位準為止。所述 操作電路120至170可以重複所述程式化操作以儲存資料，並且重複所述驗證操作以檢查所述資料是否被儲存，直到判斷出外部輸入的資料被儲存在例如是WL0的所選的字線的記憶單元Ce及Co中為止。
每次所述程式化操作被執行時，所述操作電路120至170可以將一施加至所選的字線的程式化電壓Vpgm增加一預設的步階電壓。換言之，所述操作電路120至170可施加一程式化電壓Vpgm至所選的字線WL0，所述程式化電壓Vpgm是比在先前的程式化操作中所用的程式化電壓高出所述預設的步階電壓。
當偵測到一在目前的驗證操作中被檢查為一程式化失敗的第一程式化失敗單元、以及一在先前的驗證操作中被檢查為一程式化通過，而接著在目前的驗證操作中被檢查為一程式化失敗的第二程式化失敗單元時，所述操作電路120至170可以在所述程式化操作期間繼續隨機地施加一用以程式化所述第二程式化失敗單元的第一程式化電壓以及一用以程式化所述第一程式化失敗單元的第二程式化電壓至所選的字線。
為了執行所述程式化迴圈、抹除迴圈以及讀取操作，所述操作電路120至170可以選擇性地輸出操作電壓Verase、Vpgm、Vread、Vverify、Vpass、Vdsl、Vssl以及Vsl至一所選的記憶體區塊的局部的線SSL、WL0至WLn及DSL以及共同的源極線SL、控制所述位元線BLe及BLo的預充電/放電、或是感測所述位元線BLe及BLo的一電流流動。例如，在一抹除操作期間，一抹除電壓Verase可以施加至一例如是基板或P型井的其中形成所述記憶單元的基體。所述程式化電壓Vpgm可以在所述程式化操作期間施加至所選的字線。一讀取電壓Vread可以在所述讀取操作期間施加至所選 的字線。一驗證電壓Vverify可以在所述驗證操作期間施加至所選的字線。一通過電壓Vpass可以在所述程式化操作、讀取操作或是驗證操作期間施加至未被選擇的字線。一汲極選擇電壓Vdsl可以施加至所述汲極選擇線DSL。一源極選擇電壓Vssl可以施加至所述源極選擇線SSL。一源極電壓Vsl可以施加至所述共同的源極線SL。
當所述程式化操作被執行時，所述操作電路120至170可以施加一第一程式化允許電壓至在所述驗證操作中被檢查為一程式化失敗的第一程式化失敗單元的一位元線，並且施加一第二程式化允許電壓至在先前的驗證操作中被檢查為一程式化通過並且接著在目前的驗證操作中被檢查為程式化失敗的第二程式化失敗單元的一位元線。其詳細說明是在以下參考圖4來加以給出。
在一NAND型快閃記憶體中，所述操作電路可包含一控制電路120、一電壓供應電路130、一讀取/寫入電路群組140、一行選擇電路150、一輸入/輸出電路160以及一通過/失敗檢查電路170。
所述控制電路120可以響應於一透過所述輸入/輸出電路160輸入的命令信號CMD來輸出一電壓控制信號CMDv，以控制所述電壓供應電路130來產生在所要的位準的操作電壓Verase、Vpgm、Vread、Vverify、Vpass、Vdsl、Vssl以及Vsl，以執行所述程式化迴圈、抹除迴圈以及讀取操作。此外，所述控制電路120可以輸出一頁緩衝器控制信號CMDpb以控制內含在所述讀取/寫入電路群組140中的例如是頁緩衝器的讀取/寫入電路PB，以執行所述程式化迴圈、抹除迴圈以及讀取操作。再者，所述控制電路120可以根據一位址信號ADD來產生一行位址信號CADD以及一列位址 信號RADD。
所述電壓供應電路130可以響應於所述電壓控制信號CMDv來產生被用來在所述記憶單元上執行所述程式化迴圈、抹除迴圈以及讀取操作的操作電壓Verase、Vpgm、Vread、Vverify、Vpass、Vdsl、Vssl以及Vsl。此外，所述電壓供應電路130可以響應於所述列位址信號RADD來輸出所述操作電壓至所選的記憶體區塊的局部的線SSL、WL0至WLn及DSL以及共同的源極線SL。
所述電壓供應電路130可包含一電壓產生器131以及一列解碼器133。所述電壓產生器131可以根據所述電壓控制信號CMDv來產生所述操作電壓Verase、Vpgm、Vread、Vverify、Vpass、Vdsl、Vssl以及Vsl。所述列解碼器133可以根據所述列位址信號RADD來傳輸所述操作電壓至記憶體區塊110MB中之所選的記憶體區塊的局部的線SSL、WL0至WLn及DSL以及共同的源極線SL。
如上所述，所述電壓供應電路130可以根據所述電壓控制信號CMDv來輸出及改變所述操作電壓Verase、Vpgm、Vread、Vverify、Vpass、Vdsl、Vssl以及Vsl。
所述讀取/寫入電路群組140可包含透過所述位元線BLe及BLo而耦接至所述記憶體陣列110的複數個例如是頁緩衝器的讀取/寫入電路PB。所述讀取/寫入電路PB可以耦接至所述位元線BLe及BLo。換言之，單一讀取/寫入電路PB可以耦接至單一位元線。此外，所述讀取/寫入電路PB的每一個可以耦接至每一對的位元線BLe及BLo。
在所述程式化操作中，所述讀取/寫入電路PB可以根據所述 頁緩衝器控制信號CMDpb以及待被儲存在所述記憶單元中的資料DATA，選擇性地預充電所述位元線BLe及BLo。在所述驗證操作或讀取操作中，所述讀取/寫入電路PB可以根據所述頁緩衝器控制信號CMDpb來預充電所述位元線BLe及BLo、感測所述位元線BLe及BLo的電壓變化或電流、以及閂鎖從所述記憶單元讀取的資料。
所述讀取/寫入電路PB可以在所述驗證操作期間響應於從所述記憶單元讀取的資料或是在所述驗證操作中被檢查的記憶單元的臨界電壓，以輸出通過/失敗信號FF[0：k]至所述通過/失敗檢查電路170，所述通過/失敗信號FF[0：k]指出所述記憶單元的一程式化通過/失敗或是一抹除通過/失敗。所述讀取/寫入電路PB可包含複數個閂鎖電路，其暫時儲存待被儲存在所述記憶單元中的資料，並且儲存所述記憶單元的一驗證結果。
所述讀取/寫入電路PB可以在所述閂鎖電路中儲存所述驗證操作的一第一驗證結果以及先前的驗證操作的一第二驗證結果，並且可以在所述程式化操作期間，根據所述第一及第二驗證結果來個別地施加所述第一程式化允許電壓以及第二程式化允許電壓至所述程式化失敗記憶單元的位元線。
圖3是圖1中所示的讀取/寫入電路PB的詳細圖。
參照圖3，所述讀取/寫入電路PB或是頁緩衝器可以根據圖1中所示的頁緩衝器控制信號CMDpb來操作。一連接信號PRECHb以及一預充電信號PBSENSE可以內含在所述頁緩衝器控制信號CMDpb中。
所述讀取/寫入電路PB可包含一位元線耦接電路310、一預充電電路320、以及閂鎖電路LC1至LC3。此外，所述讀取/寫入電路PB可 進一步包含一檢查信號輸出電路330。
所述位元線耦接電路310可以根據一連接信號PBSENSE來耦接所述閂鎖電路LC1至LC3中的一被啟動的閂鎖電路至所述位元線BLe。所述連接信號PBSENSE可以在所述位元線BL被預充電並且所述位元線BL的一電壓位準被感測時，以不同的位準來加以施加。所述位元線耦接電路310可包含一根據所述連接信號PBSENSE來操作的開關裝置N101。所述閂鎖電路LC1至LC3可以與所述開關裝置N101並聯耦接。一在所述位元線耦接電路310以及所述閂鎖電路LC1至LC3之間的連接節點可以是一感測節點SO。
所述預充電電路320可包含一開關裝置P101，其耦接在一電源供應器電壓(Vcc)端子與所述感測節點SO之間，並且根據一預充電信號PRECHb來操作。所述預充電電路320可以預充電所述感測節點SO。一被預充電到所述感測節點SO的電壓(Vcc)可被使用作為一用於預充電位元線BL的預充電電壓。換言之，所述預充電電路320可以輸出一預充電電壓來預充電所述感測節點SO或是位元線BL。
閂鎖電路LC1至LC3的數目及功能可以根據設計的目的來加以改變。三個閂鎖電路LC1至LC3可被描述以作為一例子。一般而言，所述閂鎖電路LC1至LC3中的一個可被啟動。所述閂鎖電路LC1至LC3的每一個可包含一閂鎖LAT。
所述第一閂鎖電路LC1可以在所述驗證操作中閂鎖一對應於一在所述記憶單元的一臨界電壓以及一目標電壓之間的比較結果的驗證結果值，並且輸出一驗證結果信號至所述第一節點QA。所述第一閂鎖電路 LC1可以輸出一反相的驗證結果信號至一第二節點QB。
所述第二閂鎖電路LC2可被用來閂鎖一在先前的驗證操作中所獲得的驗證結果值。當所述驗證結果值在先前的驗證操作中被閂鎖到所述第一閂鎖電路LC1時，所述第一閂鎖電路LC1可以傳輸所述驗證結果值至所述第二閂鎖電路LC2，並且所述第二閂鎖電路LC2可以閂鎖從所述第一閂鎖電路LC1所傳輸的驗證結果值。再者，一新的驗證結果值可以在所述驗證操作中被閂鎖至所述第一閂鎖電路LC1。因此，當所述驗證操作完成時，所述新的驗證結果值可被閂鎖至所述第一閂鎖電路LC1，而先前的驗證操作的驗證結果值可被閂鎖至所述第二閂鎖電路LC2。
在所述第三閂鎖電路LC3中，一程式化禁止電壓或是一程式化允許電壓可以在所述程式化操作期間，根據透過所述輸入/輸出電路從外部輸入的資料而被施加至所述位元線。
一第一程式化允許電壓以及一第二程式化允許電壓可以選擇性地施加至程式化通過單元的位元線。所述第一程式化允許電壓以及第二程式化允許電壓可具有不同的位準。可藉由所述第三閂鎖電路LC3來決定是否施加所述程式化允許電壓。可以藉由所述連接信號PBSENSE的一位準來決定所述第一或第二程式化允許電壓被施加至所述位元線。
所述檢查信號輸出電路330可包含一開關裝置P103，其耦接在一電源供應器端子與一輸出節點之間並且響應於來自所述閂鎖LAT的第一節點QA的一信號輸出來操作。當一記憶單元具有一程式化失敗狀態時，一低位準的信號可以從所述閂鎖LAT的第一節點QA加以輸出。所述檢查信號輸出電路330可以響應於所述閂鎖LAT的第一節點QA的一電位， 來輸出一電源供應器電壓(Vcc)以作為一驗證檢查信號FFk。當所述記憶單元具有程式化通過狀態時，所述檢查信號輸出電路330可以設定所述驗證檢查信號FFk被輸出所來自的輸出節點為一浮接的狀態。換言之，任何信號都無法從所述輸出節點加以輸出。
再次參照圖1，所述行選擇電路150可以響應於所述行位址CADD來選擇內含在所述讀取/寫入電路群組140中的讀取/寫入電路PB。所述行選擇電路150可以響應於所述行位址CADD，依序地傳輸待被儲存在記憶單元中的資料至所述讀取/寫入電路PB。此外，所述行選擇電路150可以響應於所述行位址CADD來依序地選擇所述讀取/寫入電路PB，使得被閂鎖至所述讀取/寫入電路PB的記憶單元的資料可以在所述讀取操作中被輸出到外部。
所述輸入/輸出電路160可以傳輸從一外部的裝置輸入的命令信號CMD及位址信號ADD至所述控制電路120。此外，所述輸入/輸出電路160可以在所述程式化操作期間傳輸外部輸入的資料DATA至所述行選擇電路150、或是在所述讀取操作期間輸出從所述記憶單元讀取的資料至一外部的裝置。
所述通過/失敗檢查電路170可以響應於從所述讀取/寫入電路PB輸出的檢查信號FF[0：k]來執行一驗證操作，以判斷一程式化通過/失敗、或是感測電流量。所述通過/失敗檢查電路170可以響應於所述檢查信號FF[0：k]來輸出一檢查結果信號CHECKs至所述控制電路120。
所述控制電路120可以在一後續的程式化操作中根據所述檢查結果信號CHECKs以及儲存在所述讀取/寫入電路PB中的先前的驗證 操作的驗證結果值，以設定不同的操作狀況。
圖4是描繪根據本發明的一實施例的一種操作一半導體裝置的方法的流程圖。圖5A至5E是用於描述根據本發明的一實施例的一種操作一半導體裝置的方法的電路圖。
參照圖4，一操作電路可以在步驟S401執行一程式化操作。為了執行所述程式化操作，一程式化禁止電壓以及一程式化允許電壓可以響應於儲存在記憶單元中的資料、或是根據所述記憶單元是否成功地被程式化，而選擇性地被施加至位元線。換言之，例如是接地電壓Vgnd的程式化允許電壓可以施加至程式化目標單元中的一程式化失敗單元的一位元線，並且例如是電源供應器電壓Vcc的程式化禁止電壓可以施加至一程式化禁止單元、或是一程式化通過單元、或是一被成功程式化的單元的一位元線。此外，所述程式化電壓Vpgm可以施加至一所選的字線。因此，例如是程式化失敗單元的某些記憶單元的臨界電壓可以被增大。
參照圖4及5A，所述操作電路可以在步驟S403執行一驗證操作，以判斷所述程式化操作的通過/失敗。為了執行所述驗證操作，所述位元線可以被預充電至一電源供應器電壓Vcc，並且所述驗證電壓Vverify可以施加至所選的字線。電壓可以施加至其餘未被選擇的字線、一汲極選擇線以及一源極選擇線，以分別導通未被選擇的記憶單元、一汲極選擇電晶體以及一源極選擇電晶體，並且一接地電壓Vgnd可以施加至所述共同的源極線。
作為所述驗證操作的一結果的一個例子，第一及第三記憶單元C1及C3被判斷為一程式化失敗，並且第二及第四記憶單元C2及C4被 判斷為一程式化通過。被施加至所述第一及第三記憶單元C1及C3的位元線的預充電電壓Vcc可以維持，並且第二及第四記憶單元C2及C4的位元線可被降低至一接地電壓。所述操作電路可以感測在所述位元線上的電壓變化，並且在所述閂鎖電路中儲存一對應於一感測結果的驗證結果值。
所述操作電路可以在步驟S405，根據所述驗證結果來判斷所述資料是否完全儲存在所述記憶單元的每一個中。換言之，所述操作電路可以判斷所述外部提供的資料是否與儲存在所述記憶單元中的資料相符，並且判斷是否發生一程式化失敗。
當判斷出發生所述程式化失敗時，可以在步驟S407檢查是否有一程式化失敗單元(以下稱為一第二程式化失敗單元)在先前的驗證操作中被判斷為具有一程式化通過狀態，並且在步驟S403的驗證操作中被判斷為具有一程式化失敗狀態。換言之，所述第二程式化失敗單元可包含一在先前的驗證操作中被檢查為具有程式化通過狀態並且在步驟S403的驗證操作中被改變成為程式化失敗狀態的記憶單元。由於所述操作電路(亦即讀取/寫入電路)儲存在先前的驗證操作中的一驗證結果(以下稱為一第二驗證結果)以及在所述驗證操作中的一驗證結果(以下稱為一第一驗證結果)，因此所述第一及第二驗證結果可以針對所述第二程式化失敗單元是否存在來加以檢查。
當所述第二程式化失敗單元並不存在時，一字線電壓以及一位元線電壓可以在步驟S409被設定。例如，將在一後續的程式化操作中施加至所選的字線的程式化電壓Vpgm可加以增大一預設的步階電壓Vstep。此外，一將被施加至所述第一及第三記憶單元C1及C3(亦即，程式化失敗 單元)的位元線的電壓可被設定為一第一程式化允許電壓Vallow，並且一將被施加至所述第二及第四記憶單元C2及C4(亦即，程式化通過單元)的位元線的電壓可被設定為一程式化禁止電壓Vinhibit。
參照圖4及5B，在步驟S401，所述操作電路可以根據在步驟S409設定的狀況來執行一程式化操作。
參照圖4及5C，所述操作電路可以在步驟S403執行一驗證操作，以檢查所述程式化操作的通過/失敗。所述驗證操作可以藉由以上參考圖5A所述的方法來加以執行。所述操作電路可以感測在所述位元線上的電壓變化，並且在所述閂鎖電路中儲存一對應於一感測結果的驗證結果值。
在以下是舉例描述所述第三記憶單元C3從程式化失敗狀態改變為程式化通過狀態，而所述第二記憶單元C2從程式化通過狀態改變為程式化失敗狀態。因此，所述第一及第二記憶單元C1及C2可被判斷為一程式化失敗，並且所述第三及第四記憶單元C3及C4可被判斷為一程式化通過。
所述操作電路可以根據在步驟S405的驗證結果來判斷所述資料是否完全儲存在所述記憶單元的每一個中。換言之，所述操作電路可以檢查所述外部輸入的資料是否與儲存在所述記憶單元中的資料相符，並且判斷是否發生一程式化通過。
當判斷出發生所述程式化失敗時，可以在步驟S407檢查是否有一在先前的驗證操作中被判斷為一程式化通過並且被判斷為所述程式化失敗的程式化失敗單元(以下稱為一第二程式化失敗單元)。由於所述第二記憶單元C2在先前的驗證操作中被判斷為程式化通過並且在目前的驗證操 作中被判斷為程式化失敗，因此所述第二記憶單元C2可以是所述第二程式化失敗單元。
由於存在所述第二程式化失敗單元，一字線電壓以及一位元線電壓可以在步驟S411被設定。例如，被施加至所選的字線的程式化電壓Vpgm可以在所述後續的程式化操作中被增大所述預設的步階電壓Vstep。此外，一被施加至所述第三及第四記憶單元C3及C4(亦即，程式化通過單元)的位元線的電壓可被設定為所述程式化禁止電壓Vinhibit。
一將被施加至所述程式化失敗單元C1及C2的位元線的電壓可被設定為一程式化允許電壓。例如，由於所述第一記憶單元C1是持續被檢查為具有程式化失敗狀態的所述第一程式化失敗單元，因此一將被施加至所述第一記憶單元C1的位元線的電壓可被設定為所述第一程式化允許電壓Vallow。此外，由於所述第二記憶單元C2是所述第二程式化失敗單元，因此一被施加至所述第二記憶單元C2的位元線的電壓可被設定為一第二程式化允許電壓Vallow+Va。一被施加至被檢查為一程式化通過的記憶單元C3及C4的位元線的電壓可被設定為所述程式化禁止電壓Vinhibit。
所述第一程式化允許電壓Vallow可以是一接地電壓。此外，所述第一程式化允許電壓Vallow可以是低於所述第二程式化允許電壓Vallow+Va。在所述第一程式化允許電壓Vallow以及第二程式化允許電壓Vallow+Va之間的差值(亦即Va)可以對應於所述步階電壓Vstep。此外，在所述程式化禁止電壓Vinhibit以及第二程式化允許電壓Vallow+Va之間的差值可以對應於所述步階電壓Vstep。
參照圖4及5D，在步驟S401，所述操作電路可以根據在步 驟S411決定的狀況來執行一程式化操作。
參照圖4及5E，所述操作電路可以在步驟S403執行一驗證操作，以檢查所述程式化操作的通過/失敗。所述驗證操作可以藉由參考圖5A所述的方法來加以執行。所述操作電路可以感測所述位元線的電壓變化，並且在所述閂鎖電路中儲存一對應於一感測結果的驗證結果值。
一例子是在以下加以描述，其中所述第一及第二記憶單元C1及C2從一程式化失敗狀態改變成為一程式化通過狀態。因此，所述第一至第四記憶單元C1至C4可被判斷為一程式化通過或是一程式化成功。
所述操作電路可以根據在步驟S405的一驗證結果來判斷所述資料是否完全儲存在所述記憶單元的每一個中。換言之，所述操作電路可以檢查所述外部輸入的資料是否與儲存在所述記憶單元中的資料相符，以判斷是否發生一程式化通過。
當判斷出發生所述程式化通過時，可以在步驟S413檢查所述程式化迴圈S401至S411被執行所在的字線是否為最後一個字線。當所述字線不是最後一個時，下一個字線可以在步驟S415加以選擇，並且所述程式化電壓Vpgm可被初始化。在先前的程式化迴圈中被增大的程式化電壓Vpgm可被降低成為一最初的位準，以用於下一個字線的一程式化迴圈。後續的字線的程式化迴圈可以根據以上的步驟S401至S411來加以執行。當所述字線被判斷為最後一個字線時，所述程式化迴圈可被終止。
如上所述，即使當一在先前的驗證操作中被判斷為一程式化通過並且接著在目前的驗證操作中被判斷為一程式化失敗的例如是C2的記憶單元的一臨界電壓被增大為高於一目標位準，但是一相當小的差值仍然 可能在其之間發生。因此，所述記憶單元在圖5C的驗證操作中可能再次被判斷為程式化失敗。因此，所述程式化操作可以再次在所述第二記憶單元C2上加以執行。然而，當所述程式化操作是在和所述例如是C1的一般程式化失敗單元相同的條件下被執行時，所述第二記憶單元C2的臨界電壓可能被增大為遠高於所述目標位準。因此，在所述程式化操作中，所述臨界電壓的增大可以藉由增大所述程式化允許電壓Vallow+Va為稍大於被施加至所述第二記憶單元C2的位元線的程式化允許電壓Vallow而被降低。因此，所述第二記憶單元C2的臨界電壓可以避免被增大成遠高於所述目標位準，因而一臨界電壓分布寬度可被縮減。此外，儲存在所述記憶單元中的資料可以避免被改變。
在以下，另一種用於一受到程式化的單元的程式化迴圈方法將會加以描述，所述受到程式化的單元在先前的驗證操作中被判斷為一程式化通過，並且接著在目前的驗證操作中被判斷為一程式化失敗。圖6是描繪根據本發明的另一實施例的一種操作一半導體裝置的方法的流程圖。圖7A至7E是用於描述根據本發明的一實施例的一種操作一半導體裝置的方法的電路圖。
參照圖6及7A，所述操作電路可以在步驟S601執行一程式化操作。為了執行所述程式化操作，一程式化禁止電壓以及一程式化允許電壓可以響應於儲存在所述記憶單元中的資料、或是根據所述記憶單元是否成功地被程式化而選擇性地被施加至位元線。換言之，所述程式化允許電壓Vallow可以施加至程式化目標單元中的程式化失敗單元C1及C3的位元線，並且所述程式化禁止電壓Vinhibit可以施加至一程式化禁止單元、或 是程式化通過單元、或是被成功程式化的單元，例如是C2及C4的位元線。此外，所述程式化電壓Vpgm可以施加至所選的字線。因此，例如是程式化失敗單元C1及C3的某些記憶單元的臨界電壓可以被增大。
參照圖6及7B，所述操作電路可以在步驟S603執行一驗證操作，以檢查所述程式化操作的通過/失敗。所述驗證操作可以藉由以上參考圖5A所述的方法來加以執行。所述操作電路可以感測在所述位元線上的電壓變化，並且在所述閂鎖電路中儲存一對應於一感測結果的驗證結果值。當所述驗證操作被執行時，所述操作電路可以檢查一在先前的驗證操作中被檢查為一程式化失敗的記憶單元的一程式化狀態以及一最初被檢查為一程式化通過的記憶單元的一程式化狀態。
一例子是在以下加以描述，其中所述第三記憶單元C3從程式化失敗狀態改變為程式化通過狀態，並且所述第二記憶單元C2從程式化通過狀態改變為程式化失敗狀態。因此，所述第一及第二記憶單元C1及C2可被判斷為一程式化失敗，並且所述第三及第四記憶單元C3及C4可被判斷為一程式化通過。
所述操作電路可以在步驟S605根據所述驗證結果來判斷所述資料是否完全儲存在所述記憶單元的每一個中。換言之，所述操作電路可以檢查外部輸入的資料以及儲存在所述記憶單元中的資料是否彼此相符，並且判斷是否發生一程式化通過。
當判斷出發生所述程式化失敗時，可以在步驟S607檢查是否有一在先前的驗證操作中被判斷為一程式化通過並且接著在目前的驗證操作中被判斷為程式化失敗的程式化失敗單元(以下稱為一第二程式化失敗 單元)。所述第二程式化失敗單元可包含一在先前的驗證操作中被檢查為具有程式化通過狀態並且在步驟S603的驗證操作中被改變為程式化失敗狀態的記憶單元。
當並不存在所述第二程式化失敗單元時，一字線電壓可以在步驟S609被設定。例如，在一後續的程式化操作中將被施加至所選的字線的程式化電壓Vpgm可以被增大所述預設的步階電壓Vstep。在步驟S601，所述操作電路可以根據在步驟S609設定的狀況來執行所述程式化操作。接著，步驟S603至S607可加以執行。
然而，由於所述第二記憶單元C2在先前的驗證操作中被判斷為所述程式化通過並且在目前的驗證操作中被判斷為所述程式化失敗，因此所述第二記憶單元C2可以是所述第二程式化失敗單元。換言之，在步驟S607可以檢查而偵測到所述第二程式化失敗單元。作為參考的是，由於所述第一記憶單元C1維持或保持程式化失敗狀態，因此所述第一記憶單元C1可以是所述第一程式化失敗單元。所述第一程式化失敗單元可包含一在先前的驗證操作以及在步驟S603的驗證操作中都被檢查為具有程式化失敗狀態的記憶單元。
由於存在所述第二程式化失敗單元C2，所述程式化操作可以在不同的狀況下加以執行。首先，一字線電壓可以在步驟S611被設定。例如，在一後續的程式化操作中將被施加至所選的字線的程式化電壓Vpgm可以被增大所述預設的步階電壓Vstep。此外，一將被施加至所述第三及第四記憶單元C3及C4(亦即，程式化通過單元)的位元線的電壓可被設定為所述程式化禁止電壓Vinhibit。
參照圖6及7C，所述操作電路可以在步驟S613執行所述程式化操作。在所述程式化操作期間，所述操作電路可以施加一用以程式化所述第二程式化失敗單元C2的第一程式化電壓Vpgm以及一用以程式化所述第一程式化失敗單元C1的第二程式化電壓(亦即，先前的Vpgm+Vstep)至一字線。所述第一程式化電壓Vpgm是一在先前的程式化操作中被施加至所述字線的電壓，並且對應於一在所述程式化電壓被增大步階電壓Vstep的步驟S611之前的程式化電壓。所述第二程式化電壓，亦即先前的Vpgm+Vstep是一在步驟S611設定的電壓，並且對應於一比先前的程式化操作的程式化電壓Vpgm高出所述步階電壓Vstep的程式化電壓。
首先，所述第一程式化電壓Vpgm可以施加至所選的字線。當所述第一程式化電壓Vpgm被施加時，所述操作電路可以施加所述程式化允許電壓Vallow至所述第二程式化失敗單元C2的位元線，並且施加所述程式化禁止電壓Vinhibit至其餘的位元線。因此，只有所述第二程式化失敗單元C2的臨界電壓可以藉由所述第一程式化電壓Vpgm來加以增大。
接著，參照圖6及7D，在所述第一程式化電壓Vpgm在步驟S613被施加至所述字線之後，所述第二程式化電壓，亦即先前的Vpgm+Vstep可以施加至所述字線。當所述第二程式化電壓，亦即先前的Vpgm+Vstep被施加時，所述操作電路可以施加所述程式化允許電壓Vallow至所述第一程式化失敗單元C1的位元線，並且施加所述程式化禁止電壓Vinhibit至其餘的位元線。因此，只有所述第一程式化失敗單元C1的臨界電壓可以藉由所述第二程式化電壓，亦即先前的Vpgm+Vstep來加以增大。
如上所述，所述第一及第二程式化失敗單元C1及C2的程 式化操作可以藉由利用不同的程式化電壓(例如，Vpgm以及Vpgm+Vstep)而繼續被執行。在所述第二程式化電壓，亦即先前的Vpgm+Vstep被施加之後，所述第一程式化電壓Vpgm可加以執行。在所述第一程式化失敗單元C1上執行所述程式化操作之後，所述程式化操作可以在所述第二程式化失敗單元C2上加以執行。
參照圖6及7E，所述操作電路可以在步驟S603執行一驗證操作，以檢查所述程式化操作的通過/失敗。所述驗證操作可以藉由以上參考圖5A所述的方法來加以執行。所述操作電路可以感測在所述位元線上的電壓變化，並且在所述閂鎖電路中儲存一對應於一感測結果的驗證結果值。
在以下是舉例描述所述第一及第二記憶單元C1及C2從程式化失敗狀態改變為程式化通過狀態。因此，所述第一至第四記憶單元C1至C4可被判斷為一程式化通過。
所述操作電路可以在步驟S605根據所述驗證結果來判斷資料是否完全儲存在所述記憶單元的每一個中。所述操作電路可以檢查外部輸入的資料是否與儲存在所述記憶單元中的資料相符，並且判斷是否發生一程式化通過。
當判斷出發生所述程式化通過時，在步驟S615可以檢查所述程式化迴圈S601至S613被執行在其上的字線是否為最後一個字線。當所述字線不是最後一個時，下一個字線可以在步驟S617被選擇，並且所述程式化電壓Vpgm可被初始化。在先前的程式化迴圈中被增大的程式化電壓Vpgm可被降低成為一最初的位準，以用於下一個字線的一程式化迴圈。接著，下一個字線的程式化迴圈可以根據上述的步驟S601至S613來加以執 行。當所述字線被判斷為最後一個字線時，所述程式化迴圈可被終止。
如上所述，即使當在先前的驗證操作中被判斷為程式化通過並且接著在目前的驗證操作中被判斷為程式化失敗的例如是C2的記憶單元的臨界電壓被增大為高於所述目標位準，仍然可能會發生所述臨界電壓與目標位準之間的一差值是小的情形，所述記憶單元C2可能在一圖7B所示的驗證操作中被再次判斷為所述程式化失敗單元。因此，所述第二記憶單元C2的程式化操作可再次加以執行。然而，若所述程式化操作是在和例如是C1的一般程式化失敗單元相同的條件下被再次執行，則所述第二記憶單元C2的臨界電壓可能被增大成遠高於所述目標位準。因此，所述第二記憶單元C2的程式化操作是額外藉由施加所述先前的程式化電壓Vpgm至所述第二記憶單元C2的字線來加以執行。所述先前的程式化電壓Vpgm可以是低於在所述程式化操作中將被施加至所述第一記憶單元C1的字線的程式化電壓，亦即Vpgm+Vstep。因此，所述第二記憶單元C2的臨界電壓可以是在一較低的速率下被增大。因此，所述第二記憶單元C2的臨界電壓可以避免被增大成遠高於所述目標位準，因而一臨界電壓分布寬度可被縮減。此外，儲存在所述記憶單元中的資料可以避免被改變。
圖8是描繪根據本發明的一實施例的一種記憶體系統800的方塊圖。
如同在圖8中所繪，根據本發明的一實施例的記憶體系統800可包含一非揮發性(non-volatile)記憶體(NVM)裝置820以及一記憶體控制器810。
所述非揮發性記憶體裝置820可包含根據本發明的上述的 實施例的半導體裝置。所述記憶體控制器810可以控制所述非揮發性記憶體裝置820。所述記憶體系統800可以是其中結合所述非揮發性記憶體裝置820以及記憶體控制器810的一記憶卡或是一固態硬碟(SSD)。所述記憶體控制器810可包含一靜態隨機存取記憶體(SRAM)811、一中央處理單元(CPU)812、一主機介面(I/F)813、一錯誤校正碼(ECC)814、以及一記憶體介面(I/F)815。所述SRAM 811可以作用為CPU 812的一操作記憶體。所述主機介面813可包含一耦接至記憶體系統800的主機的一資料交換協定。所述ECC 814可以偵測及校正內含在從非揮發性記憶體裝置820讀取的一資料中的錯誤。所述記憶體介面815可以和非揮發性記憶體裝置820介接。所述CPU 812可以執行用於記憶體控制器810的資料交換的一般控制操作。
儘管未描繪在圖8中，所述記憶體系統800可進一步包含儲存碼資料以和主機介接的ROM(未繪出)。此外，所述非揮發性記憶體裝置820可以是一種由複數個快閃記憶體晶片所構成的多晶片封裝。所述記憶體系統800可以被設置為一具有高可靠度以及低錯誤率的儲存媒體。根據本發明的一實施例的快閃記憶體可被設置在一種記憶體系統，例如一像是SSD的半導體硬碟裝置中。當所述記憶體系統800是一SSD時，所述記憶體控制器810可以透過包含USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI以及IDE的介面協定中的一種來和例如是一主機的外部通訊。
圖9是描繪一種根據本發明的前述各種實施例來執行一操作的融合式記憶體裝置或是融合式記憶體系統的方塊圖。例如，本發明的技術特點可以應用至一種OneNand快閃記憶體900，以作為所述融合式記憶體裝置。
所述OneNand快閃記憶體900可包含一主機介面(I/F)910、一緩衝器RAM 920、一記憶體控制器930、一暫存器940以及一NAND快閃單元陣列950。所述主機I/F 910可以透過一不同的協定以和一裝置交換各種類型的資訊。所述緩衝器RAM 920可具有用於驅動所述記憶體裝置的內建碼、或是暫時儲存資料。所述記憶體控制器930可以根據從外部給予的一控制信號以及一命令來控制讀取及程式化操作以及每一個狀態。所述暫存器940可以在所述記憶體裝置中儲存包含指令、位址以及界定一系統操作環境的組態設定的資料。所述NAND快閃單元陣列950可包含操作電路，其包含非揮發性記憶單元以及頁緩衝器。在圖2中所示的記憶體陣列可被使用作為所述NAND快閃單元陣列950的記憶體陣列。
圖10是描繪一種包含根據本發明的一實施例的快閃記憶體1012的計算系統1000的方塊圖。
參照圖10，所述計算系統1000可包含電耦接至一系統匯流排1060的一例如是CPU 1020的微處理器、一RAM 1030、一使用者介面1040、一例如是基頻晶片組的數據機1050、以及一記憶體系統1010。此外，若所述計算系統1000是一種行動裝置，則一電池可被設置以施加操作電壓至所述計算系統1000。儘管未顯示在圖10中，但是所述計算系統1000可進一步包含應用晶片組、一相機影像處理器、或是行動DRAM。所述記憶體系統1010可包含一記憶體控制器以及一快閃記憶體1012。所述記憶體系統1010可以形成一SSD，其使用一非揮發性記憶體以儲存資料。所述記憶體系統1010可以被設置為一例如是OneNAND快閃記憶體的融合式快閃記憶體。
根據本發明的實施例，一種半導體裝置的操作可靠度可加以改善。
儘管各種的實施例已經為了舉例說明的目的而加以敘述，但是對於熟習此項技術者而言將會明顯的是可以做成各種的改變及修改，而在不脫離如同在以下的申請專利範圍中所界定的本發明的精神與範疇。

Claims (20)

  1. 一種半導體裝置，其包括：一記憶體區塊，其包含耦接至字線的記憶單元；以及一操作電路，其適合用於在耦接至一所選的字線的記憶單元上執行一程式化操作以及一驗證操作，其中，當執行所述程式化操作時，所述操作電路施加一第一程式化允許電壓至一第一程式化失敗單元的一位元線，以保持一程式化失敗狀態，並且施加一具有一不同於所述第一程式化允許電壓的電壓位準的第二程式化允許電壓至一第二程式化失敗單元的一位元線，以改變一程式化通過狀態成為一程式化失敗狀態。
  2. 如申請專利範圍第1項之半導體裝置，其中所述第二程式化允許電壓是高於所述第一程式化允許電壓。
  3. 如申請專利範圍第1項之半導體裝置，其中所述操作電路是藉由利用一增量步階脈衝程式化(ISPP)以重複所述程式化操作以及所述驗證操作。
  4. 如申請專利範圍第3項之半導體裝置，其中所述操作電路在所述程式化操作期間施加一程式化電壓至所選的字線，所述程式化電壓是比在一先前的程式化操作中所施加的一程式化電壓高一步階電壓。
  5. 如申請專利範圍第4項之半導體裝置，其中在所述第二程式化允許電壓以及所述第一程式化允許電壓之間的一電壓差是和所述步階電壓相同的。
  6. 如申請專利範圍第3項之半導體裝置，其中，當所述驗證操作被執行時，所述操作電路檢查一在一先前的驗證操作中被判斷為具有一程式化失敗狀態的記憶單元的一程式化狀態、以及一被決定加以改變成為一程式化通過狀態的記憶單元的一程式化狀態。
  7. 如申請專利範圍第3項之半導體裝置，其中所述第一程式化失敗單元在一先前的驗證操作以及一目前的驗證操作中都被判斷為具有一程式化失敗狀態。
  8. 如申請專利範圍第3項之半導體裝置，其中所述第二程式化失敗單元在一先前的驗證操作中被判斷為具有一程式化通過狀態，並且在一目前的驗證操作中被判斷為具有一程式化失敗狀態。
  9. 如申請專利範圍第1項之半導體裝置，其中所述操作電路在所述程式化操作期間施加一程式化禁止電壓至一被判斷為一程式化通過的第三記憶單元的一位元線。
  10. 如申請專利範圍第9項之半導體裝置，其中在所述程式化禁止電壓以及所述第二程式化允許電壓之間的一電壓差是對應於在一目前的程式化操作中所施加的一程式化電壓以及在一先前的程式化操作中所施加的一程式化電壓之間的一電壓差。
  11. 一種半導體裝置，其包括：一記憶體區塊，其包含耦接至字線的記憶單元；以及一操作電路，其適合用於在耦接至一所選的字線的記憶單元上執行一程式化操作以及一驗證操作，其中，當在所述驗證操作中偵測到一第一程式化失敗單元被判斷為具有一程式化失敗狀態，並且一第二程式化失敗單元被判斷為已經從一程式化通過狀態改變成為一程式化失敗狀態時，所述操作電路在所述程式化操作中施加一用以程式化所述第二程式化失敗單元的第一程式化電壓以及一用以程式化一第一程式化失敗單元的第二程式化電壓至所選的字線。
  12. 如申請專利範圍第11項之半導體裝置，其中當施加所述第一程式化電壓時，所述操作電路施加一程式化允許電壓至所述第二程式化失敗單元的一位元線，並且施加一程式化禁止電壓至其餘的位元線。
  13. 如申請專利範圍第11項之半導體裝置，其中當施加所述第二程式化電壓時，所述操作電路施加一程式化允許電壓至所述第一程式化失敗單元的一位元線，並且施加一程式化禁止電壓至其餘的位元線。
  14. 如申請專利範圍第11項之半導體裝置，其中所述操作電路是藉由利用一增量步階脈衝程式化(ISPP)來重複所述程式化操作以及所述驗證操作。
  15. 如申請專利範圍第14項之半導體裝置，其中所述第一程式化電壓具有和在一先前的程式化操作中被施加至所選的字線的一程式化電壓實質相同的位準。
  16. 如申請專利範圍第14項之半導體裝置，其中所述第二程式化電壓是比所述第一程式化電壓高一步階電壓。
  17. 如申請專利範圍第14項之半導體裝置，其中所述操作電路依序地施加所述第一程式化電壓以及所述第二程式化電壓至所選的字線，並且接著執行所述驗證操作。
  18. 如申請專利範圍第14項之半導體裝置，其中，當所述驗證操作被執行時，所述操作電路檢查一在一先前的驗證操作中被判斷為具有一程式化失敗的記憶單元的一程式化狀態、以及一在執行所述驗證操作時的一目前的驗證操作中最初被判斷為一程式化通過的記憶單元的一程式化狀態。
  19. 如申請專利範圍第14項之半導體裝置，其中所述第一記憶單元在一先前的驗證操作以及一目前的驗證操作中都被判斷為具有一程式化失敗狀態。
  20. 如申請專利範圍第14項之半導體裝置，其中所述第二記憶單元在一先前的驗證操作中被判斷為具有一程式化通過狀態，並且在一目前的驗證操作中被判斷為具有一程式化失敗狀態。
TW103143640A 2014-06-13 2014-12-15 半導體裝置 TWI640989B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
??10-2014-0072208 2014-06-13
KR1020140072208A KR20150143113A (ko) 2014-06-13 2014-06-13 반도체 장치

Publications (2)

Publication Number Publication Date
TW201546808A TW201546808A (zh) 2015-12-16
TWI640989B true TWI640989B (zh) 2018-11-11

Family

ID=54836703

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103143640A TWI640989B (zh) 2014-06-13 2014-12-15 半導體裝置

Country Status (4)

Country Link
US (1) US9263148B2 (zh)
KR (1) KR20150143113A (zh)
CN (1) CN105321574B (zh)
TW (1) TWI640989B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160138757A (ko) 2015-05-26 2016-12-06 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102348092B1 (ko) * 2015-09-14 2022-01-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR102441551B1 (ko) * 2018-01-30 2022-09-08 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작 방법
CN112951309B (zh) * 2021-03-15 2021-11-19 长江存储科技有限责任公司 半导体存储器的验证错误位量化电路和方法
KR20250010318A (ko) * 2023-07-12 2025-01-21 에스케이하이닉스 주식회사 프로그램 동작을 수행하는 메모리 장치 및 그것의 동작 방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090129168A1 (en) * 2007-11-21 2009-05-21 Hynix Semiconductor Inc. Method of operating a flash memeory device
US20100020618A1 (en) * 2008-07-22 2010-01-28 Samsung Electronics Co., Ltd. Non-volatile memory device and memory system
US20100259993A1 (en) * 2009-04-09 2010-10-14 Samsung Electronics Co., Ltd. Semiconductor memory device and related method of programming
US20110194353A1 (en) * 2010-02-08 2011-08-11 Samsung Electronics Co., Ltd Method of programming memory cells for a non-volatile memory device
US20110249503A1 (en) * 2010-04-08 2011-10-13 Micron Technology, Inc. Select gate programming in a memory device
US20120044771A1 (en) * 2010-08-18 2012-02-23 Samsung Electronics Co., Ltd. Method of programming non-volatile memory device and apparatuses for performing the method
US8493792B2 (en) * 2010-12-02 2013-07-23 Hynix Semiconductor Inc. Programming method of non-volatile memory device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100819106B1 (ko) * 2006-09-27 2008-04-02 삼성전자주식회사 상변화 메모리 장치에서의 라이트 동작방법
KR101005117B1 (ko) 2009-01-23 2011-01-04 주식회사 하이닉스반도체 불휘발성 메모리 장치의 동작 방법
KR101001410B1 (ko) 2009-03-24 2010-12-14 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그 프로그램 방법
KR20100115111A (ko) 2009-04-17 2010-10-27 주식회사 하이닉스반도체 불휘발성 메모리 장치의 프로그램 방법
KR101138101B1 (ko) * 2010-05-27 2012-04-24 에스케이하이닉스 주식회사 불휘발성 메모리 소자의 프로그램 방법
KR20130011058A (ko) * 2011-07-20 2013-01-30 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090129168A1 (en) * 2007-11-21 2009-05-21 Hynix Semiconductor Inc. Method of operating a flash memeory device
US20100020618A1 (en) * 2008-07-22 2010-01-28 Samsung Electronics Co., Ltd. Non-volatile memory device and memory system
US20100259993A1 (en) * 2009-04-09 2010-10-14 Samsung Electronics Co., Ltd. Semiconductor memory device and related method of programming
US20110194353A1 (en) * 2010-02-08 2011-08-11 Samsung Electronics Co., Ltd Method of programming memory cells for a non-volatile memory device
US20110249503A1 (en) * 2010-04-08 2011-10-13 Micron Technology, Inc. Select gate programming in a memory device
US20120044771A1 (en) * 2010-08-18 2012-02-23 Samsung Electronics Co., Ltd. Method of programming non-volatile memory device and apparatuses for performing the method
US8493792B2 (en) * 2010-12-02 2013-07-23 Hynix Semiconductor Inc. Programming method of non-volatile memory device

Also Published As

Publication number Publication date
CN105321574B (zh) 2021-05-18
TW201546808A (zh) 2015-12-16
KR20150143113A (ko) 2015-12-23
US9263148B2 (en) 2016-02-16
CN105321574A (zh) 2016-02-10
US20150364208A1 (en) 2015-12-17

Similar Documents

Publication Publication Date Title
US9293208B2 (en) Semiconductor memory apparatus and method for reading data from the same
US9466381B2 (en) Semiconductor device
US8953383B2 (en) Operating circuit controlling device, semiconductor memory device and method of operating the same
US9318203B2 (en) Semiconductor device being capable of improving program speed and program disturbance characteristics
US9082488B2 (en) Flash memory device and method of programming the same
US9251901B2 (en) Semiconductor memory device with high threshold voltage distribution reliability method
US9032108B2 (en) Semiconductor device and method of operating the same
KR20130087857A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20140020628A (ko) 반도체 메모리 장치
US9466389B2 (en) Multiple programming pulse per loop programming and verification method for non-volatile memory devices
US20160099063A1 (en) Semiconductor device
US9269443B2 (en) Semiconductor device and program fail cells
TWI640989B (zh) 半導體裝置
KR20140029582A (ko) 반도체 장치 및 이의 동작 방법
US20150194220A1 (en) Semiconductor device and memory system including the same
US9244835B2 (en) Control circuit of semiconductor device and semiconductor memory device
US9575098B2 (en) Electronic apparatus to detect power supply voltage levels to protect peripheral circuits
KR20150041260A (ko) 반도체 장치 및 그것의 동작 방법
KR20140079913A (ko) 불휘발성 메모리 장치 및 이의 프로그램 방법
TW201601156A (zh) 半導體裝置
US9412452B2 (en) Semiconductor device
KR20140028718A (ko) 반도체 메모리 장치 및 이의 동작 방법
US20160217859A1 (en) Semiconductor device
KR20140088383A (ko) 반도체 장치 및 이의 동작 방법
KR20130139620A (ko) 반도체 메모리 장치