TWI539581B - 半導體裝置及其製作方法 - Google Patents
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Description
本發明係關於一種半導體裝置及其製作方法，尤指一種具有三閘極的半導體裝置及其製作方法。
快閃記憶體(flash memory)係一種非揮發性(non-volatile)記憶體，其在缺乏外部電源供應時，亦能夠保存儲存在記憶體中的資訊內容。近幾年來，由於快閃記憶體具有可重複寫入以及可被電抹除等優點，因此已被廣泛地應用在行動電話(mobile phone)、數位相機(digital camera)、遊戲機(video player)、個人數位助理(personal digital assistant,PDA)等電子產品或正在發展中的系統單晶片(system on a chip,SOC)中。
請參考第1圖，第1圖繪示了一習知快閃記憶單元的剖面示意圖。如第1圖所示，快閃記憶體單元10包含有一半導體基底12、設置於半導體基底12上的一閘極堆疊14，以及一選擇閘極(select gate)20設置於閘極堆疊14的側面，其中閘極堆疊14包括浮置閘極(floating gate)16、控制閘極(control gate)18。浮置閘極16、控制閘極18以及選擇閘極20一般係由多晶矽所構成，且各閘極之間可設置介電層22/24/26例如：氧化物層，以彼此電性絕緣。快閃記憶體單元10另包含有源極摻雜區28以及汲極摻雜區30設置於閘極堆疊
14兩側的半導體基底12中，以及一通道區32定義於源極摻雜區28以及汲極摻雜區30之間的半導體基底12中。此外，浮置閘極16與半導體基底12之間的介電層22係一穿隧氧化(tunneling oxide)層，熱電子(hot electron)即經由此穿隧氧化層隧穿(tunneling)進出浮置閘極16，而達到快閃記憶體單元10資料存取的功能。
習知快閃記憶體單元10製程中，係先形成兩側壁子形狀的閘極層(圖未示)於閘極堆疊14的兩側，再藉由光罩覆蓋閘極堆疊14一側的閘極層，例如：汲極摻雜區30上的選擇閘極20，並搭配反應性離子蝕刻(reactive-ion-etching，RIE)製程，以移除閘極堆疊14另一側的閘極層，例如：源極摻雜區28上的閘極層，完成快閃記憶體單元10的結構。然而，隨著快閃記憶體單元10的尺寸縮小，在進行反應性離子蝕刻製程後，常見閘極堆疊14之側壁，例如：源極摻雜區28上之閘極堆疊14的側壁S，仍殘留多晶矽，又被稱為殘緣物(stringer)R。此殘緣物R會影響快閃記憶體單元的電性表現、導致漏電流，進而降低快閃記憶體的資料維持能力。因此，如何避免殘緣物的形成以改善快閃記憶體單元的電性表現實為相關技術者所欲改進之課題。
本發明之目的之一在於提供一種具有三閘極的半導體裝置及製作此半導體裝置的方法，以避免殘緣物的形成。
本發明之一較佳實施例是提供一種製作半導體裝置的方法，包括下列步驟。首先，提供一半導體基底，接著，形成一閘極堆疊層於半導體基底上，且閘極堆疊層上另具有一蓋層。然後，形成二第一側壁子於閘極堆疊層之相對側壁的周圍。去除蓋層，並形成二第二側壁子於部分閘極堆疊層上。隨後，去除部分第一側壁子以及未被二第二側壁子覆蓋的閘極堆疊層以形成二閘極堆疊結構。
本發明之另一較佳實施例是提供一種半導體裝置，包括一半導體基底以及至少一閘極結構設置於半導體基底上。閘極結構包括由下而上依序堆疊於半導體基底上之一第一閘極、一第二閘極與一上表面不平行於該半導體基底之頂蓋層，以及第三閘極位於該第一閘極以及該第二閘極的一側。
本發明先藉由蓋層的設置以增加第一側壁子的原始高度，再利用第一側壁子定義之後形成的第二側壁子之尺寸與位置，然後，再進一步以第二側壁子作為遮罩，以自對準製程形成各閘極結構中的三閘極，可減少製程之光罩成本並有效避免各閘極結構之側壁上殘緣物的形成。
為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。
本發明提供一種製作半導體裝置的方法，請參考第2圖至第7圖。第2圖至第7圖繪示了本發明之一較佳實施例之製作半導體裝置的方法之示意圖。如第2圖所示，提供一半導體基底100，且形成一閘極堆疊層102於半導體基底100上。半導體基底100可包含例如一由矽、砷化鎵、矽覆絕緣(SOI)層、磊晶層、矽鍺層或其他半導體基底材料所構成的基底。閘極堆疊層102包括至少一閘極層以及至少一介電層，在本實施例中，閘極堆疊層102包括一第一介電層104、一第一閘極層106、一第二介電層108以及一第二閘極層110依序設置於半導體基底100上，且閘極堆疊層102上另具有一蓋層112。
形成閘極堆疊層102以及蓋層112的方法包括下列步驟：首先，於半導體基底100上形成一堆疊層(圖未示)，堆疊層包含介電層、閘極層、介電層、閘極層以及蓋層材料層依序設置於半導體基底100上。介電層可由絕緣材料所構成，包括矽氧化物、氮氧化物或介電常數大於4的高介電常數介電層。閘極層可由導電材料所構成，包括多晶矽、金屬矽化物或具有特定功函數的金屬材料。蓋層材料層之材料可包括絕緣材料例如氮化矽、氧化矽或氮氧化矽。在本實施例中，介電層係由熱氧化製程或化學氣相沈積(chemical vapor deposition,CVD)或原子層沈積(atomic layer deposition,ALD)等沈積製程所沈積等製程所形成的矽氧化物所組成，閘極層係由低壓化學氣相沈積(low pressure chemical vapor deposition,LPCVD)製程所形
成的多晶矽所組成，而蓋層材料層係由化學氣相沈積(CVD)製程形成的氮化矽所組成，但不以此為限。接著，在蓋層材料層上方形成一圖案化光阻層(圖未示)，並進行一蝕刻製程步驟以去除部分堆疊層，形成閘極堆疊層102以及蓋層112。蝕刻製程步驟包括以圖案化光阻層作為遮罩，同時移除部分介電層、部分閘極層以及部分蓋層材料層，隨後去除圖案化光阻層；或是先將圖案化光阻層之圖案轉移至蓋層材料層，去除圖案化光阻層，再以圖案化蓋層材料層作為遮罩，移除部分介電層以及部分閘極層。由於蓋層112係用來於微影暨蝕刻製程中當作蝕刻硬遮罩，因此蓋層112之一寬度實質上相等於閘極堆疊層102之一寬度，也就是說，第一介電層104、第一閘極層106、第二介電層108、第二閘極層110以及蓋層112具有相同的寬度。
如第3圖所示，順應性形成一介電層114於半導體基底100上，介電層114可覆蓋蓋層112之頂面、蓋層112之側面以及閘極堆疊層102之側面，其中介電層114可由單層或複合層的絕緣材料所構成。然後，再順應性形成一導電層(圖未示)於介電層114上，且進行一非等向性蝕刻製程例如：反應性離子蝕刻(reactive-ion-etching，RIE)製程去除部分導電層，以完全暴露閘極堆疊層102上的介電層114，而剩餘的導電層即形成二第一側壁子116A/116B於閘極堆疊層102之相對側壁的周圍，亦即二第一側壁子116A/116B可環繞閘極堆疊層102以及蓋層112。基本上，各第一側壁子116A/116B之一高度h1相關於蓋層112之一高度h2，也就是說，在相同的蝕刻製
程參數條件下例如：相同的蝕刻液之選擇比以及相同的蝕刻時間，蓋層112之高度h2的增加，將有助於在非等向性蝕刻製程後保留較多的導電層，以增加形成的第一側壁子116A/116B之原始高度h1與一底部寬度w1。在本實施例中，用於形成第一側壁子116A/116B的導電層包括導電材料例如：多晶矽，但不以此為限。在其他實施例中，形成第一側壁子116A/116B的材料也可以是絕緣材料，以期應用在其他種類的半導體元件製程中。
接下來，如第4圖所示，去除閘極堆疊層102上的蓋層112。當蓋層112係由氮化矽所組成時，可進行一濕蝕刻製程，蝕刻液較佳為對第一側壁子116A/116B之材料與第二閘極層110之材料例如：多晶矽具選擇比，例如：加熱的磷酸(phosphoric acid)溶液等，以完全去除蓋層112以及部分介電層114，暴露出閘極堆疊層102的頂面，亦即第二閘極層110，且保留環繞閘極堆疊層102之側壁的第一側壁子116A/116B，此時，剩餘的各第一側壁子116A/116B之高度h3係仍實質上大於閘極堆疊層102之一高度h4。去除蓋層112的方法不以此為限，其他可完全去除蓋層112，並使各第一側壁子116A/116B之高度h3仍實質上大於閘極堆疊層102之高度h4的製程亦適用於本發明。
如第5圖所示，形成二第二側壁子118A/118B於部分閘極堆疊層102上，其中形成的第二側壁子118A/118B未完全重疊閘極堆疊層102。去除蓋層112後形成第二側壁子118A/118B的方法包括：
順應性形成一物質層(圖未示)於半導體基底100上，並覆蓋閘極堆疊層102以及第一側壁子116A/116B，且物質層之材料係與第一閘極層106、第二閘極層110以及第一側壁子116A/116B較佳係具有蝕刻選擇比，亦即此物質層與第一閘極層106、第二閘極層110以及第一側壁子116A/116B相對於一蝕刻劑具有不同的蝕刻速率，例如其可選自絕緣材料包括氮化矽或氧化矽等。之後，進行一蝕刻製程，例如非等向性蝕刻製程，用以去除部分物質層至暴露第一側壁子116A/116B以及部分閘極堆疊層102之頂面。在本實施例中，第二側壁子118A/118B具有相對於閘極堆疊層102之頂面的相同的一高度h5以及相同的一底部寬度w2。各第二側壁子118A/118B直接接觸相對應的各第一側壁子116A/116B，且各第二側壁子118A/118B的高度h5係實質上相等於各第一側壁子116A/116B相對於閘極堆疊層102之頂面的一高度h6，也就是說，各第二側壁子118A/118B之一頂點與各第一側壁子116A/116B之一頂點具有相對於半導體基底100的相同的高度。更詳細地說，在相同的蝕刻製程參數條件下，第二側壁子118A/118B之尺寸大小以及與閘極堆疊層102之頂面的重疊面積大小均相關於第一側壁子116A/116B之高度，也就是說，隨著第一側壁子116A/116B的高度h6增加，在蝕刻製程後，形成的第二側壁子118A/118B之高度h5與底部寬度w2亦將增加。
如第6圖所示，進行一蝕刻製程，例如為一乾蝕刻製程，去除部分第一側壁子116A/116B以形成一第三閘極124，並同時去除未被第二側壁子118A/118B覆蓋的閘極堆疊層102，以形成二閘極堆疊
結構102A/102B，且閘極堆疊結構102A/102B分別具有一第一閘極120以及一第二閘極122。第三閘極124之高度h7較佳係實質上相等於閘極堆疊結構102A/102B之高度h8。此外，較佳者，在此蝕刻製程中，部分第二側壁子118A/118B亦會受蝕刻影響而縮減，且剩餘的第二側壁子118A’/118B’位於閘極堆疊結構102A/102B上，並具有一非平面狀之表面。剩餘的第二側壁子118A’/118B’視製程或產品之需求，可選擇性保留於第二閘極122上，不需再經由額外製程去除。
請再一併參考第5圖以及第6圖。值得注意的是，由於在上述蝕刻製程中，係利用第二側壁子118A/118B當作蝕刻遮罩，故未被第二側壁子118A/118B覆蓋的閘極堆疊層102會被去除，亦即暴露的閘極堆疊層102之頂面的寬度係實質上相等於第一閘極結構126以及第二閘極結構128之間距，也就是說，本發明是利用第二側壁子118A/118B來取代一光罩作為遮罩以定義閘極結構之預定位置，不但有助於降低製程之光罩成本，而且更可製作出更小的線寬。此外，使用第二側壁子118A/118B作為遮罩，可同時自對準定義出具有相同寬度的閘極結構，也就是說，第二側壁子118A/118B之底部寬度w2係實質上相等於閘極堆疊結構102A之一底部寬度w3以及閘極堆疊結構102B之一底部寬度w4。更詳細地說，完成去除部分第一側壁子116A/116B以及部分閘極堆疊層102的蝕刻製程之後，將分別形成具有三閘極(第一閘極120、第二閘極122，以及第三閘極124)的一第一閘極結構126以及一第二閘極結構128，其中，第二側壁
子118A’/118B’與第三閘極124可用於定義第一閘極結構126/第二閘極結構128之通道區長度。另外，第三閘極124分別僅形成於閘極堆疊結構102A/102B之一側，未有多餘的導電層餘留於第一閘極結構126以及第二閘極結構128之間，因此，不需再進行蝕刻製程以移除多餘的導電層，可有效避免導電材質組成的殘緣物(stringer)形成於第一閘極結構126以及第二閘極結構128之間的側壁S1/S2上，進而改善半導體裝置的電性表現並提高良率。
如第7圖所示，以第一閘極結構126與第二閘極結構128作為遮罩，另進行一離子佈植製程，分別於第一閘極結構126與第二閘極結構128兩側的半導體基底100中形成源極/汲極摻雜區130/132/134，在本實施例中，源極/汲極摻雜區132可作為第一閘極結構126與第二閘極結構128的共同源極區，有助於縮小半導體裝置所佔面積，以提升半導體裝置之積集度。
本發明亦提供一種半導體裝置，為了簡化說明，在下文之實施例中使用相同的符號標注相同的元件，且不再對重覆部分進行贅述。請參考第8圖。第8圖繪示了本發明之一較佳實施例之半導體裝置的示意圖。如第8圖所示，半導體裝置148包含半導體基底100以及至少一閘極結構136/138設置於其上。在本實施例中，第一閘極結構136與第二閘極結構138分別包括由下而上依序堆疊之一第一閘極120、一第二閘極122與一上表面不平行於半導體基底之頂蓋層140，以及一第三閘極124位於第一閘極120以及第二閘極122
的一側。第一閘極120、第二閘極122以及第三閘極124均可由導電材料所構成，導電材料包括多晶矽、金屬矽化物或具有特定功函數的金屬材料。頂蓋層140之材料可包括抗氧化材料例如氮化矽或氧化矽。第一閘極結構136與相鄰的第二閘極結構138互相鏡射對稱，也就是說，第一閘極結構136與第二閘極結構138具有相同寬度w5/w6。此外，第三閘極124係為側壁子狀，第一閘極結構136之第三閘極124A位於第一閘極120A以及第二閘極122A的左側，而第二閘極結構138之第三閘極124B位於第一閘極120B以及第二閘極122B的右側。以半導體裝置148係快閃記憶單元為例，第一閘極120為浮置閘極(floating gate)，第二閘極122為控制閘極(control gate)，而第三閘極124為選擇閘極(select gate)，另外，在某些應用中，用以做為浮置閘極的第一閘極120亦可包括氮矽化合物等材料以捕捉電荷(trap charges)。。第三閘極124之一高度h7較佳實質上相等於第二閘極122之頂面的高度h9。頂蓋層140實質上直接接觸第二閘極122的頂面，且其具有一非平面狀之上表面，在本實施例中，頂蓋層140具有一側壁子狀結構，且在同一閘極結構136/138中，頂蓋層140之弧面與第三閘極124之弧面具有彼此相對的突出方向。
第一閘極結構136與第二閘極結構138分別另包括一第一介電層142設置於半導體基底100與第一閘極120之間，一第二介電層144設置於第一閘極120與第二閘極122之間，以及一L形之第三介電層146設置於第三閘極124與第一閘極120及第二閘極122之間，並位於半導體基底100與第三閘極124之間。第一介電層142、第
二介電層144與第三介電層146均可由絕緣材料所構成，絕緣材料包括矽氧化物、氮氧化物或介電常數大於4的高介電常數介電層。第一介電層142可作為穿隧氧化層，熱電子即經由第一介電層142隧穿進出第一閘極120，而達到半導體裝置148之資料存取的功能。第二介電層144及第三介電層146可作為閘間氧化層，以提供第一閘極120、第二閘極122以及第三閘極124彼此之間的絕緣效果。此外，源極/汲極摻雜區130/132/134設置於第一閘極結構136與第二閘極結構138兩側的半導體基底100中。
綜上所述，本發明先藉由蓋層的設置以增加第一側壁子的原始高度，再利用第一側壁子定義第二側壁子之尺寸與形成的位置，之後，再進一步以第二側壁子作為遮罩，以自對準製程形成第一閘極結構/第二閘極結構中的三閘極，可減少製程之光罩成本並有效避免第一閘極結構/第二閘極結構之側壁上殘緣物的形成。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10‧‧‧快閃記憶體單元
12，100‧‧‧半導體基底
14‧‧‧閘極堆疊
16‧‧‧浮置閘極
18‧‧‧控制閘極
20‧‧‧選擇閘極
22，24，26，114‧‧‧介電層
28‧‧‧源極摻雜區
30‧‧‧汲極摻雜區
32‧‧‧通道區
102‧‧‧閘極堆疊層
102A，102B‧‧‧閘極堆疊結構
104，142‧‧‧第一介電層
106‧‧‧第一閘極層
108，144‧‧‧第二介電層
110‧‧‧第二閘極層
112‧‧‧蓋層
116A，116B‧‧‧第一側壁子
118A，118B，118A’，118B’‧‧‧第二側壁子
120，120A，120B‧‧‧第一閘極
122，122A，122B‧‧‧第二閘極
124，124A，124B‧‧‧第三閘極
126，136‧‧‧第一閘極結構
128，138‧‧‧第二閘極結構
130，132，134‧‧‧源極/汲極摻雜區
140‧‧‧頂蓋層
146‧‧‧第三介電層
148‧‧‧半導體裝置
R‧‧‧殘緣物
h1，h2，h3，h4，h5，h6，h7，h8，h9‧‧‧高度
S，S1，S2‧‧‧側壁
w1，w2，w3，w4，w5，w6‧‧‧寬度
第1圖繪示了一習知快閃記憶單元的剖面示意圖。
第2圖至第7圖繪示了本發明之一較佳實施例之製作半導體裝置的方法之示意圖。
第8圖繪示了本發明之一較佳實施例之半導體裝置的示意圖。
100‧‧‧半導體基底
120，120A，120B‧‧‧第一閘極
122，122A，122B‧‧‧第二閘極
124，124A，124B‧‧‧第三閘極
130，132，134‧‧‧源極/汲極摻雜區
136‧‧‧第一閘極結構
138‧‧‧第二閘極結構
140‧‧‧頂蓋層
142‧‧‧第一介電層
144‧‧‧第二介電層
146‧‧‧第三介電層
148‧‧‧半導體裝置
h7，h9‧‧‧高度
w5，w6‧‧‧寬度
Claims (19)
- 一種製作半導體裝置的方法，包括：提供一半導體基底；形成一閘極堆疊層於該半導體基底上，且該閘極堆疊層上另具有一蓋層；形成二第一側壁子於該閘極堆疊層之相對側壁的周圍；去除該蓋層；形成二第二側壁子於部分該閘極堆疊層上；以及同時去除部分該等第一側壁子以及未被該等第二側壁子覆蓋的該閘極堆疊層以形成二閘極堆疊結構。
- 如請求項1所述之製作半導體裝置的方法，其中該蓋層之一寬度實質上相等該閘極堆疊層之一寬度。
- 如請求項1所述之製作半導體裝置的方法，其中形成該等第一側壁子的步驟包括：形成一介電層於該蓋層上；形成一導電層於該介電層上；以及去除部分該導電層，以完全暴露該閘極堆疊層上的該介電層。
- 如請求項3所述之製作半導體裝置的方法，其中去除部分該導電層包括進行一非等向性蝕刻製程。
- 如請求項1所述之製作半導體裝置的方法，其中該等第一側壁子環繞該閘極堆疊層以及該蓋層。
- 如請求項1所述之製作半導體裝置的方法，其中去除該蓋層包括進行一濕蝕刻製程。
- 如請求項1所述之製作半導體裝置的方法，其中在去除該蓋層後且形成該等閘極堆疊結構之前，各該第一側壁子之一高度係實質上大於該閘極堆疊層之一高度。
- 如請求項1所述之製作半導體裝置的方法，其中去除該蓋層後，形成該等第二側壁子的步驟包括：形成一物質層於該半導體基底上；以及去除部分該物質層至暴露該等第一側壁子以及部分該閘極堆疊層之一頂面。
- 如請求項8所述之製作半導體裝置的方法，其中去除部分該物質層包括進行一非等向性蝕刻製程。
- 如請求項1所述之製作半導體裝置的方法，其中去除部分該等第一側壁子之前，各該第二側壁子直接接觸相對應的該第一側壁子。
- 如請求項10所述之製作半導體裝置的方法，其中各該第二側壁子相對於該閘極堆疊層之一頂面之一高度係實質上相等於各該第一側壁子相對於該閘極堆疊層之該頂面之一高度。
- 如請求項1所述之製作半導體裝置的方法，其中該閘極堆疊層包括至少一閘極層以及至少一介電層。
- 如請求項12所述之製作半導體裝置的方法，其中該閘極層包括導電材料。
- 如請求項1所述之製作半導體裝置的方法，其中該等第一側壁子包括導電材料。
- 如請求項1所述之製作半導體裝置的方法，其中該蓋層與該等第二側壁子均包括絕緣材料。
- 一種半導體裝置，包括：一半導體基底；以及至少一閘極結構設置於該半導體基底上，其中該閘極結構包括由下而上依序堆疊之一第一閘極、一第二閘極與一上表面不平行於該半導體基底之頂蓋層，以及第三閘極位於該第一閘極以及該第二閘極的一側，且該第三閘極之一頂端較該頂蓋層的一頂端低。
- 如請求項16所述之半導體裝置，其中該閘極結構另包括：一第一介電層設置於該半導體基底與該第一閘極之間；一第二介電層設置於該第一閘極與該第二閘極之間；以及一L形之第三介電層設置於該第三閘極與該第一閘極及該第二閘極之間，並位於該半導體基底與該第三閘極之間。
- 如請求項16所述之半導體裝置，其中該第一閘極包括浮置閘極(floating gate)，該第二閘極包括控制閘極(control gate)，且該第三閘極包括選擇閘極(select gate)。
- 如請求項16所述之半導體裝置，其中該閘極結構與相鄰的另一閘極結構互相鏡射對稱。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW101117347A TWI539581B (zh) | 2012-05-16 | 2012-05-16 | 半導體裝置及其製作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW101117347A TWI539581B (zh) | 2012-05-16 | 2012-05-16 | 半導體裝置及其製作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201349461A TW201349461A (zh) | 2013-12-01 |
| TWI539581B true TWI539581B (zh) | 2016-06-21 |
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ID=50157538
Family Applications (1)
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| TW101117347A TWI539581B (zh) | 2012-05-16 | 2012-05-16 | 半導體裝置及其製作方法 |
Country Status (1)
| Country | Link |
|---|---|
| TW (1) | TWI539581B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9871050B1 (en) * | 2016-08-10 | 2018-01-16 | Globalfoundries Inc. | Flash memory device |
-
2012
- 2012-05-16 TW TW101117347A patent/TWI539581B/zh active
Also Published As
| Publication number | Publication date |
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| TW201349461A (zh) | 2013-12-01 |
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