TWI532141B - 半導體元件與其形成方法 - Google Patents

Description

半導體元件與其形成方法

本發明係關於半導體元件，更特別關於後鈍化內連線結構與其形成方法。

在積體電路的應用中，越來越多的功能整合至產品。舉例來說，不同的功能性單元如3G視頻單元、WiFi單元、藍牙單元、及/或音頻/視頻單元需一起整合以達所需應用。一般常見的應用為可攜式應用如手機。

電容已廣泛應用於可攜式應用中。在可攜式應用中，電容需符合高頻性質。舉例來說，電容的Q因子需高達射頻。此外，電容的崩潰電壓、漏電流、與類似性質亦需符合對應的應用。

本發明一實施例提供一種元件，包括：第一金屬墊；第一鈍化層，包括部份與第一金屬墊重疊；以及電容，包括：底電容電極，位於第一鈍化層下，其中底電容電極包括第一金屬墊；頂電容電極，位於第一鈍化層之部份上；以及電容絕緣層，包括第一鈍化層之部份。

本發明一實施例提供一種元件，包括：多個低介電常數之介電層；第一金屬墊，位於低介電常數之介電層上； 第一鈍化層，包括部份位於第一金屬墊上，其中第一鈍化層包括非低介電常數之介電材料；第一高分子層，位於第一鈍化層上；以及後鈍化內連線，包括：第一部份，位於第一高分子層上；以及第二部份，貫穿第一高分子層以接觸第一鈍化層，其中第二部份與第一金屬墊重疊以形成具有第一金屬墊的電容，以及其中第一鈍化層之部份與第一金屬墊重疊，以作為電容之電容絕緣層。

本發明一實施例提供一種元件的形成方法，包括：形成第一鈍化層於第一金屬墊上，其中第一金屬墊更位於多個低介電常數之介電層上；形成第一高分子層於第一鈍化層上；圖案化第一高分子層以形成開口，其中開口與第一金屬墊重疊；以及形成後鈍化內連線，且後鈍化內連線包括：第一部份位於第一高分子層上；以及第二部份位於開口中，其中後鈍化內連線的第二部份與第一金屬墊之間隔有第一鈍化層的部份，以及其中後鈍化內連線的第二部份、第一鈍化層的部份、與第一金屬墊分別作為電容的頂電容電極、電容絕緣層、與底電容電極。

M1、Mtop、Mtop-1‧‧‧金屬層

W1、W2‧‧‧寬度

10‧‧‧半導體基板

12‧‧‧積體電路元件

14‧‧‧ILD

16‧‧‧內連線結構

18‧‧‧介電層

20‧‧‧金屬線路

22、26、29、129‧‧‧通孔

28、32‧‧‧鈍化層

30、31、130、230‧‧‧金屬墊

32A、32B‧‧‧子層

32C‧‧‧鈍化層之部份

36、48‧‧‧高分子層

38、40‧‧‧開口

42、44‧‧‧PPI

42A、42B、44C‧‧‧PPI之部份

44A‧‧‧PPI線路

44B‧‧‧PPI墊

46‧‧‧電容

50‧‧‧UBM層

52‧‧‧連接物

100‧‧‧晶圓

200‧‧‧晶片

202‧‧‧切割線

第1至5圖係本發明某些實施例中，用以製作含電容之晶圓的製程剖視圖，其中至少部份的電容係形成於後鈍化內連線(PPI)結構中；第6至7圖係另一實施例中，含有電容之晶圓剖視圖；第8圖係電容與對應相連之PPI線路的上視圖；以及 第9圖係晶圓的部份上視圖，且電容形成其中。

下述內容將詳述如何製作與使用本發明實施例。可以理解的是，雖然這些實施例提供的許多發明概念可實施於多種特定內容中，但這些些特定實施例僅用以說明而非侷限本發明範疇。

本發明一實施例提供形成於至少部份的後鈍化內連線(PPI)結構中之電容與其形成方法。多種實施例提供電容的製程如下述內容。在這些實施例中，相同標號將用以標示相同單元。

如第1圖所示，晶圓100包含半導體基板10。半導體基板10可為基體矽基板或絕緣層上矽基板。在另一實施例中，半導體基板10可為其他III族元素、IV族元素、與V族元素的半導體材料，比如矽鍺合金、碳化矽、與III-V族半導體化合物材料。積體電路元件(如電晶體)12可形成於半導體基板10中及/或半導體基板10上。晶圓100可進一步包含ILD(層間介電層)14於半導體基板10上，並形成內連線結構16於ILD 14上。內連線結構16具有金屬線路20與通孔22形成於介電層18中。同層之金屬線路20的組合亦稱作金屬層。綜上所述，內連線結構16可包含多個金屬層，且金屬層之間以通孔22內連線。金屬線路20與通孔22之組成可為銅或銅合金，亦可為其他材料。在某些實施例中，介電層18之組成為低介電常數之介電材料，其介電常數小於約3.0，比如小於約2.5。

金屬層包含底部的金屬層M1至頂部的金屬層 Mtop。在某些實施例中，頂部的金屬層Mtop係形成於低介電常數之介電材料中的最頂層的金屬層。金屬墊130可形成於頂部的金屬層Mtop中。金屬墊230亦可形成於頂部的金屬層Mtop下的金屬層Mtop-1中。金屬墊130與230可經由通孔26內連線。

在某些實施例中，鈍化層28係形成於頂部的金屬層Mtop與具有金屬層Mtop形成其中的介電層18上。鈍化層28之介電常數大於3.8，其組成為非低介電常數之介電材料。在某些實施例中，鈍化層28為複合層，包含氧化矽層(未圖示)與其上的氮化矽層(未圖示)。鈍化層28之組成亦可為其他非孔洞狀的介電材料，比如未摻雜之矽酸鹽玻璃(USG)、氮氧化矽、及/或類似物。通孔29與129係形成於鈍化層32中，可電性耦合至積體電路元件12。通孔29位於金屬墊130上並與其相連。

金屬墊30與31形成於鈍化層28上，並經由金屬線路20與22電性耦合至積體電路元件12。金屬墊30與31可為鋁墊或鋁銅墊，亦可為其他金屬材料。此外，金屬墊30之上視尺寸與上視形狀與金屬墊130與230之上視尺寸與上視形狀類似。

如第2圖所示，鈍化層32係形成於鈍化層28上。鈍化層32之材料選擇可與鈍化層28之材料選擇相同。鈍化層28與32可採用相同的介電材料，或不同的介電材料。在某些實施例中，鈍化層32具有氧化矽層與其上的氮化矽層。鈍化層32經圖案化後，部份鈍化層32以覆蓋金屬墊31的邊緣部份，而鈍化層32中的開口將露出金屬墊31的中心部份。鈍化層32將覆蓋所有的金屬墊30。部份的鈍化層32可與金屬墊30等高。

如第3圖所示，高分子層36係形成於鈍化層32上。 高分子層36可擇自聚亞醯胺、苯并环丁烯(BCB)、聚苯并噁唑(PBO)、及/或類似高分子。舉例來說，高分子層36之形成方法可為旋塗法。此外，可點膠液態的高分子層36後再固化。

高分子層36經圖案化後形成開口38與40。開口40對準部份金屬墊31，即開口40露出金屬墊31。開口38與金屬墊30重疊。在某些實施例中，開口38之上視尺寸與上視形狀與金屬墊30、金屬墊130、及/或金屬墊230之上視尺寸與上視形狀類似。開口38露出鈍化層32。在某些實施例中，高分子層36的圖案化製程，係以鈍化層32作為蝕刻停止層。在高分子層36的組成為感光材料的實施例中，高分子層36的圖案化製程係以微影光罩(未圖示)進行曝光。接著顯影曝光後的高分子層36，以形成開口38與40。

如第4圖所示，在鈍化層32形成後再形成PPI 42與44。在某些實施例中，PPI 42與44之形成步驟包括沉積晶種層(未圖示)、形成圖案化遮罩(未圖示)於晶種層上，再電鍍金屬材料(未圖示)於晶種層上。接著移除遮罩層，同時移除遮罩層覆蓋的晶種層。保留的部份晶種層與金屬材料即PPI 42與44。

PPI 42之部份42A位於第3圖的開口38中，而PPI 42之部份42B位於高分子層36上。PPI 42之部份42A、金屬墊30、與兩者之間的鈍化層32之部份32C組成電容46，其中PPI 42之部份42A作為電容46的頂電容電極，金屬墊30作為電容46的底電容電極，而鈍化層32之部份32C作為電容絕緣層。

PPI 44包含PPI線路44A與PPI墊44B，且PPI墊44B的上視寬度大於PPI線路44A的上視寬度。PPI 44之部份44C延 伸至第3圖的開口40中，以電性連接至金屬墊31。

如第5圖所示，形成高分子層48與UBM(凸塊下金屬化)層50。首先，高分子層48係形成於第4圖中的結構上。高分子層48之材料選擇可與高分子層36之材料選擇相同。舉例來說，高分子層48可為聚亞醯胺、PBO、BCB、或類似高分子。高分子層48之形成方法可為旋塗法。

接著形成UBM層50。在某些實施例中，UBM層50包含阻障層與晶種層(未圖示)於其上。UBM層50延伸至高分子層48中的開口中，以電性連接及物理接觸PPI 44。阻障層可為鈦層、氮化鈦層、鉭層、氮化鉭層、鈦合金層、或鉭合金層。晶種層之材料可為銅或銅合金。UBM層50之形成方法可為PVD或其他可行方法。在某些實施例中，高分子層48覆蓋所有的PPI 42。在其他實施例中，可進一步形成與UBM 50類似之其他UBM，並形成連接物52類似之其他連接物，以電性連接至PPI 42。

如第5圖所示，形成連接物52。在某些實施例中，連接物52為金屬區，比如UBM層50上的金屬球(如焊料球或銅球)，或UBM層50上電鍍形成的金屬柱。金屬區可進行再流動製程，以形成金屬球狀的連接物52。在另一實施例中，連接物52包含金屬柱如銅柱。額外層狀物如鎳層、焊料蓋、鈀層、或類似物亦可形成於金屬柱上。

在某些實施例中，如第5圖所示，PPI 42之部份42A(電容46的頂電極)，可接觸鈍化層32之上表面。綜上所述，電容46的電容絕緣層之厚度與鈍化層32之厚度實質上相同。在另 一實施例中，如第6圖所示，PPI 42之部份42A(電容46的頂電極)可向下延伸至鈍化層32中，因此電容46之電容絕緣層之厚度小於鈍化層32之厚度。如此一來，電容46的電容增加。在某些實施例中，鈍化層32包含不同介電材料組成的多個子層。PPI 42之部份42A(電容46的頂電極)可穿過較上方的子層以接觸較下方的子層。舉例來說，如第6圖所示，鈍化層32包含較下方的子層32A，與較上方的子層32B於較下方的子層32A上。較下方的子層32A可為氧化矽，而較上方的子層32B可為氮化矽。在這些實施例中，PPI 42之部份42A(電容46的頂電極)可穿過較上方的子層32B，以接觸較下方的子層32A之上表面。在形成第6圖中的結構時，較下方的子層32A可作圍較上方的子層32B之圖案化步驟中的蝕刻停止層。

在某些實施例中，如第5及6圖所示，電容46之底電極包括多個金屬墊，比如一或多個金屬墊30、最上層的金屬層Mtop中的金屬墊130、與金屬層Mtop-1中的金屬墊230。這些金屬墊經由通孔26與29內連線，以形成積體化底電容電極。以多個金屬墊形成底電極的作法可改善電容46的電性效能，特別是高頻應用的電容。在另一實施例中，如第7圖所示，電容46的底電極不含金屬墊30。綜上所述，金屬墊130及/或230形成底電容電極。在這些實施例中，電容絕緣層包含鈍化層28與32。

第8圖係PPI 42與電容46的上視圖。在某些實施例中，PPI42之部份42B(又稱作PPI線路)具有寬度W1。頂電極如PPI 42之部份42A，與底電極如金屬墊30/130/230具有寬度W2。寬度W1與W2的量測方向與PPI之部份42B的縱軸方向垂 直。W2/W1的比例可大於2，大於5、或大於10。

第9圖係晶圓100的部份上視圖，包含晶片200於其中。晶片200彼此隔有切割線202，而切割線202在後述之晶粒切割製程中可讓晶片200彼此分開。某些電容46可形成於切割線202中。綜上所述，藉由偵測這些電容46的電容值即可監控製程。舉例來說，由於鈍化層32與高分子層48的厚度影響電容46的電容值，因此偵測電容46的電容值即可監控鈍化層32與高分子層48的厚度是否一致。某些電容46可形成於晶片200中，以用於射頻應用、可攜式應用、或類似應用。

上述實施例之電容不需增加額外製程成本。舉例來說，如第2圖所示，只要調整圖案化鈍化層32的微影光罩即可完成電容絕緣層，不需增加額外成本。

本發明某些實施例提供之元件，包括金屬墊與鈍化層，且部份鈍化層與金屬墊重疊。電容包括底電容電極於鈍化層下，其中底電容電極包括金屬墊。電容更包括頂電容電極於部份鈍化層上，與包含部份鈍化層的電容絕緣層。

在本發明其他實施例中，元件包括：多個低介電常數之介電層、金屬墊於低介電常數之介電層上、與鈍化層(部份鈍化層位於金屬墊上)，其中鈍化層包括非低介電常數之介電材料。高分子層位於鈍化層上。後鈍化內連線包括第一部份於高分子層上，以及第二部份貫穿高分子層以接觸鈍化層。第二部份與第一金屬墊重疊以形成具有第一金屬墊的電容。部份鈍化層與第一金屬墊重疊，以作為電容之電容絕緣層。

在其他實施例中，元件的形成方法包括：形成鈍 化層於金屬墊上，其中金屬墊更位於多個低介電常數之介電層上。形成高分子層於鈍化層上。圖案化高分子層以形成開口，其中開口與金屬墊重疊。接著形成後鈍化內連線，且後鈍化內連線包括：第一部份位於高分子層上；以及第二部份位於開口中。其中後鈍化內連線的第二部份與金屬墊之間隔有部份鈍化層。後鈍化內連線的第二部份、部份鈍化層、與金屬墊分別作為電容的頂電容電極、電容絕緣層、與底電容電極。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

M1、Mtop、Mtop-1‧‧‧金屬層

10‧‧‧半導體基板

12‧‧‧積體電路元件

14‧‧‧ILD

16‧‧‧內連線結構

20‧‧‧金屬線路

22、26、129‧‧‧通孔

28、32‧‧‧鈍化層

31、130、230‧‧‧金屬墊

36、48‧‧‧高分子層

42、44‧‧‧PPI

42A、42B‧‧‧PPI之部份

46‧‧‧電容

50‧‧‧UBM層

52‧‧‧連接物

100‧‧‧晶圓

Claims (11)

1. 一種半導體元件，包括：一第一金屬墊；一第一鈍化層，包括一部份與該第一金屬墊重疊，其中該第一鈍化層包括一較低子層，與一較高子層位於該較低子層上；以及一電容，包括：一底電容電極，位於該第一鈍化層下，其中該底電容電極包括該第一金屬墊；一頂電容電極，位於該第一鈍化層之該部份上，其中該頂電容電極貫穿該第一鈍化層之該較高子層，以接觸該第一鈍化層之較低子層的上表面；以及一電容絕緣層，包括該第一鈍化層之該部份。
2. 如申請專利範圍第1項所述之半導體元件，更包括：多個低介電常數之介電層，位於該第一鈍化層下，其中該第一鈍化層包括非低介電常數之介電材料。
3. 如申請專利範圍第1項所述之半導體元件，更包括：一額外金屬墊與該第一金屬墊等高，且該額外金屬墊與該第一金屬墊之材料相同；一後鈍化內連線位於該額外金屬墊上並與其連線；以及一凸塊下金屬化層位於該後鈍化內連線上並與其連線。
4. 如申請專利範圍第1項所述之半導體元件，更包括：一高分子層，位於該第一鈍化層上；以及一後鈍化內連線，包括一第一部份位於該高分子層上，以 及一第二部份延伸至該高分子層中並與該第一部份相連，其中該第二部份作為該頂電容電極。
5. 如申請專利範圍第1項所述之半導體元件，其中該電容位於一導體晶圓之一切割線中。
6. 一種半導體元件，包括：多個低介電常數之介電層；一第一金屬墊，位於該些低介電常數之介電層上；一第一鈍化層，包括一部份位於該第一金屬墊上，其中該第一鈍化層包括一非低介電常數之介電材料；一第一高分子層，位於該第一鈍化層上；以及一後鈍化內連線，包括：一第一部份，位於該第一高分子層上；以及一第二部份，貫穿該第一高分子層以接觸該第一鈍化層，其中該第二部份與該第一金屬墊重疊以形成具有該第一金屬墊的一電容；其中該第一鈍化層之該部份與該第一金屬墊重疊，以作為該電容之一電容絕緣層。
7. 如申請專利範圍第6項所述之半導體元件，其中該第一鈍化層包括一較低子層，與一較高子層位於該較低子層上，其中該較低子層與該較高子層之材料不同，且該後鈍化內連線之該第二部份接觸該較高子層的上表面。
8. 如申請專利範圍第6項所述之半導體元件，其中該第一鈍化層包括一較低子層，與一較高子層位於該較低子層上，其中該較低子層與該較高子層之材料不同，且該後鈍化內連 線之該第二部份貫穿該較高子層並接觸該較低子層的上表面。
9. 如申請專利範圍第6項所述之半導體元件，其中該電容位於一半導體晶圓之一切割線或一晶片中。
10. 一種半導體元件的形成方法，包括：形成一第一鈍化層於一第一金屬墊上，其中該第一金屬墊更位於多個低介電常數之介電層上；形成一第一高分子層於該第一鈍化層上；圖案化該第一高分子層以形成一開口，其中該開口與該第一金屬墊重疊；以及形成一後鈍化內連線，且該後鈍化內連線包括：一第一部份位於該第一高分子層上；以及一第二部份位於該開口中，其中該後鈍化內連線的該第二部份與該第一金屬墊之間隔有該第一鈍化層的一部份，以及其中該後鈍化內連線的該第二部份、該第一鈍化層的該部份、與該第一金屬墊分別作為一電容的一頂電容電極、一電容絕緣層、與一底電容電極。
11. 如申請專利範圍第10項所述之半導體元件的形成方法，更包括：形成一第二高分子層於該第一高分子層上；以及形成一凸塊下金屬化層延伸至該第二高分子層中，其中該凸塊下金屬化層電性耦合至一第二金屬墊，且該第二金屬墊與該第一金屬墊位於同一層。