TWI531801B - 電壓偵測電路 - Google Patents

Description

電壓偵測電路

本發明係指一種電壓偵測電路，尤指一種低耗電且可精準偵測一參考電壓之一特定倍數或其特定倍數之負電壓值的電壓偵測電路。

電源管理積體電路(Power Management Integrated Circuit，PMIC)已經廣泛應用於筆記型電腦、主機板、數位相機、智慧型手機、平板電腦等電子產品中，在PMIC又包含如電源啟動偵測器(Power on Detector)、訊號就緒偵測器(Signal Ready Detector)等偵測電路。習知偵測電路若欲精準的偵測一特定電壓通常較為複雜，且佔用較大之電路佈局面積，若欲較簡單且較小佈局面積的偵測電路卻又不甚精準。因此，本案申請人於中華民國專利申請號第101131196號已揭露一種電源啟動重置(Power on Reset，POR)電路，其可精準地偵測一參考電壓的正兩倍電壓，有較佳的佈局面積效率，更具備低靜帶電流(Low Quiescent Current，Low Iq)與低耗電等特徵。

然而，在實際應用中，除了正兩倍電壓外，偵測電路可能需要偵測參考電壓之其它倍數電壓，甚至是負的倍數。因此，如何設計一偵測電路其可偵測參考電壓之任意倍數，同時又需兼具精準、有效使用佈局面積、低靜帶電流、低耗電等特徵，遂成為業界所努力的目標之一。

因此，本發明之主要目的即在於提供一種低耗電且可精準偵測參考電壓之一特定倍數或其特定倍數之負電壓值。

本發明揭露一種電壓偵測電路，用來偵測一輸入電壓產生器所產生之一輸入電壓，該電壓偵測電路包含一參考電阻，包含有一第一端以及一第二端，該第一端用來接收一第一電壓；一參考電晶體，包含有一第一端、一第二端以及一控制端，該第一端耦接於該參考電阻之該第二端，該控制端用來接收一第二電壓；一比較器，包含有一第一輸入端以及一第二輸入端，該第一輸入端耦接於該參考電晶體之該第二端，用來接收一轉換電壓，該第二輸入端用來接收該第二電壓，該比較器用來根據該轉換電壓及該第二電壓，產生一輸出電壓；以及一壓降電路串列，包含有複數個壓降電路串接於一序列，該壓降電路串列之一端耦接於該輸入電壓產生器，另一端耦接於該比較器之該第一輸入端與該參考電晶體之該第二端之間，該複數個壓降電路用來產生複數個壓降，以將該輸入電壓轉換為該轉換電壓；其中，該比較器之該輸出電壓用來指示該輸入電壓相較該第一電壓及該第二電壓之一差值是否符合一特定倍數，該特定倍數相關於該複數個壓降電路之一數量。

10、40‧‧‧電壓偵測電路

20‧‧‧倍壓偵測電路

30‧‧‧負倍壓偵測電路

R_ref‧‧‧參考電阻

Q_ref、QN_ref、QP_ref‧‧‧參考電晶體

100、200、300‧‧‧比較器

102、402‧‧‧壓降電路串列

104‧‧‧輸入電壓產生器

V1‧‧‧第一電壓

V2‧‧‧第二電壓

V_ref‧‧‧參考電壓

V_TRAN_1~V_TRAN_4‧‧‧轉換電壓

VD_1~VD_M、VD_N_1~D_N_M、VD_P_1~VD_P_M‧‧‧壓降電路

Q_1~Q_M、QN_1~QN_M、QP_1~QP_M‧‧‧壓降電晶體

R_1~R_M‧‧‧壓降電阻

V_GX‧‧‧控制端與第一端電壓差

V_GS‧‧‧閘源極電壓差

V_SG‧‧‧源閘極電壓差

I_1、I_2、I_3、I_4‧‧‧電流

V_IN‧‧‧輸入電壓

V_OUT_1~V_OUT_4‧‧‧輸出電壓

V_GND‧‧‧接地電壓

第1圖為本發明實施例一電壓偵測電路之示意圖。

第2圖為本發明實施例一倍壓偵測電路之示意圖。

第3圖為本發明實施例一負倍壓偵測電路之示意圖。

第4圖為本發明實施例另一電壓偵測電路之示意圖。

請參考第1圖，第1圖為本發明實施例一電壓偵測電路10之示意圖。電壓偵測電路10包含有一參考電阻R_ref、一參考電晶體Q_ref、一比較器100及一壓降電路串列102。參考電阻R_ref包含有一第一端以及一第二端，參考電晶體Q_ref包含有一第一端、一第二端以及一控制端，比較器100 包含有一第一輸入端以及一第二輸入端，詳細架構與連接方式如第1圖所示。詳細來說，參考電阻R_ref之第一端用來接收一第一電壓V1，參考電阻R_ref之第二端耦接於參考電晶體Q_ref之第一端，參考電晶體Q_ref之控制端用來接收一第二電壓V2。比較器100之第一輸入端耦接於參考電晶體Q_ref之第二端，用來接收一轉換電壓V_TRAN_1，比較器100之第二輸入端耦接於參考電晶體Q_ref之控制端，用來接收第二電壓V2。壓降電路串列102包含有M組壓降電路VD_1~VD_M串接於一序列，其一端耦接於比較器100之第一輸入端與參考電晶體Q_ref之第二端之間，另一端耦接於一輸入電壓產生器104以接收一輸入電壓V_IN。每一壓降電路VD_1~VD_M包含一壓降電晶體及一壓降電阻，壓降電晶體包含有一第一端、一第二端以及一控制端，壓降電阻包含有一第一端以及一第二端，壓降電晶體之控制端耦接於壓降電晶體之第二端，壓降電晶體之第一端耦接於壓降電阻之第二端。舉例來說，壓降電路VD_1包含一壓降電晶體Q_1及一壓降電阻R_1，壓降電晶體Q_1之控制端耦接於壓降電晶體Q_1之第二端，壓降電晶體Q_1之第一端耦接於壓降電阻R_1之第二端，以此類推。壓降電路VD_1~VD_M用來產生M個壓降，使得輸入電壓V_IN得以轉換為轉換電壓V_TRAN_1。比較器100根據轉換電壓V_TRAN_1及第二電壓V2，而產生一輸出電壓V_OUT。

需注意的是，在此例中，電壓偵測電路10中的電晶體Q_1~Q_M、Q_ref皆為金氧半(Metal oxide semiconductor，MOS)電晶體，故流經電晶體Q_1~Q_M、Q_ref之電流皆大致相等。在此情形下，可適當設計電晶體Q_1~Q_M與電晶體Q_ref匹配，使電晶體Q_1~Q_M、Q_ref之控制端與第一端電壓差皆大致相等，並將電晶體Q_1~Q_M、Q_ref之控制端與第一端電壓差記作V_GX。如此一來，流經參考電阻R_ref的電流I_1為第二電壓V2減去電晶體控制端與第一端電壓差V_GX再減去第一電壓V1後除以參考電阻R_ref的電阻值，亦即I_1=(V2-V_GX-V1)/R_ref。更進一步地，可 適當設計電阻R_1~R_M、R_ref使其阻值大致相同。因此，以壓降電路VD_1為例，壓降電阻R_1產生的壓降為I_1*R_1=V2-V_GX-V1，則壓降電路VD_1產生的壓降為電晶體控制端與第一端電壓差V_GX加上I_1*R_1，壓降電路VD_1產生的壓降即為(V2-V1)。以此類推，每一壓降電路VD_x所產生的壓降皆大致為(V2-V1)。需注意的是，在本實施例中，設計電晶體Q_1~Q_M與Q_ref匹配及設計電阻R_1~R_M、R_ref之阻值大致相同係為一種實施方式，而不在此限，只要適當設計壓降電路VD_1~VD_M使其每一壓降電路VD_x都能產生相同壓降即滿足本發明的要求。

由上述可知，M組壓降電路VD_1~VD_M可產生M倍壓降(其每一壓降值皆為V2-V1)，使得輸入電壓V_IN得以轉換為轉換電壓V_TRAN_1，即V_TRAN_1=V_IN-M*(V2-V1)。轉換電壓V_TRAN_1由比較器100之第一輸入端接收，且由於比較器100之第二輸入端所接收之電壓為第二電壓V2，當輸入電壓V_IN逐漸上升使得轉換電壓V_TRAN_1大於第二電壓V2時，即當輸入電壓V_IN上升以致V_IN>V2+M*(V2-V1))時，比較器100將轉態而產生對應之輸出電壓V_OUT_1，以指示後端電路運作。除此之外，流經電晶體之電流I_1與電壓差(V2-V1)及參考電阻R_ref相關，因而可適當設計電壓差(V2-V1)及參考電阻R_ref使電流I_1為低電流，以達到低靜帶電流與低耗電等特性。

另一方面，電壓偵測電路10可經適當變化而成為一倍壓偵測電路20，如第2圖所示。倍壓偵測電路20的結構與電壓偵測電路10大致相同，電阻R_1~R_M與R_ref經適當設計使其阻值皆相同。不同於電壓偵測電路10，倍壓偵測電路20之參考電阻R_ref之一第一端耦接於一接地端，倍壓偵測電路20之參考電晶體QN_ref之控制端用來接收一參考電壓V_ref。其中，電晶體QN_1~QN_M、QN_ref皆為N型金氧半(N-type Metal oxide semiconductor，NMOS)電晶體，而參考電晶體QN_ref之第一端為源極，參考電晶體QN_ref之第二端為汲極，以及參考電晶體QN_ref之控制端為閘極，壓降電晶體QN_1~QN_M之第一端為源極，每一壓降電晶體QN_1~QN_M之第二端為汲極，以及每一壓降電晶體QN_1~QN_M之控制端為閘極。換句話說，倍壓偵測電路20由電壓偵測電路10衍生而來，其中第一電壓V1為接地電壓V_GND，第二電壓V2為參考電壓V_ref，參考電晶體及壓降電晶體皆為NMOS。因倍壓偵測電路20中的電晶體QN_1~QN_M及QN_ref皆為NMOS，流經電晶體QN_1~QN_M及QN_ref之電流皆大致相等，在適當設計電晶體QN_1~QN_M與QN_ref匹配的情況下，則電晶體QN_1~QN_M、QN_ref之閘源極電壓差(記作V_GS)皆大致相等。

在此結構下，流經參考電阻R_ref的電流I_2為參考電壓V_ref減去閘源極電壓差V_GS後除以參考電阻R_ref的電阻值，亦即I_2=(V_ref-V_GS)/R_ref。由於壓降電阻R_1~R_M與R_ref之阻值皆大致相同，壓降電阻R_1~R_M所產生的壓降皆為I_2*R_ref=V_ref-V_GS，因此，VD_N_1~VD_N_M中每一壓降電路VD_N_x產生的壓降為閘源極電壓差V_GS加上I_2*R_ref，即每一壓降電路VD_N_x皆產生相同之壓降V_ref。透過M組壓降電路VD_N_1~VD_N_M，使得輸入電壓V_IN得以轉換為一轉換電壓V_TRAN_2，即V_TRAN_2=V_IN-M*V_ref。此時比較器200之第一輸入端接收轉換電壓V_TRAN_2，比較器200之第二輸入端所接收之電壓為參考電壓V_ref，當輸入電壓V_IN逐漸上升使得轉換電壓V_TRAN_2大於參考電壓V_ref時，即當輸入電壓V_IN上升以致V_IN>V_ref+M*V_ref=(M+1)*V_ref時，則比較器200轉態而產生對應之輸出電壓V_OUT_2，以指示後端電路運作。

需注意的是，倍壓偵測電路20可應用於電源啟動重置(Power-on Reset，POR)電路，可偵測輸入電壓V_IN是否大於參考電壓V_ref之一特定倍數，以倍壓偵測電路20來說，該特定倍數為M+1，即為壓降電路VD_N_1~VD_N_M之數量M加1。

另一方面，電壓偵測電路10另可經適當變化而成為一負倍壓偵測電路30，如第3圖所示。第3圖為本發明實施例一負倍壓偵測電路30之示意圖。負倍壓偵測電路30與電壓偵測電路10及倍壓偵測電路20的結構類似，電阻R_1~R_M經適當設計使其阻值與R_ref大致相同。不同於倍壓偵測電路20的是，負倍壓偵測電路30之參考電阻R_ref之一第一端耦接於一參考電壓V_ref，負倍壓偵測電路30之參考電晶體QP_ref之控制端耦接於一接地端。此外，負倍壓偵測電路30之電晶體QP_1~QP_M、QP_ref皆為P型金氧半(P-type Metal oxide semiconductor，PMOS)電晶體，而參考電晶體QP_ref之第一端為源極，參考電晶體QP_ref之第二端為汲極，以及參考電晶體QP_ref之控制端為閘極，壓降電晶體QP_1~QP_M之第一端為源極，每一壓降電晶體QP_1~QP_M之第二端為汲極，以及每一壓降電晶體QP_1~QP_M之控制端為閘極。換句話說，負倍壓偵測電路30亦由電壓偵測電路10衍生而來，其中第一電壓V1為參考電壓V_ref，第二電壓V2為接地電壓V_GND，參考電晶體及壓降電晶體皆為PMOS。因負倍壓偵測電路30中的電晶體QP_1~QP_M及QP_ref皆為PMOS，流經電晶體QP_1~QP_M及QP_ref之電流皆大致相等，在適當設計電晶體QP_1~QP_M與QP_ref匹配的情況下，使電晶體QP_1~QP_M、QP_ref之源閘極電壓差(記作V_SG)皆大致相等。

在此結構下，流經參考電阻R_ref的電流I_3為參考電壓V_ref減去源閘極電壓差V_SG後除以參考電阻R_ref的電阻值，亦即I_3=(V_ref-V_SG)/R_ref。由於壓降電阻R_1~R_M與R_ref之阻值大致相同，壓降電 阻R_1~R_M所產生的壓降皆為I_3*R_ref=V_ref-V_SG，因此，VD_P_1~VD_P_M中每一壓降電路VD_P_x產生的壓降為源閘極電壓差V_SG加上I_3*R_ref，即每一壓降電路VD_P_x皆產生相同之壓降V_ref。透過M組壓降電路VD_P_1~VD_P_M，使得輸入電壓V_IN得以轉換為一轉換電壓V_TRAN_3，即V_TRAN_3=V_IN+M*V_ref。此時比較器300之第一輸入端接收轉換電壓V_TRAN_3，比較器300之第二輸入端偶接於接地端(即電壓值為0V)，當輸入電壓V_IN逐漸下降使得轉換電壓V_TRAN_3小於接地電壓0V時，即當輸入電壓V_IN下降以致V_IN<-M*V_ref時，則比較器300轉態而產生對應之輸出電壓V_OUT_3，以指示後端電路運作。

需注意的是，負倍壓偵測電路30可應用於負電壓偵測(Negative Voltage Detector，NVD)電路，可偵測輸入電壓V_IN是否小於參考電壓V_ref之一特定倍數之負值，以負倍壓偵測電路30來說，該特定倍數為M，即為壓降電路VD_P_1~VD_P_M之數量M。

另外，在本發明中，只要適當設計壓降電路VD_1~VD_M使其每一壓降電路VD_x都能產生相同壓降即滿足本發明的要求，本領域具通常知識者可視實際需求來加以變化而不受限。舉例來說，在第1圖中，壓降電路VD_x為壓降電晶體Q_x之第一端耦接於壓降電阻R_x之第二端，然而，壓降電路VD_x內壓降電晶體Q_x與壓降電阻R_x的連接方式不限於此。請參考第4圖，第4圖為本發明實施例另一電壓偵測電路40之示意圖。如第4圖所示，壓降電路VD_x為壓降電晶體Q_x之第二端耦接於壓降電阻R_x之第一端，壓降電路VD_x所產生的壓降為壓降電阻R_x之第二端與壓降電晶體Q_x之第一端之電壓差，每一壓降電路VD_x都能產生相同壓降，亦符合本發明之要求。同樣地，電壓偵測電路40可經適當變化而成一倍壓偵測電路與一負倍壓偵測電路，其詳細變化方法請參考前述實施例相關段落說明，在 此不贅述。

綜上所述，本發明透過適當設計壓降電路使每一壓降電路都能產生相同壓降值(例如適當設計壓降電晶體使其與參考電晶體匹配，以及適當設計壓降電阻使其阻值與參考電組大致相同)，而壓降值可等於一參考電壓值，並將比較器之一輸入端接收該參考電壓或是一接地電壓，即可準確地偵測出參考電壓之一特定倍數值。不但如此，本發明之電壓偵測電路、倍壓偵測電路及負倍壓偵測電路更能有效使用佈局面積，並具備低靜帶電流與低耗電等特徵。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

20‧‧‧倍壓偵測電路

R_ref‧‧‧參考電阻

QN_ref‧‧‧參考電晶體

200‧‧‧比較器

V_ref‧‧‧參考電壓

V_GND‧‧‧接地電壓

V_TRAN_2‧‧‧轉換電壓

VD_N_1~D_N_M‧‧‧壓降電路

QN_1~QN_M‧‧‧壓降電晶體

R_1~R_M‧‧‧壓降電阻

V_GS‧‧‧閘源極電壓差

I_2‧‧‧電流

V_IN‧‧‧輸入電壓

V_OUT_2‧‧‧輸出電壓

Claims (8)

1. 一種電壓偵測電路，用來偵測一輸入電壓產生器所產生之一輸入電壓，該電壓偵測電路包含有：一參考電阻，包含有一第一端以及一第二端，該第一端用來接收一第一電壓；一參考電晶體，包含有一第一端、一第二端以及一控制端，該第一端耦接於該參考電阻之該第二端，該控制端用來接收一第二電壓；一比較器，包含有一第一輸入端以及一第二輸入端，該第一輸入端耦接於該參考電晶體之該第二端，用來接收一轉換電壓，該第二輸入端用來接收該第二電壓，該比較器用來根據該轉換電壓及該第二電壓，產生一輸出電壓；以及一壓降電路串列，包含有複數個壓降電路串接於一序列，該壓降電路串列之一端耦接於該輸入電壓產生器，另一端耦接於該比較器之該第一輸入端與該參考電晶體之該第二端之間，該複數個壓降電路用來產生複數個壓降，以將該輸入電壓轉換為該轉換電壓，該壓降電路串列之每一壓降電路包含一壓降電晶體，該壓降電晶體包含有一第一端、一第二端以及一控制端，該壓降電晶體之該控制端耦接於該壓降電晶體之該第二端；其中，當該參考電晶體與該每一壓降電晶體皆為N型金氧半(N-type Metal oxide semiconductor，NMOS)電晶體且該第一電壓為一接地電壓及該第二電壓為一參考電壓時，該電壓偵測電路用來偵測該輸入電壓是否大於該參考電壓之一正數倍，該正數倍大於二倍；其中，當該參考電晶體與該每一壓降電晶體皆為P型金氧半(P-type Metal oxide semiconductor，PMOS)電晶體且該第一電壓為該參考電壓及該第二電壓為該接地電壓時，該電壓偵測電路用來偵測該輸入電壓 是否小於該參考電壓之一負數倍；其中，該正數倍及該負數倍相關於該複數個壓降電路之一數量。
2. 如請求項1所述之電壓偵測電路，其中該每一壓降電路包含：一壓降電阻，包含有一第一端以及一第二端，該壓降電阻之該第二端耦接於該壓降電晶體之該第一端；其中，該壓降電晶體之該第二端與該壓降電阻之該第一端產生該複數個壓降中一壓降；其中，該壓降電晶體之該第二端另耦接於另一壓降電路之一壓降電阻之一第一端，該壓降電路串列之最前一壓降電路之一壓降電阻之一第一端耦接於該比較器之該第一輸入端與該參考電晶體之該第二端之間，以及該壓降電路串列之最後一壓降電路之一壓降電晶體之一第二端耦接於該輸入電壓產生器。
3. 如請求項1所述之電壓偵測電路，其中該參考電晶體之該第一端為源極，該參考電晶體之該第二端為汲極，以及該參考電晶體之該控制端為閘極，該每一壓降電晶體之該第一端為源極，該每一壓降電晶體之該第二端為汲極，以及該每一壓降電晶體之該控制端為閘極。
4. 如請求項1所述之電壓偵測電路，其中當該參考電晶體與該每一壓降電晶體皆為N型金氧半電晶體且該第一電壓為該接地電壓及該第二電壓為該參考電壓時，該正數倍等於該複數個壓降電路之該數量加1。
5. 如請求項1所述之電壓偵測電路，其中當該參考電晶體與該每一壓降電晶體皆為N型金氧半電晶體且該第一電壓為該接地電壓及該第二電壓為該參考電壓時，該輸出電壓為一電源啟動重置訊號。
6. 如請求項1所述之電壓偵測電路，其中當該參考電晶體與該每一壓降電晶體皆為P型金氧半電晶體且該第一電壓為該參考電壓及該第二電壓為該接地電壓時，該負數倍等於該複數個壓降電路之該數量之負值。
7. 如請求項1所述之電壓偵測電路，其中當該參考電晶體與該每一壓降電晶體皆為P型金氧半電晶體且該第一電壓為該參考電壓及該第二電壓為該接地電壓時，該輸出電壓為一負電壓偵測訊號。
8. 如請求項1所述之電壓偵測電路，其中該每一壓降電路包含：一壓降電阻，包含有一第一端以及一第二端，該壓降電阻之該第一端耦接於該壓降電晶體之該第二端；其中，該壓降電晶體之該第一端與該壓降電阻之該第二端產生該複數個壓降中一壓降；其中，該壓降電阻之該第二端另耦接於另一壓降電路之一壓降電晶體之一第一端，該壓降電路串列之最前一壓降電路之一壓降電晶體之一第一端耦接於該比較器之該第一輸入端與該參考電晶體之該第二端之間，以及該壓降電路串列之最後一壓降電路之一壓降電阻之一第二端耦接於該輸入電壓產生器。