TWI530701B - 三維積體電路測試系統及其方法 - Google Patents
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Description
本發明係有關於一種三維積體電路測試系統及其方法，尤其是指一種三維積體電路內部自動產生測試所需之各種控制訊號的電性測試系統及其方法，藉此減少對外部自動測試機台之依賴，有效完成三維積體電路之堆疊前模式、矽穿孔模式，以及堆疊後模式之電性測試者。
按，根據半導體之摩爾定律(Moore's Law)所闡述之理論，由於半導體製程技術的提升，積體電路(Integrated Circuit，簡稱IC)上所能容納的電晶體數目，約每隔18個月就會增加一倍，而性能也將提升一倍以上；然而，隨著半導體製程技術的快速發展，要在單一晶片上容納更多數目的電晶體變得越來越困難，且由於電晶體的尺寸越來越小，導致連接線的相對延遲時間大幅增加，在現今的半導體先進製程間，連接線的延遲時間比例已大幅提升，以致於積體電路的演變速度逐漸緩慢；為了要解決上述的問題，三維積體電路(three-dimensional integrated circuit，簡稱3D IC)的創新與發明提供了有效的半導體製程解決方案，三維積體電路具有提高單位面積的元件密度與訊號的傳輸速度等優點，其主要是利用矽穿孔(Through Silicon Via，簡稱TSV)技術，藉由垂直的方式使矽穿孔(TSV)在各層晶圓間做訊號的
連接，使得訊號不單單只有二維方向的傳輸，亦有三維之垂直方向的傳遞，進而符合因製程技術持續發展而對晶片整體效能的要求，三維積體電路除了可以利用矽穿孔技術加快訊號的傳輸，另一個特性是提供異質的整合，使得不同製程與不同功能的晶片可藉由垂直連接線而連結在一起。
正如同傳統二維積體電路一般，利用矽穿孔(TSV)做為連接線的三維積體電路也必須對製程上的缺陷做電性測試，以確保製造出來的產品可以符合客戶的需求；由於三維積體電路需要使用現今最先進的測試技術與可測性方法，加上矽穿孔與三維化過程測試上的極大挑戰，於是需要制定新的故障模型與相對應的測試方法，以符合高效率及低成本的需求；再者，習知的三維積體電路之測試方法係完全仰賴外部的自動測試機台(Automatic Test Equipment，簡稱ATE)執行，其測試方式係由自動測試儀器透過測試腳位(test pad)傳送測試用之控制訊號和測試向量至三維積體電路，以進行三維積體電路之電性測試，在得到電路之電性反應後亦會使用自動測試儀器提供之控制訊號，將測試之結果傳送回自動測試儀器，以完成三維積體電路之電性測試程序；然而，若要達到高品質的電路測試，所支援的自動測試儀器的價位動輒上億元以上，此項測試成本已漸成半導體或封裝測試廠之嚴重負擔。
此外，傳統電性量測之測試訊號皆由外部的自動測試儀器(ATE)傳送至測試電路，此傳送之方式常會伴隨訊號干擾的問題，並且隨著自動測試儀器傳送至測試電路的訊號時脈越高，其訊號干擾問題也越嚴重，進而影響測試品質而使電路之良率降低；再者，此種傳送測試訊號之方式亦會受限於測試腳位之因素，導致測試時脈降低，造成自動測試儀器
無法偵測到電路是否發生訊號延遲問題；因此，如何有效以低成本、低訊號干擾等三維積體電路測試系統與方法，保證晶片之測試品質與提高晶片之良率，進而減少測試所需之成本，仍是現今三維積體電路電性測試開發之業者或研究人員需持續努力克服與解決之重要課題。
今，發明人有鑑於上述之傳統使用於半導體廠的電性測試機台造價過於昂貴且訊號容易失真或變形等諸多缺失，於是乃一本孜孜不倦之精神，並藉由其豐富之專業知識及多年之實務經驗所輔佐，而加以改善，並據此研創出本發明。
本發明主要目的為提供一種三維積體電路測試系統及其方法，尤其是指一種三維積體電路內部自動產生測試所需之各種控制訊號的電性測試系統及其方法，本發明可對三維積體電路內部之矽智財電路與連接各層之矽穿孔結構進行電性之測試與結果之比對，藉此，三維積體電路可減少對外部自動測試儀器之依賴，有效完成堆疊前模式、矽穿孔模式，以及堆疊後模式之電性測試。
為了達到上述實施目的，本發明人提出一種三維積體電路測試系統，係包括有一測試介面與解碼單元、一控制訊號產生單元，以及一測試流程執行單元；測試介面與解碼單元係接收三維積體電路測試系統所需之測試向量；控制訊號產生單元係電性連接測試介面與解碼單元，控制訊號產生單元係於一特定測試模式下產生三維積體電路測試所需之控制訊號，其中特定測試模式可為堆疊前測試模式、矽穿孔測試模式或堆疊後測試模式等其中之一種或兩者以上之組合；測試流程執行單元係分別電性連
接測試介面與解碼單元，以及控制訊號產生單元，測試流程執行單元係傳送測試向量至三維積體電路，並接收三維積體電路回傳之測試結果，以與預期測試結果進行比對。
如上所述的三維積體電路測試系統，其中三維積體電路測試系統係可進一步設置有一電性連接測試介面與解碼單元之圖形化介面軟體模組，當特定測試模式為堆疊前測試模式或堆疊後測試模式等其中之一種時，圖形化介面軟體模組係傳送特定測試模式所需之測試向量，經由測試介面與解碼單元與測試流程執行單元傳送至三維積體電路，測試流程執行單元係接收三維積體電路回傳之測試結果，以與預期結果進行比對，再由圖形化介面軟體模組輸出比對後之錯誤資訊。
如上所述的三維積體電路測試系統，其中當特定測試模式為矽穿孔測試模式時，測試流程執行單元係產生矽穿孔測試向量，以傳送至三維積體電路，並接收三維積體電路回傳之矽穿孔測試結果，以與預期結果進行比對。
如上所述的三維積體電路測試系統，其中測試介面與解碼單元係包括有一傳輸轉換介面，以及一電性連接傳輸轉換介面之資料解碼傳送器，其中傳輸轉換介面係接收圖形化介面軟體模組輸入之測試向量，資料解碼傳送器係轉換測試向量為三維積體電路測試系統所使用之格式，並傳送至控制訊號產生單元與測試流程執行單元。
如上所述的三維積體電路測試系統，其中控制訊號產生單元係包括有一設定暫存器，以及一電性連接設定暫存器之控制訊號產生器，其中設定暫存器係接收資料解碼傳送器傳送之測試向量，控制訊號產生器
係產生一控制訊號輸入至三維積體電路進行電性測試。
如上所述的三維積體電路測試系統，其中測試流程執行單元係包括至少一個移位緩衝器、一比較器、一記憶體、一矽穿孔測試向量產生器，以及一測試流程控制器；當特定測試模式為堆疊前測試模式或堆疊後測試模式等其中之一種時，至少一個移位緩衝器係將圖形化介面軟體模組傳送之測試向量傳遞至三維積體電路進行電性測試，比較器係接收三維積體電路回傳之測試結果，並與儲存於記憶體之預期測試結果比對；當特定測試模式為矽穿孔測試模式時，矽穿孔測試向量產生器係根據測試流程控制器內之測試流程，產生相對應複數個矽穿孔數量之測試向量，經至少一個移位緩衝器傳送至三維積體電路之矽穿孔進行電性測試，比較器係接收三維積體電路回傳之矽穿孔測試結果，並與矽穿孔測試向量產生器產生之預期測試結果比對。
此外，為了達到上述之三維積體電路測試系統之實施目的，本發明人乃研擬如下實施技術，首先，選擇一三維積體電路測試所需之特定測試模式，特定測試模式係為堆疊前測試模式、矽穿孔測試模式，以及堆疊後測試模式等其中之一種；接著，利用一控制訊號產生單元於特定測試模式下產生三維積體電路測試所需之控制訊號；最後，利用一與控制訊號產生單元電性連接之測試流程執行單元傳送一測試向量至三維積體電路，並接收三維積體電路回傳之測試結果，以與預期測試結果進行比對。
如上所述的三維積體電路測試方法，其中測試介面與解碼單元係可進一步電性連接一圖形化介面軟體模組，當特定測試模式為堆疊前測試模式或堆疊後測試模式等其中之一種時，圖形化介面軟體模組係進行
整體測試流程，以選取特定測試模式所需之測試向量，並經由測試介面與解碼單元與測試流程執行單元傳送，測試流程執行單元係接收三維積體電路回傳之測試結果，以與預期結果進行比對，再由圖形化介面軟體模組輸出比對後之錯誤資訊，使用者可得知所測試之三維積體電路是否有錯誤存在。
如上所述的三維積體電路測試方法，其中當特定測試模式為矽穿孔測試模式時，測試流程執行單元係產生矽穿孔測試向量，以傳送至三維積體電路，並接收三維積體電路回傳之矽穿孔測試結果，以與預期結果進行比對。
如上所述的三維積體電路測試方法，其中測試介面與解碼單元係包括有一傳輸轉換介面，以及一電性連接傳輸轉換介面之資料解碼傳送器，其中傳輸轉換介面係接收圖形化介面軟體模組輸入之測試向量，資料解碼傳送器係轉換測試向量為三維積體電路測試系統所使用之格式，並傳送至控制訊號產生單元與測試流程執行單元；控制訊號產生單元係包括有一設定暫存器，以及一電性連接設定暫存器之控制訊號產生器，其中設定暫存器係接收資料解碼傳送器傳送之測試向量，控制訊號產生器係產生一控制訊號輸入至三維積體電路進行電性測試；測試流程執行單元係包括至少一個移位緩衝器、一比較器、一記憶體、一矽穿孔測試向量產生器，以及一測試流程控制器；當特定測試模式為堆疊前測試模式或堆疊後測試模式等其中之一種時，至少一個移位緩衝器係將圖形化介面軟體模組傳送之測試向量傳遞至三維積體電路進行電性測試，比較器係接收三維積體電路回傳之測試結果，並與儲存於記憶體之預期測試結果比對；當特定測試
模式為矽穿孔測試模式時，矽穿孔測試向量產生器係根據測試流程控制器內之測試流程，產生相對應複數個矽穿孔數量之測試向量，經至少一個移位緩衝器傳送至三維積體電路之矽穿孔進行電性測試，比較器係接收三維積體電路回傳之矽穿孔測試結果，並與矽穿孔測試向量產生器產生之預期測試結果比對。
藉此，本發明之三維積體電路測試系統及其方法係藉由電路內部自動產生測試控制訊號，藉以執行三維積體電路之電性測試，並支援三維積體電路之國際標準測試介面，使測試電路於三維積體電路製造完成後，可對三維積體電路內部之矽智財電路與連接各層之矽穿孔結構進行電性測試，有效完成三維積體電路之堆疊前測試、矽穿孔測試，以及堆疊後測試；此外，本發明之三維積體電路測試系統及其方法係藉由高效率的三維積體電路電性測試方式，有效解決外部之自動測試機台(ATE)之高成本與高訊號干擾之缺點，以及無法測試高時脈電路訊號延遲等缺點，有效提升半導體廠晶片製造之週期；最後，本發明之三維積體電路測試系統及其方法之矽穿孔結構電性測試系統可以有效改善傳統之測試方法必須仰賴外部測試機台控制測試訊號的缺點，有效達到低成本之三維積體電路之電性測試，以獲得高準確度之三維積體電路電性測試結果。
(1)‧‧‧測試介面與解碼單元
(11)‧‧‧傳輸轉換介面
(12)‧‧‧資料解碼傳送器
(2)‧‧‧控制訊號產生單元
(21)‧‧‧設定暫存器
(22)‧‧‧控制訊號產生器
(221)‧‧‧有限狀態機
(222)‧‧‧三維測試模式選擇器
(223)‧‧‧移位計數器
(224)‧‧‧向量計數器
(3)‧‧‧三維積體電路
(4)‧‧‧測試流程執行單元
(41)‧‧‧移位緩衝器
(411)‧‧‧掃描資料緩衝器
(412)‧‧‧載入資料緩衝器
(413)‧‧‧資料計數器
(42)‧‧‧比較器
(421)‧‧‧結果緩衝器
(422)‧‧‧預期結果緩衝器
(423)‧‧‧比對器
(424)‧‧‧錯誤結果暫存器
(43)‧‧‧記憶體
(44)‧‧‧矽穿孔測試向量產生器
(441)‧‧‧紀錄緩衝器
(442)‧‧‧演算法向量產生器
(443)‧‧‧向量緩衝器
(45)‧‧‧測試流程控制器
(5)‧‧‧圖形化介面軟體模組
(6)‧‧‧掃描鏈
(S1)‧‧‧步驟一
(S2)‧‧‧步驟二
(S3)‧‧‧步驟三
第一圖：本發明三維積體電路測試系統其一較佳實施例之測試系統配置方塊圖
第二圖：本發明三維積體電路測試系統其一較佳實施例之整體配置方塊圖
第三圖：本發明三維積體電路測試系統其一較佳實施例之控制訊號產生器配置方塊圖
第四圖：本發明三維積體電路測試系統其一較佳實施例之移位緩衝器配置方塊圖
第五圖：本發明三維積體電路測試系統其一較佳實施例之比較器配置方塊圖
第六圖：本發明三維積體電路測試系統其一較佳實施例之矽穿孔測試向量產生器配置方塊圖
第七圖：本發明三維積體電路測試方法其步驟流程圖
本發明之目的及其結構設計功能上的優點，將依據以下圖面所示之較佳實施例予以說明，俾使審查委員能對本發明有更深入且具體之瞭解。
首先，請參閱第一、二圖所示，為本發明三維積體電路測試系統其一較佳實施例之測試系統配置方塊圖與整體配置方塊圖，其中三維積體電路測試系統係包括有：一測試介面與解碼單元(1)，係接收三維積體電路測試系統所需之測試向量；一控制訊號產生單元(2)，係電性連接測試介面與解碼單元(1)，控制訊號產生單元(2)係於一特定測試模式下產生三維積體電路(3)測試所需之控制訊號，其中特定測試模式係為堆疊前測試模式、矽穿孔測試模式，以及堆疊後測試模式等其中之一種或兩者以上之組合；以及
一測試流程執行單元(4)，係分別電性連接測試介面與解碼單元(1)，以及控制訊號產生單元(2)，測試流程執行單元(4)係傳送測試向量至三維積體電路(3)，並接收三維積體電路(3)回傳之測試結果，以與預期測試結果進行比對。
此外，三維積體電路測試系統係進一步設置有一電性連接測試介面與解碼單元(1)之圖形化介面軟體模組(5)，當特定測試模式為堆疊前測試模式或堆疊後測試模式等其中之一種時，圖形化介面軟體模組(5)係進行整體測試流程，以選取特定測試模式所需之測試向量，並經由測試介面與解碼單元(1)與測試流程執行單元(4)傳送，測試流程執行單元(4)係接收三維積體電路(3)回傳之測試結果，以與預期結果進行比對，再由圖形化介面軟體模組(5)輸出比對後之錯誤資訊，使用者可得知所測試之三維積體電路(3)是否有錯誤存在。
再者，當特定測試模式為矽穿孔測試模式時，測試流程執行單元(4)係產生矽穿孔測試向量，以傳送至三維積體電路(3)，並接收三維積體電路(3)回傳之矽穿孔測試結果，以與預期結果進行比對。
此外，測試介面與解碼單元(1)係包括有一傳輸轉換介面(11)，以及一電性連接傳輸轉換介面(11)之資料解碼傳送器(12)，其中傳輸轉換介面(11)係接收圖形化介面軟體模組(5)輸入之測試向量，資料解碼傳送器(12)係轉換測試向量為三維積體電路測試系統所使用之格式，並傳送至控制訊號產生單元(2)與測試流程執行單元(4)。
再者，控制訊號產生單元(2)係包括有一設定暫存器(21)，以及一電性連接設定暫存器(21)之控制訊號產生器(22)，其中設定暫存器(21)
係接收資料解碼傳送器(12)傳送之測試向量，控制訊號產生器(22)係產生一控制訊號輸入至三維積體電路(3)進行電性測試。
此外，測試流程執行單元(4)係包括至少一個移位緩衝器(41)、一比較器(42)、一記憶體(43)、一矽穿孔測試向量產生器(44)，以及一測試流程控制器(45)；當特定測試模式為堆疊前測試模式或堆疊後測試模式等其中之一種時，至少一個移位緩衝器(41)係將圖形化介面軟體模組(5)傳送之測試向量傳遞至三維積體電路(3)進行電性測試，比較器(42)係接收三維積體電路(3)回傳之測試結果，並與儲存於記憶體(43)之預期測試結果比對；當特定測試模式為矽穿孔測試模式時，矽穿孔測試向量產生器(44)係根據測試流程控制器(45)內之測試流程，產生相對應複數個矽穿孔數量之測試向量，經至少一個移位緩衝器(41)傳送至三維積體電路(3)之矽穿孔進行電性測試，比較器(42)係接收三維積體電路(3)回傳之矽穿孔測試結果，並與矽穿孔測試向量產生器(44)產生之預期測試結果比對。
再者，本發明之三維積體電路測試系統係經由至少一個移位緩衝器(41)將測試向量傳遞到至少一條掃描鏈(6)(scan chain)中，內建於三維積體電路測試系統之複數個測試標準電路係包覆IEEE P1838、IEEE P1687、IEEE 1149.1，以及IEEE 1500等其中之一種，在本發明其一較佳實施例中，係利用包覆符合IEEE P1838標準的包裹電路來將內部訊號掃出，以進行三維積體電路(3)電性測試，其中包裹電路係包括一邊緣掃描鏈(boundary scan)、一包裹指令暫存器(wrapper instructuin register)、一包裹控制器(wrapper controller)，以及一包裹時脈控制器(wrapper clock controller)，邊緣掃描鍊係記錄三維積體電路測試系統之測試標準電路輸入和輸出埠的訊號，包裹指令
暫存器係紀錄包裹電路所要執行的指令，包裹控制器係解析指令暫存器和輸入包裹電路內的控制訊號並產生相對應的控制訊號，而該包裹時脈控制器則是以控制三維積體電路測試系統之測試標準電路的時脈，從而控制三維積體電路(3)之掃描鏈(6)；然而必須注意的，上述包裹電路之原理與架構係為習知技藝中眾所皆知之知識，且亦非本發明之訴求重點，意即可將三維積體電路(3)之測試標準電路內部訊號掃出即可，本發明並不限定是否包覆IEEE P1838、IEEE P1687、IEEE 1149.1，以及IEEE 1500等其中之一種的三維積體電路測試系統之測試標準電路。
此外，傳輸轉換介面(11)係以聯合測試工作組介面(Joint Test Action Group，簡稱JTAG)、周邊組件互連介面(Peripheral Component Interconnect，簡稱PCI)，以及通用串列匯流排介面(Universal Serial Bus，簡稱USB)等其中之一種，將測試向量輸入至三維積體電路測試系統，在本發明其一較佳實施例中，傳輸轉換介面(11)係接收圖形化介面軟體模組(5)透過IEEE 1149.1之測試訊號線傳送測試向量，以及測試預期結果，並儲存於記憶體(43)中，藉此降低原本所需之數百到數千之傳送訊號線之數量。
再者，請參閱第三圖所示，為本發明三維積體電路測試系統其一較佳實施例之控制訊號產生器配置方塊圖，其中控制訊號產生器(22)係包括一有限狀態機(221)(Finite State Machine，簡稱FSM)，以及分別與有限狀態機(221)電性連接之一三維測試模式選擇器(222)、一移位計數器(223)與一向量計數器(224)；當特定測試模式為矽穿孔測試模式時，三維測試模式選擇器(222)會被調整至矽穿孔模式，移位計數器(223)會記錄傳送矽穿孔測試向量至三維積體電路(3)的矽穿孔結構(圖式未標示)之位移次數，而向量計
數器(224)則會記錄測試向量的資料數，透過有限狀態機(221)產生相對應控制訊號，以將矽穿孔測試向量傳送至三維積體電路(3)的矽穿孔結構，接著透過測試測試流程控制器(45)產生控制訊號，以將測試結果傳回至三維積體電路測試系統；當特定測試模式為堆疊前測試模式或堆疊後測試模式等其中之一種時，三維測試模式選擇器(222)會被調整至堆疊前測試模式或堆疊後測試模式，移位計數器(223)會記錄傳送測試向量至三維積體電路(3)之位移次數，向量計數器(224)亦紀錄測試向量的資料數，控制訊號產生器(22)會依據紀錄之內容產生相對應控制訊號，將儲存於記憶體(43)之測試向量傳送至三維積體電路(3)，接著亦根據測試流程控制器(45)之資訊產生控制訊號將測試結果傳送回三維積體電路測試系統。
此外，請參閱第四圖所示，為本發明三維積體電路測試系統其一較佳實施例之移位緩衝器配置方塊圖，其中移位緩衝器(41)係至少包括一掃描資料緩衝器(411)，以及分別電性連接掃描資料緩衝器(411)之一載入資料緩衝器(412)與一資料計數器(413)；在特定測試模式下，掃描資料緩衝器(411)可接收測試向量和三維積體電路(3)之測試結果，並藉由載入資料緩衝器(412)以平行的方式複製掃描資料緩衝器(411)上的資料，而資料計數器(413)係用以計數掃描資料緩衝器(411)上的資料。
此外，請再參閱第五圖所示，為本發明三維積體電路測試系統其一較佳實施例之比較器配置方塊圖，其中比較器(42)係包括一結果緩衝器(421)、一預期結果緩衝器(422)、一分別電性連接結果緩衝器(421)與預期結果緩衝器(422)之比對器(423)，以及一電性連接比對器(423)之錯誤結果暫存器(424)，結果緩衝器(421)係暫存三維積體電路(3)之測試結果，而預期結
果緩衝器(422)矽儲存三維積體電路(3)之預期測試結果，前述之結果緩衝器(421)與預期結果緩衝器(422)係於比對器(423)內進行比對，若比對之結果不一致時，則會將比對之資訊傳送至錯誤結果暫存器(424)暫存。
此外，請再參閱第六圖所示，為本發明三維積體電路測試系統其一較佳實施例之矽穿孔測試向量產生器配置方塊圖，其中矽穿孔測試向量產生器(44)係包括一紀錄緩衝器(441)、一電性連接紀錄緩衝器(441)之演算法向量產生器(442)，以及一電性連接演算法向量產生器(442)之向量緩衝器(443)，當特定測試模式為矽穿孔測試模式時，紀錄緩衝器(441)係紀錄三維積體電路(3)和三維積體電路測試系統之相關資訊，其紀錄之資訊係包括三維積體電路之測試電路的各層電路數量與三維積體電路之測試電路的層數，演算法向量產生器(442)會透過紀錄緩衝器(441)之資訊，產生相對應於矽穿孔數目之矽穿孔測試至向量緩衝器(443)暫存。
再者，為使審查委員能對本發明有更深入且具體之瞭解，請參閱第七圖所示，為本發明三維積體電路測試方法其步驟流程圖，係包括有下述步驟：步驟一(S1)：選擇一三維積體電路(3)測試所需之特定測試模式，特定測試模式係為堆疊前測試模式、矽穿孔測試模式，以及堆疊後測試模式其中之一；步驟二(S2)：利用一控制訊號產生單元(2)於特定測試模式下產生三維積體電路(3)測試所需之控制訊號；以及步驟三(S3)：利用一與控制訊號產生單元(2)電性連接之測試流程執行單元(4)傳送一測試向量至三維積體電路(3)，並接收三維積體電路
(3)回傳之測試結果，以與預期測試結果進行比對。
此外，測試流程執行單元(4)係可進一步電性連接一圖形化介面軟體模組(5)，以及一測試介面與解碼單元(1)，當特定測試模式為堆疊前測試模式或堆疊後測試模式等其中之一種時，圖形化介面軟體模組(5)係傳送特定測試模式所需之測試向量，經由測試介面與解碼單元(1)與測試流程執行單元(4)至三維積體電路(3)，測試流程執行單元(4)係接收三維積體電路(3)回傳之測試結果，以與預期結果進行比對，再由圖形化介面軟體模組(5)輸出比對後之錯誤資訊。
再者，當特定測試模式為矽穿孔測試模式時，測試流程執行單元(4)係產生矽穿孔測試向量，以傳送至三維積體電路(3)，並接收三維積體電路(3)回傳之矽穿孔測試結果，以與預期結果進行比對。
此外，測試介面與解碼單元(1)係包括有一傳輸轉換介面(11)，以及一電性連接傳輸轉換介面(11)之資料解碼傳送器(12)，其中傳輸轉換介面(11)係接收圖形化介面軟體模組(5)輸入之測試向量，資料解碼傳送器(12)係轉換測試向量為三維積體電路測試系統所使用之格式，並傳送至控制訊號產生單元(2)與測試流程執行單元(4)；控制訊號產生單元(2)係包括有一設定暫存器(21)，以及一電性連接設定暫存器(21)之控制訊號產生器(22)，其中設定暫存器(21)係接收資料解碼傳送器(12)傳送之測試向量，控制訊號產生器(22)係產生一控制訊號輸入至三維積體電路(3)進行電性測試；測試流程執行單元(4)係包括至少一個移位緩衝器(41)、一比較器(42)、一記憶體(43)、一矽穿孔測試向量產生器(44)，以及一測試流程控制器(45)；當特定測試模式為堆疊前測試模式或堆疊後測試模式等其中之一種時，至少一個移位緩
衝器(41)係將圖形化介面軟體模組(5)傳送之測試向量傳遞至三維積體電路(3)進行電性測試，比較器(42)係接收三維積體電路(3)回傳之測試結果，並與儲存於記憶體(43)之預期測試結果比對；當特定測試模式為矽穿孔測試模式時，矽穿孔測試向量產生器(44)係根據測試流程控制器(45)內之測試流程，產生相對應複數個矽穿孔數量之測試向量，經至少一個移位緩衝器(41)傳送至三維積體電路(3)之矽穿孔進行電性測試，比較器(42)係接收三維積體電路(3)回傳之矽穿孔測試結果，並與矽穿孔測試向量產生器(44)產生之預期測試結果比對。
由上述之實施說明可知，本發明三維積體電路測試系統及其方法與現有技術相較之下，本發明具有以下優點：1.本發明之三維積體電路測試系統及其方法係藉由電路內部自動產生測試控制訊號，藉以執行三維積體電路之電性測試，並支援三維積體電路之國際標準測試介面，使測試電路於三維積體電路製造完成後，可對三維積體電路內部之矽智財電路與連接各層之矽穿孔結構進行電性測試，有效完成三維積體電路之堆疊前測試、矽穿孔測試，以及堆疊後測試。
2.本發明之三維積體電路測試系統及其方法係藉由高效率的三維積體電路電性測試方式，有效解決外部之自動測試機台(ATE)之高成本與高訊號干擾之缺點，以及無法測試高時脈電路訊號延遲等缺點，有效提升半導體廠晶片製造之週期。
3.本發明之三維積體電路測試系統及其方法之矽穿孔結構電性測試系統可以有效改善傳統之測試方法必須仰賴外部測試機台控制測
試訊號的缺點，有效達到低成本之三維積體電路之電性測試，以獲得高準確度之三維積體電路電性測試結果。
綜上所述，本發明三維積體電路測試系統及其方法，的確能藉由上述所揭露之實施例，達到所預期之使用功效，且本發明亦未曾公開於申請前，誠已完全符合專利法之規定與要求。爰依法提出發明專利之申請，懇請惠予審查，並賜准專利，則實感德便。
惟，上述所揭之圖示及說明，僅為本發明之較佳實施例，非為限定本發明之保護範圍；大凡熟悉該項技藝之人士，其所依本發明之特徵範疇，所作之其它等效變化或修飾，皆應視為不脫離本發明之設計範疇。
(1)‧‧‧測試介面與解碼單元
(11)‧‧‧傳輸轉換介面
(12)‧‧‧資料解碼傳送器
(2)‧‧‧控制訊號產生單元
(21)‧‧‧設定暫存器
(22)‧‧‧控制訊號產生器
(3)‧‧‧三維積體電路
(4)‧‧‧測試流程執行單元
(41)‧‧‧移位緩衝器
(42)‧‧‧比較器
(43)‧‧‧記憶體
(44)‧‧‧矽穿孔測試向量產生器
(45)‧‧‧測試流程控制器
(5)‧‧‧圖形化介面軟體模組
Claims (10)
- 一種三維積體電路測試系統，係包括有：一測試介面與解碼單元，係接收該三維積體電路測試系統所需之測試向量；一控制訊號產生單元，係電性連接該測試介面與解碼單元，該控制訊號產生單元係於一特定測試模式下產生該三維積體電路測試所需之控制訊號，其中該特定測試模式係為堆疊前測試模式、矽穿孔測試模式，以及堆疊後測試模式其中之一或兩者以上之組合；以及一測試流程執行單元，係分別電性連接該測試介面與解碼單元，以及該控制訊號產生單元，該測試流程執行單元係傳送該測試向量至該三維積體電路，並接收該三維積體電路回傳之測試結果，以與預期測試結果進行比對。
- 如申請專利範圍第1項所述之三維積體電路測試系統，其中該三維積體電路測試系統係進一步設置有一電性連接該測試介面與解碼單元之圖形化介面軟體模組，當該特定測試模式為堆疊前測試模式或堆疊後測試模式其中之一時，該圖形化介面軟體模組係進行整體測試流程，以選取特定測試模式所需之測試向量，並經由該測試介面與解碼單元與該測試流程執行單元傳送，該測試流程執行單元係接收該三維積體電路回傳之測試結 果，以與預期結果進行比對，再由該圖形化介面軟體模組輸出比對後之錯誤資訊。
- 如申請專利範圍第1項所述之三維積體電路測試系統，其中當該特定測試模式為矽穿孔測試模式時，該測試流程執行單元係產生矽穿孔測試向量，以傳送至該三維積體電路，並接收該三維積體電路回傳之矽穿孔測試結果，以與預期結果進行比對。
- 如申請專利範圍第2項所述之三維積體電路測試系統，其中該測試介面與解碼單元係包括有一傳輸轉換介面，以及一電性連接該傳輸轉換介面之資料解碼傳送器，其中該傳輸轉換介面係接收該圖形化介面軟體模組輸入之測試向量，該資料解碼傳送器係轉換該測試向量為該三維積體電路測試系統所使用之格式，並傳送至該控制訊號產生單元與該測試流程執行單元。
- 如申請專利範圍第4項所述之三維積體電路測試系統，其中該控制訊號產生單元係包括有一設定暫存器，以及一電性連接該設定暫存器之控制訊號產生器，其中該設定暫存器係接收該資料解碼傳送器傳送之測試向量，該控制訊號產生器係產生一控制訊號輸入至該三維積體電路進行電性測試。
- 如申請專利範圍第5項所述之三維積體電路測試系統，其中該測試流程執行單元係包括至少一個移位緩衝器、一比較器、一記憶體、一矽穿孔測試向量產生器，以及一測試流程控制器； 當該特定測試模式為堆疊前測試模式或堆疊後測試模式其中之一時，該至少一個移位緩衝器係將該圖形化介面軟體模組傳送之測試向量傳遞至該三維積體電路進行電性測試，該比較器係接收該三維積體電路回傳之測試結果，並與儲存於該記憶體之預期測試結果比對；當該特定測試模式為矽穿孔測試模式時，該矽穿孔測試向量產生器係根據該測試流程控制器內之測試流程，產生相對應複數個矽穿孔數量之測試向量，經該至少一個移位緩衝器傳送至該三維積體電路之矽穿孔進行電性測試，該比較器係接收該三維積體電路回傳之矽穿孔測試結果，並與該矽穿孔測試向量產生器產生之預期測試結果比對。
- 一種三維積體電路測試方法，其步驟包括有：步驟一：選擇一三維積體電路測試所需之特定測試模式，該特定測試模式係為堆疊前測試模式、矽穿孔測試模式，以及堆疊後測試模式其中之一；步驟二：利用一控制訊號產生單元於該特定測試模式下產生該三維積體電路測試所需之控制訊號；以及步驟三：利用一與該控制訊號產生單元電性連接之測試流程執行單元傳送一測試向量至該三維積體電路，並接收該三維積體電路回傳之測試結果，以與預期測試結果進行比對。
- 如申請專利範圍第7項所述之三維積體電路測試方法，其中該測試流程執行單元係進一步電性連接一圖形化介面軟體模組，以及一測試介面與解碼單元，當該特定測試模式為堆疊前測試模式或堆疊後測試模式其中之一時，該圖形化介面軟體模組係傳送該特定測試模式所需之測試向量，經由該測試介面與解碼單元與該測試流程執行單元至該三維積體電路，該測試流程執行單元係接收該三維積體電路回傳之測試結果，以與預期結果進行比對，再由該圖形化介面軟體模組輸出比對後之錯誤資訊。
- 如申請專利範圍第7項所述之三維積體電路測試方法，其中當該特定測試模式為矽穿孔測試模式時，該測試流程執行單元係產生矽穿孔測試向量，以傳送至該三維積體電路，並接收該三維積體電路回傳之矽穿孔測試結果，以與預期結果進行比對。
- 如申請專利範圍第8項所述之三維積體電路測試方法，其中該測試介面與解碼單元係包括有一傳輸轉換介面，以及一電性連接該傳輸轉換介面之資料解碼傳送器，其中該傳輸轉換介面係接收該圖形化介面軟體模組輸入之測試向量，該資料解碼傳送器係轉換該測試向量為該三維積體電路測試系統所使用之格式，並傳送至該控制訊號產生單元與該測試流程執行單元；該控制訊號產生單元係包括有一設定暫存器，以及一電性連接該設定暫存器之控制訊號產生器，其中該設定暫存器係接收該資 料解碼傳送器傳送之測試向量，該控制訊號產生器係產生一控制訊號輸入至該三維積體電路進行電性測試；該測試流程執行單元係包括至少一個移位緩衝器、一比較器、一記憶體、一矽穿孔測試向量產生器，以及一測試流程控制器；當該特定測試模式為堆疊前測試模式或堆疊後測試模式其中之一時，該至少一個移位緩衝器係將該圖形化介面軟體模組傳送之測試向量傳遞至該三維積體電路進行電性測試，該比較器係接收該三維積體電路回傳之測試結果，並與儲存於該記憶體之預期測試結果比對；當該特定測試模式為矽穿孔測試模式時，該矽穿孔測試向量產生器係根據該測試流程控制器內之測試流程，產生相對應複數個矽穿孔數量之測試向量，經該至少一個移位緩衝器傳送至該三維積體電路之矽穿孔進行電性測試，該比較器係接收該三維積體電路回傳之矽穿孔測試結果，並與該矽穿孔測試向量產生器產生之預期測試結果比對。
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