TWI529919B

TWI529919B - 包括載子供應的半導體陣列排列

Info

Publication number: TWI529919B
Application number: TW102127889A
Authority: TW
Inventors: 胡志瑋; 葉騰豪; 施彥豪
Original assignee: 旺宏電子股份有限公司
Priority date: 2013-08-02
Filing date: 2013-08-02
Publication date: 2016-04-11
Also published as: TW201507107A

Description

包括載子供應的半導體陣列排列

本發明是有關於一種高密度記憶裝置，且特別是有關於一種記憶裝置可包括複數個薄膜電晶體記憶胞排列形成一三維(3D)陣列。

高密度記憶裝置之設計係包括複數個快閃記憶胞(flash memory cells)或複數個其他類型的記憶胞的複數個陣列。在一些例子中，包括複數個薄膜電晶體的複數個記憶胞可排列成三維結構(3D architectures)。

三維記憶裝置已經發展成各種不同的結構，包括複數個薄膜和由絕緣材料間隔開的複數條位元線。已知的三維垂直閘極結構係使用複數個薄膜電晶體作為複數個記憶胞類型的三維記憶裝置，例如是記載於美國專利申請號第13/078,311號案，申請於2011年4月1日，發明名稱為「具有交錯記憶串配置及串選擇結構的3D記憶陣列體結構(Memory Architecture of 3D Array With Alternating Memory String Orientation and String Select Structures)」(美國專利公開號US 2012/0182806 A1，公開於2012年7月19日)，發明人為陳士弘與呂函庭之兩件美國專利係為本申請案之受讓人所共同擁有，可做為參考。三維垂直閘極結構包括複數個薄膜條堆疊和覆蓋在堆疊上的字元線結構，使得字元線結構部分垂直地延伸於複數個堆疊之間，字元線結構延伸的部分和複數個薄膜條的交叉點處作為記憶胞中的複數條字元線。複數條薄膜位元線在這個結構或是其他類型的記憶結構中，可以是輕摻雜的且沒有主體接觸，故在裝置的操作中複數條薄膜位元線與電荷載子的來源絕緣。在電洞載子供應不足的情況下會傷害結構的操作效率。

因此，相關業者期望提供一種用於三維積體電路中具有較高操作效率的陣列結構。

本案係提供用於薄膜電晶體基材記憶裝置中可滿足電洞載子供應需求的結構。

一實施例中，一記憶體可包括一二極體、一序列排列、一第一源極線、一第二源極線、複數條字元線以及一電路。二極體具有一第一端和一第二端。序列排列包括複數個記憶胞，序列排列例如是在NAND串列中由一第一末端上的一第一開關耦接於一位元線，由一第二末端上的一第二開關耦接於二極體之第一端。可個別驅動的第一源極線和第二源極線分別耦接於二極體的第一端和第二端。複數條字元線耦接於對應的記憶胞。電路耦接於第一、第二源極線，電路係依據操作模式以不同的偏壓條件偏壓第一、第二源極線。

另一實施例中，電路係配置以在選擇的記憶胞或複數個記憶胞的一區塊中運用一抹除偏壓排列(erase bias arrangement)以誘發電洞產生。用於n型通道的抹除偏壓排列包括在第二源極線上的一源極側偏壓，該源極側偏壓順向偏壓該二極體以提供電洞的來源使得一或多條位元線被抹除。抹除偏壓排列亦可包括第一源極線保持浮動，在複數條字元線上施加抹除電壓以誘發電洞產生。

又一實施例中，編程偏壓排列(program bias arrangement)時電路係配置可運用在第一源極線上的一源極側施加偏壓以在編程操作中，第二源極線保持浮動或被施以偏壓以逆向偏壓二極體。

不同實施例係包括一三維垂直閘極結構的三維記憶排列，其中如上述的二極體可用於裝置的一些操作模式中以提供一載子供應。一般而言，提供的實施例係用於半導體材料的複數條位元線的一電洞載子供應，位元線可能與一導電性基板絕緣且可能不具有主體接觸。

為了對本發明之其他方面與優點有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

10‧‧‧陣列

11‧‧‧列解碼器

12‧‧‧位元線

13‧‧‧頁緩衝器

14‧‧‧總體位元線

15、17‧‧‧匯流排

16、18、20‧‧‧方塊

19‧‧‧狀態機

825-1、825-2、825-3‧‧‧N+區域

325、326、327、356、610、611、612、859-1、859-2、859-8、869-1、869-2、869-8‧‧‧層間導體

332、333、342、343、353、592、593、655、656、‧‧‧PN接面

410、410A、420、420A、430‧‧‧階梯狀接觸

500‧‧‧上層

501、502、503‧‧‧通孔

509‧‧‧頂部絕緣材料層

510‧‧‧第二主動材料層

511‧‧‧第一主動材料層

512‧‧‧半導體材料

519‧‧‧電荷儲存結構層

524‧‧‧N+佈植

555、579‧‧‧遮罩

556‧‧‧P+佈植

565‧‧‧多晶矽層

598‧‧‧矽化物層

600、855‧‧‧絕緣填充層

601、650‧‧‧層間介電填充層

651‧‧‧N+柱體

652‧‧‧N+部分

653、654‧‧‧P+部分

661‧‧‧P+柱體

23‧‧‧資料輸入線

24‧‧‧其他電路

25‧‧‧積體電路

102、103、104、105、112、113、114、115、202、202-1、202-2、202-8、203、203-2‧‧‧位元線

102B、103B、104B、105B、112A、113A、114A、115A、202-A~202-D、203-A~203-D、220、223、330、331‧‧‧接觸墊

109、119、119-A1、119-A2、119-D1、119-D2‧‧‧串列選擇線閘極結構

125-0~125-N、WL‧‧‧字元線

126、127、GSL‧‧‧接地選擇線

128‧‧‧源極線

205-1~205-8、210-A~210-D、211-A~211-D‧‧‧串列選擇連接

219-1~219-8‧‧‧第一源極線接觸

221-1~221-8‧‧‧第二源極線接觸

220A~220D、605、606、607、650-1~650-8、651-1~651-8、850-1~850-8‧‧‧開口

224、351、557、558、724、824‧‧‧P+區域

302‧‧‧基板

225、350‧‧‧接面

305‧‧‧絕緣層

320、345、346、355、550-1、550-2、550-8、651、660、665‧‧‧柱體

321、524-1、524-2、524-3、590、591、725-1、725-2、725-3、 750-1~750-8、751-1~751-8‧‧‧層間連接層

800‧‧‧二極體

801‧‧‧二極體N型端

804-1~804-4‧‧‧接點

824-1、824-2、825-1、825-2‧‧‧串列選擇開關

814-1~814-4‧‧‧接地選擇開關

840、842、845、847‧‧‧記憶胞

859-1、859-2、859-8、869-1、869-2、869-8‧‧‧層間導體

861、866‧‧‧第一端

860、865‧‧‧第二端

SSL‧‧‧串列選擇線

BLL1、BLL2‧‧‧位元線層

GSL‧‧‧接地選擇線

SC‧‧‧源極接觸端

PNS、PNS1、PNS2‧‧‧PN接面源極端

P1PNS‧‧‧上層二極體源極端

P2PNS‧‧‧下層二極體源極端

X、Y、Z‧‧‧方向

ML1、ML2、ML3‧‧‧金屬層

A、B、C、D‧‧‧區塊

第1圖繪示一三維垂直閘極NAND記憶陣列結構的透視圖，其中三維垂直閘極NAND記憶陣列包括沒有主體接觸無接面的薄膜位元線。

第2圖係繪示本發明一實施例包括二極體結構的三維垂直閘極記憶體的佈局圖。

第2A、2B、2C圖係繪示適用於如第2圖中的三維記憶體中的二極體結構。

第3圖係繪示一製程中的中間結構的佈局圖，其中該製程係用於製造具有如第2A圖的二極體結構之類似第2圖的記憶體結構。

第3A、3B圖係根據第3圖的佈局圖的製程階段所繪示的剖面圖。

第4圖係繪示一製程中的另一個中間結構的佈局圖，其中該製程係用於製造具有如第2A圖的二極體結構之類似第2圖的記憶體結構。

第4A、4B圖係根據第4圖的佈局圖的製程階段繪示額外的階段的剖面圖。

第5圖係繪示一製程中的另一個中間結構的佈局圖，其中該製程係用於製造類似第2圖中的結構。

第5A、5B圖係根據第5圖的佈局圖的製程階段繪示額外的階段的剖面圖。

第6圖係繪示一製程中的另一個中間結構的佈局圖，其中該製程係用於製造類似第2圖中的結構。

第6A、6B、6C、6D圖係根據第6圖的佈局圖的製程階段繪示額外的階段的剖面圖。

第7圖係繪示用於製造類似第2圖中的結構進行第6圖的製程後的一個中間結構的佈局圖。

第7A、7B圖係根據第7圖的佈局圖的製程階段繪示額外的階段的剖面圖。

第8圖係繪示一製程中的另一個中間結構的佈局圖，其中該製程係用於製造具有如第2B圖的二極體結構之類似第2圖的記憶體結構。

第8A、8B圖係根據第8圖的佈局圖的製程階段繪示額外的階段的剖面圖。

第9圖係繪示用於製造類似第2圖中的結構的製程，在進行第8圖的製程後的一個中間結構的佈局圖。

第9A、9B圖係根據第9圖的佈局圖的製程階段繪示額外的階段的剖面圖。

第10圖係繪示一製程中的另一個中間結構的佈局圖，其中該製程係用於製造具有如第2C圖的二極體結構之類似第2圖的記憶體結構。

第10A、10B圖係根據第10圖的佈局圖的製程階段繪示額外的階段的剖面圖。

第11圖係繪示用於製造類似第2圖中的結構的製程，進行第10圖的製程後的另一個中間結構的佈局圖。

第11A、11B圖係根據第11圖的佈局圖的製程階段繪示額外的階段的剖面圖。

第12圖係類似第2圖的三維NAND結構的示意圖，圖中繪示用於一編程操作的偏壓排列。

第13圖係類似第2圖的三維NAND結構的示意圖，圖中繪示用於一抹除操作的偏壓排列。

第14圖係類似第2圖的三維NAND結構的示意圖，圖中繪示一替代的抹除偏壓排列。

第15圖係類似第2圖的三維NAND結構的示意圖，圖中繪示一讀取偏壓排列。

第16圖係為另一三維NAND結構之示意圖，其繪示一電路的每一個位元線堆疊都具有一二極體之一實施例，三維NAND結構係施以偏壓以進行一編程操作。

第17圖係為包括三維記憶體的積體電路之一簡化方塊圖，其中三維記憶體係包括實施例之一載子供應。

各種實施例係搭配所附圖示進行詳細的說明。

第1圖繪示一三維反及閘記憶陣列(3D NAND memory array)結構的透視圖，三維NAND結構係參照例如是上述之本申請案之受讓人所共同擁有美國專利申請案號第13/078,311號案。為了較佳地表示附加的結構，絕緣材料係由圖示中被移除。舉例來說移除位在堆疊中的複數條位元線(例如是112-115)之間以及複數個位元線堆疊之間的複數個絕緣層。

多層陣列係形成於一絕緣層之上，且包括複數條字元線(Word Line，WL)125-0至125-N，複數條字元線與複數個堆疊係共形的。複數個堆疊包括複數條位元線112、113、114、115，複數條位元線包括複數個具有一相對低濃度的不純物摻雜、或其它本質半導體(intrinsic semiconductor)之半導體材料薄膜條，半導體材料薄膜條在NAND串列中可製作為通道。複數個記憶裝置可配置用於n型通道或p型通道操作。在一些例示的結構中，複數條位元線不包括位在複數條字元線之間的源極/汲極連接，因此被稱為「無接面」位元線。且複數條位元線也沒有連接到一半導體基板或其他半導體主體，因此當未經由串選擇(string select)或接地選擇(ground select)開關施加電壓於複數條位元線時，複數條位元線可被視為「浮動(floating)」。

同一水平面上的複數條位元線係由一接觸墊(pad)電性耦接在一起，接觸墊具有與一層間導體(interlayer conductor)接觸的一著陸區(landing area)。如第1圖所示複數個層的複數個接觸墊可排列成階梯式結構，每個依序配置在結構的一階上的接觸墊上都有著陸區。為了期望的或需要的特別製造設定，用於複數個接觸墊的連接的複數個著陸區，和複數個接觸墊上的複數個著陸區的複數個層間導體可排列成簡單階梯狀以外的圖案。

圖中所示用於偶數記憶體頁(even memory pages)的字元線編號從整個結構的後端到前端係由0到N遞增。用於奇數記憶體頁(odd memory pages)的字元線編號從整個結構的後端到前端係由N到0遞減。

接觸墊112A、113A、114A和115A終止(terminate)交錯的複數條位元線，在這個例子中接觸墊112A、113A、114A和115A例如是終止各層中的位元線112、113、114和115。如圖中所示，為了連接於解碼電路(decoding circuitry)以在陣列中選擇平面，這些接觸墊112A、113A、114A和115A電性連接於不同的字元線。這些接觸墊112A、113A、114A和115A可以在定義複數個堆疊的同時被圖案化。

接觸墊102B、103B、104B和105B終止交錯的複數條位元線，在這個例子中例如是終止各層中的位元線102、103、104和105。如圖中所示，為了連接至解碼電路以在陣列中選擇平面，這些接觸墊102B、103B、104B和105B係電性連接於不同的字元線。這些接觸墊102B、103B、104B和105B與著陸區中的複數個通孔可以在定義複數個堆疊的同時被圖案化。

在其他例子中，一個區塊中的所有位元線可終止在同一末端上的一位元線接觸墊上。

在繪示的例子中，所有的位元線堆疊係耦接於接觸墊112A、113A、114A和115A或是接觸墊102B、103B、104B和105B，但不能同時耦接於兩者。複數條位元線的一個堆疊的位向為從位元線末端至源極線末端(bit line end-to-source line end)或從源極線末端至位元線末端(source line end-to-bit line end)的兩個相反位向中之其中一個。舉例來說，複數條位元線112、113、114和115的堆疊具有從位元線末端至源極線末端的位向，複數條位元線102、103、104和105的堆疊具有從源極線末端至位元線末端的位向。

複數條位元線112、113、114和115的堆疊的一個末端係穿越串列選擇線(String Select Line，SSL)閘極結構119、接地選擇線(Ground Select Line，GSL)126、字元線125-0至125-N和接地選擇線127並終止於接觸墊112A、113A、114A和115A，而另一個末端終止於源極線128。複數條位元線112、113、114和115的堆疊不會延伸至接觸墊102B、103B、104B和105B。

複數條位元線102、103、104和105的堆疊的一個末端係穿越串列選擇線閘極結構109、接地選擇線127、字元線125-N至125-0和接地選擇線126並終止於接觸墊102B、103B、104B和105B，而另一個末端終止於源極線(被圖中的另一部分遮住)。位元線102、103、104和105的堆疊不會延伸至接觸墊112A、113A、114A和115A。

記憶材料的一層將字元線125-0至125-N與位元線112-115和102-105隔開。接地選擇線126和127，相似於串列選擇線閘極結構，係與位元線共形。

複數條位元線的各個堆疊的一個末端係終止於複數個接觸墊，另一個末端終止於一源極線。舉例來說，複數條位元線112、113、114和115的一個末端終止於接觸墊112A、113A、114A和115A，另一個末端終止於源極線128。在圖式的近端，間隔的複數個位元線的堆疊係終止於接觸墊102B、103B、104B和105B，間隔的複數個位元線的堆疊係終止於一不同的源極線。在圖式的遠端，間隔的複數個位元線的堆疊係終止於接觸墊112A、113A、114A和115A，間隔的複數個位元線的堆疊係終止於一不同的源極線。

複數條位元線和複數條串列選擇線係在複數個圖案化導體層處形成，例如是金屬層(Metal Layer，ML)ML 1、ML 2和ML 3。複數個電晶體係形成於複數條位元線(例如是112-115)與字元線125-0至125-N之間的交叉點。在複數個電晶體中，位元線(例如是113)係作為裝置中的通道區。

串列選擇結構(例如是119、109)可在定義字元線125-0至125-N(如第2圖所示)的過程中同時被圖案化。複數個電晶體係形成於複數條位元線(例如是112-115)與串列選擇結構(例如是119、109)之間的交叉點。為了選擇陣列中特定的複數個堆疊，作為串列選擇開關的複數個電晶體耦接於解碼電路。

一電荷儲存結構(charge storage structure)層係至少設置於記憶胞形成的交叉點處。電荷儲存結構可包括多層介電電荷儲存結構，例如是類矽氧氮矽氧(SONOS)結構。已知的介電電荷儲存結構為能隙工程矽氧氮矽氧(bandgap engineered SONOS)或「BE-SONOS」。BE-SONOS電荷儲存結構可包括一多層穿隧層，例如是一厚度約為2奈米的氧化矽層、一厚度約為2-3奈米的氮化矽層和一厚度約為2-3奈米的氧化矽層。BE-SONOS電荷儲存結構可包括位在多層穿隧層上方用來儲存電荷的一介電層，例如是一厚度為5-7奈米的氮化矽層。電荷儲存結構亦可包括位在電荷儲存層上用來阻擋漏電(leakage)的一介電層，例如是一厚度為5-8奈米的氧化矽層。其他類型的材料也可用在 BE-SONOS堆疊中。

在包括BE-SONOS電荷儲存層的裝置中，一抹除操作(erasing operation)可包括從通道至電荷儲存層的F-N穿隧(Fowler Nordheim tunneling)電洞以中和電荷儲存層中捕捉住的電子。

然而，對於像第1圖中所示的結構，整個串列中並沒有P+區。可能經由閘極誘發汲極漏電(Gate Induced Drain Leakage，GIDL)機制誘發一能帶至能帶熱電洞電流(band-to-band hot hole current)。然而，可能需要一額外的或另外一電洞來源。如本發明內容所述，一包括二極體的載子供應可產生電洞來源以解決這個問題。

第2圖繪示三維手指垂直閘極NAND記憶裝置(finger VG(vertical gate)3D NAND memory device)的第一陣列排列的佈局圖。為了參照，「X」軸係位在平行於結構中字元線(例如是125-0、125-5、125-15)的方向，「Y」軸係位在平行於結構中位元線(例如是202-1、202-8)的方向，「Z」軸係位在正交於結構中的位元線和位元線的方向。

第2圖的佈局圖中，陣列排列包括複數條位元線。記憶胞係設置於位元線(例如是202-1、202-2、202-8)和字元線(例如是125-0、125-5、125-15)的交叉點。在繪示的實施例中，有標示為A、B、C、D的四個區塊，為了簡化，實施例各個區塊具有兩層深的兩個位元線堆疊。在其他實施例中，可能具有更多層，例如是4、8、16或更多，且每一區塊中可能有複數個位元線堆疊，例如是4、8、16或更多。在這個實施例中，繪示的四個區塊A、B、C、D共享一個載子供應，以下將會作更詳細的敘述。

上層水平面中的複數個位元線從一對應的接觸墊(上層水平面接觸墊202-A、202-D)延伸至源極線和載子供應結構的頂端。載子供應結構包括位在複數個位元線的N+區域524-3中的第一源極線接觸219-1至219-8，接觸墊220包括一P+區域與接觸墊的P+區域中的第二源極線接觸221-1至221-8。N+區域524-3建立了位元線的源極端。位在N+區域524-3和源極線接觸墊220上P+區域224之間的一接面225提供一個二極體的PN接面。在一p型通道實施例中，區域224和524-3的摻雜類型係反過來的。

下層水平面中的位元線從一對應的接觸墊(下層水平面接觸墊203-A、203-D)延伸，如圖中所示，下層水平面中的位元線可由上層水平面中接觸墊的階梯狀開口得到。在一圖案化的導體層例如是第1圖中所示的金屬層ML3中，串列選擇連接210-A至210-D和211-A至211-D耦接接觸墊與在上面的位元線。

水平的字元線(例如是202-1、202-2、202-8)和水平的接地選擇線127覆蓋在位元線(例如是125-0、125-5、125-15)上。串列選擇線閘極結構亦覆蓋在位元線上，包括用來耦接位元線與接觸墊202-A、203-A的串列選擇線閘極結構119-A1、 119-A2，用來耦接位元線與接觸墊202-D、203-D的串列選擇線閘極結構119-D1、119-D2，區塊B、C中類似的複數個串列選擇線閘極結構未標示參考符號。串列選擇線閘極結構控制任何一個位元線和該位元線對應的接觸墊(例如是202-A、203-A)之間的電性連接。在一圖案化的導體層例如是第1圖中所示的金屬層ML2中，串列選擇連接205-1至205-8耦接複數個串列選擇線閘極結構與在上面的串列選擇線。

三維NAND記憶裝置包括複數個記憶胞平面。在複數個記憶胞平面中複數個位元線經由複數個接觸墊(例如是202-A和202-B)選擇一個特定的平面。該特定的平面由複數個串列選擇結構、複數個水平接地選擇線和複數個位元線來解碼。施加一正串列選擇線電壓(V_SSL)至串列選擇結構(119-A1)以選擇一特定的堆疊(例如是包括上水平面位元線202-1)。舉例來說施加一個為0伏特(V)的電壓至複數個串列選擇結構以取消選擇複數個其他堆疊。

第2A-2C圖繪示可用於類似第2圖的佈局中的替代載子供應的結構。

第2A圖係在Z-Y平面方向的側視圖，繪示位在一類似於第2圖結構的位元線202、203堆疊末端的一載子供應結構。位元線202、203的堆疊係設置在位於一基板302之上的一絕緣層305上。接地選擇線127係配至鄰近於位元線125-N、125-N-1等的一側上。在這個例子中，位元線202、203由接地選擇線127延伸至位元線中一N+端區域321。N+端區域321係接觸於半導體材料的N+柱體(column)320或是半導體材料的N+柱體320的一部分，半導體材料的N+柱體320提供位元線的N+端。一層間導體325係耦接於N+柱體320的上方且用以連接一第一源極線(圖未示)。位元線202、203從垂直的柱體320延伸到源極線接觸墊330、331的P+區域中。位在源極線接觸墊330、331中的P+區域與N+柱體320上的N+區域之間的PN接面332、333建立了二極體。層間導體326、327，舉例來說可包括鎢插栓(tungsten plugs)，在一個階梯狀的結構中從源極線接觸墊330、331中的P+區域延伸，且提供用來連接到一第二源極線(圖未示)或是在各個水平面內隔開複數個第二源極線。第2A圖中所示的P1PNS為上層二極體源極端、P2PNS為下層二極體源極端、SC為源極接觸端(功能為傳統的NAND串列的源極)。

第2B圖繪示一替代的載子供應結構的側視圖，類似的元件係參照相同的元件符號。在這個結構中，位元線202、203延伸半導體接觸墊，包括連接到一第一源極線(圖未示)的一垂直的N+半導體材料柱體345。半導體接觸墊亦包括與接觸墊連接的一垂直的P+半導體材料柱體346，而產生PN接面342、343。垂直的柱體346用來連接一第二源極線(圖未示)。

第2C圖繪示另一個替代的載子供應結構的側視圖。在這個例子中，位元線(例如是終止於接面350的位元線202)終止於與一第一源極線(圖未示)連接的一垂直的N+半導體材料柱體355。在半導體基板302中垂直的柱體係耦接於一P+區域351，在界面建立一個PN接面353。一層間導體356，舉例來說可包括一鎢插栓，提供用來連接P+區域351與一第二源極線(圖未示)。第2A-2C圖繪示的複數個二極體載子供應結構可與三維記憶體一起使用。也可使用適合記憶體和其他元件之實行方式的其他結構。

第3、3A、3B、4、4A、4B、5、5A、5B、6、6A、6B、6C、6D、7、7A和7B圖繪示用於製造如第2圖的記憶結構的製程的不同階段，記憶結構具有如第2A圖的一載子供應結構。第三圖繪示一用來製造位元線的材料上層500的平面圖，如同前述上層500可覆蓋在一交錯的主動材料和絕緣材料的堆疊上面。用來製造複數條位元線的材料可以是一半導體材料例如是矽沉積的多晶矽層。替代性地，材料可以是一單晶半導體材料或其他類型的半導體材料。材料可以是適合在薄膜電晶體中作為通道的相對地輕摻雜，或是適合特殊需求的本質地(intrinsically)摻雜。對於n型通道薄膜電晶體，材料具有一p類型輕摻雜或本質摻雜。

如第3圖中所示，形成交錯的主動材料和絕緣材料之後，形成穿過堆疊的複數個通孔(vias)(例如是501、502、503)，複數個通孔至少延伸至主動材料的底部。具有數個位元線堆疊的結構，形成數個通孔，每個孔對應一條位元線。複數個通孔(例如501、502、503)由圖案化交錯的主動材料和絕緣材料的堆疊來對準複數條位元線的位置。

第3A圖繪示交錯的主動材料和絕緣材料的堆疊的一側視圖。在這個視角，一個可以是一半導體或其他類型的材料的基板302上面覆蓋著一絕緣材料層305。一第一主動材料層511和一第二主動材料層510係由一絕緣層隔開。一頂部絕緣材料層509覆蓋在堆疊上。一通孔501形成穿過頂部絕緣材料層509且至少延伸至第一主動材料層511。

第3B圖繪示用一具有N+摻雜的半導體材料512填充通孔501之後的堆疊的側視圖。可進行一平坦化步驟使得半導體材料的頂部對齊頂部絕緣材料層509的一個表面。

第4圖繪示第3圖中的結構進行圖案化蝕刻製程之後的平面圖。圖案化蝕刻定義複數個位元線接觸墊(例如是202-A、202-B、202-C和202-D)以如同第2圖所示的使用於每個三維區塊A、B、C、D中。圖案化蝕刻也定義一源極線接觸墊(例如是220)，在這個例子中源極線接觸墊(例如是220)被四個區塊共用。複數個半導體材料位元線(例如是202-1、202-2、202-8)從源極線接觸墊(例如是220)延伸至一對應的位元線接觸墊(例如是202-A、202-B、202-C和202-D)。

如第4圖中所示，圖案化蝕刻也蝕刻穿過填充通孔(例如是501、502、503)的半導體材料512，通孔繪示於第3圖。因此，N+型半導體材料柱體(例如是550-1、550-2、550-8)連接第一層中的位元線和較上層中的位元線，且在這個例子中N+型半導體材料柱體的寬度符合位元線的寬度。在其他實施例中，可依照期望的複數個柱體的區域中的圖案可具有各種不同的寬度。

第4圖亦繪示源極線接觸墊(例如是220)中進行P+摻雜的區域224。

第4A圖繪示沿著其中一條位元線(例如是202-2)的堆疊側視圖。因此，第一半導體材料層和第二半導體材料層已經被圖案化以定義位元線的堆疊，在這個兩層的例子中位元線的堆疊包括下層位元線203-2和上層位元線202-2。第4A圖繪示一電荷儲存結構層519係沉積於圖案化的位元線之上。一遮罩例如是光阻遮罩555亦覆蓋在結構上，光阻遮罩555有一開口暴露區域224以進行P+佈植556。以足夠的能量進行P+佈植使得P+摻雜入第一、第二主動材料層中的下層、上層源極線接觸墊。

第4B圖繪示進行佈植並移除遮罩555之後的結構。第4B圖的結構包括第二源極接觸墊中與上層位元線202-2同一層的P+區557和第二源極接觸墊中與下層位元線203-2同一層的P+區558。

第5圖繪示形成字元線、接地選擇線和串列選擇線的製程之後的平面圖。製程可包括以一填充位於複數條位元線之間的複數個溝槽的方式，沉積一P+或N+摻雜多晶矽於電荷儲存結構(第5圖未繪示)之上，因而在複數條位元線(例如是202-1、202-2、202-8)之間形成垂直閘極結構。

這個製程使得水平字元線(例如是125-0、125-5、 125-15)和水平接地選擇線127覆蓋在位元線(例如是202-1、202-2、202-8)上。串列選擇線閘極結構亦覆蓋位元線，包括用來耦接位元線與接觸墊202-A的串列選擇線閘極結構119-A1、119-A2，用來耦接位元線與接觸墊202-D的串列選擇線閘極結構119-D1、119-D2，區塊B、C中類似的串列選擇線閘極結構未標示參考符號。快閃記憶胞形成在複數條位元線與位於複數條字元線125-0至125-15上的垂直閘極結構之間的交叉點，快閃記憶胞由薄膜、雙閘極和電荷儲存電晶體組成。雙閘極電晶體形成於複數條位元線與位於接地選擇線127和串列選擇結構上的垂直閘極結構之間的交叉點，雙閘極電晶體作為開關可選擇性地耦接沿著位元線的記憶胞串列於位元線接觸墊或載子供應結構。第5A、5B圖繪示字元線、接地選擇線製程之側視圖，如第5A圖中所示沉積一P+或N+摻雜多晶矽層565於電荷儲存結構層519之上，接著如第5B圖中所示於圖案化多晶矽層565後形成字元線(例如是125-N、125-N-1、125-N-2)與接地選擇線(例如是127)，串列選擇線(圖未繪示)也在此步驟形成。

第6圖繪示在源極線接觸墊220中形成開口220A、220B、220C和220D且在位元線接觸墊(例如是202-A、202-B、202-C和202-D)中形成對應的開口的製程之後的一平面圖。這些開口暴露下方的源極線接觸墊(例如是223)以及下方的位元線接觸墊(例如是203-A、203-B、203-C和203-D)故可形成層間接觸(interlayer contacts)。圖中亦繪示一用於N+摻雜區的圖案，包括位於複數個位元線接觸墊上的N+區524-1、位於複數個串列選擇結構(例如是119-A1)與第一字元線125-0之間的N+區542-2以及位於複數個位元線中的複數個N+柱體(例如是550-2)之上的N+區524-3。N+區524-3亦部分的覆蓋在源極線接觸墊220上且沿著複數個位元線向上延伸至或是接近接地選擇線127。

第6A圖繪示類似第5B圖中的結構，該結構有一覆蓋在上的微影遮罩(photolithographic mask)579，微影遮罩579具有對應於區域524-3的開口。開口允許N型摻雜物的佈植524，且如圖中所示佈植進入下層位元線203-2。

第6B圖繪示在移除遮罩579之後形成階梯狀的開口220A(見第6圖)。如第6B圖中所示，一PN接面592係形成位於上層中的N+區590與上層中的P+區557之間。同樣地，一PN接面593係形成位於下層中的N+區591與下層中的P+區558之間。

第6C圖繪示位在結構上方絕緣填充層600的形成，可進行平坦化絕緣填充層600暴露複數條字元線(例如是125-N)與接地選擇線127的上表面。接著，矽化物層598，例如是矽化鈷係形成於接地選擇線與複數條字元線之上。在較佳實施例中，矽化物層598亦形成於串列選擇結構(第6C圖中未示)之上。

第6D圖繪示形成於矽化物層之上的另一層間介電填充層601。層間介電填充層601絕緣字元線、接地選擇閘極和串列選擇閘極結構與上覆的圖案化導體層。

第7圖繪示在結構中形成層間接觸的製程之後的平面圖。結構包括源極線接觸墊220、223中的階梯狀接觸(例如是410、410A)以及位元線接觸墊(例如是202-A、203-A)中的階梯狀接觸(例如是420、420A)。結構亦包括位在串列選擇結構(例如是119-D1)上方的階梯狀接觸(例如是430)。第7圖合併了上述於第4、5、6圖中的許多特徵。

第7A圖繪示開口605、606、607的側視圖，形成的開口605、606、607穿過填充層(例如是601、600)與電荷儲存結構層519以形成與N+柱體550-2的接觸、形成與上層源極線接觸墊的P+區域557的接觸以及形成與下層源極線接觸墊的P+區域558的接觸。

第7B圖繪示層間導體填充開口之後，形成層間導體610、611、612，例如是鎢插栓或其他導電結構，平坦化得到的結構使得結構表面適合形成一或複數個上覆圖案化導電層。

如第7B圖中所示，載子供應結構包括由N+區550-2、每個位元線上對應的N+區與沿著源極接觸墊中的P+區557、558形成PN接面592、593。載子供應結構亦包括層間導體610、611、612。這些層間導體提供用來與上覆的第一、第二源極線接觸，以下將作進一步的描述。

第8、8A、8B、9、9A和9B圖繪示製造如第2B圖中的載子供應結構的多個製程階段。由第8圖開始，圖中繪示主動材料和絕緣材料的交錯堆疊形成之後蝕刻的圖案。在這個蝕刻中，形成的位元線202-1、202-2、202-8的一第一末端係連接於位元線接觸墊(例如是202-A、202-B、202-C、202-D)。位元線的一第二末端係連接於源極線接觸墊(例如是220)。在這個例子中，開口650-1至650-8、651-1至651-8係形成於源極線接觸墊(例如是220)中。在這個例子中，兩個開口(例如是650-2、651-2)對準其中一條位元線(例如是202-2)。

第8A圖繪示在位元線接觸墊中沿著位元線202-2形成的開口650-2、651-2，開口650-2、651-2延伸進入下層位元線203-2。

第8B圖中繪示以半導體材料填充開口650-2、651-2，形成與主動材料層(例如是510、511)中的位元線接觸的柱體665、666。表面可進行平坦化接著一電荷儲存結構層519係形成於複數個位元線的堆疊上。

第9圖繪示與第一製造流程有關的上述多個步驟製成的結構的平面圖。因此，平面圖中繪示位元線接觸墊中階梯狀接觸、位於串列選擇結構上的接觸和兩組接觸(750-1至750-8和751-1至751-8)。層間連接750-1至750-8連接於源極線接觸墊中形成的柱體，例如是參照第8A、8B圖中形成的柱體。第9圖的平面圖亦繪示覆蓋在源極線接觸墊鄰近接地選擇線127的部分的N+佈植區725-1、位於第一字元線與串列選擇結構之間的N+佈植區725-2以及覆蓋在位元線接觸墊區的N+佈植區725-3。第9圖亦繪示覆蓋在源極線接觸墊(例如是220)中離位元線較遠的區域的P+佈植區724。

第9A圖中繪示佈植靠近源極線接觸墊的區域的結果，在區域725-1中進行佈植形成上層與下層的源極線接觸墊層中的N+柱體651與N+部分(例如是652)，在區域724中進行佈植形成上層與下層的源極線接觸墊層中的P+柱體661與P+部分653、654。因此在結構中形成PN接面656、655。

第9B圖繪示在結構上形成矽化物層598、層間介電填充650以及層間連接751-2、750-2的製程的結構。可以看出的是如第2B圖中所示的載子供應結構是由這個流程形成。

第10、10A、10B、11、11A和11B圖繪示製造如第2C圖中所示的載子結構的多個製程階段。由第10圖開始，圖中繪示主動材料和絕緣材料的交錯堆疊形成之後蝕刻的圖案。在這個蝕刻中，形成的位元線202-1、202-2、202-8的一第一末端係連接於位元線接觸墊(例如是202-A、202-B、202-C、202-D)。位元線的一第二末端係連接於源極線接觸墊(例如是220)。在這個例子中，蝕刻上層源極線接觸墊(例如是220)以暴露半導體基板的一部分。亦形成穿過上層源極線接觸墊直至下層源極線接觸墊的水平面的開口850-1至850-8。這個平面圖亦繪示在基板302中用於形成P+區域351的P+佈植的區域824。

第10A圖係沿著位元線202-2、203-2的堆疊的側視圖，繪示延伸穿過堆疊至基板302中的P+區域351的開口850-2。

第10B圖繪示一半導體材料N+柱體(柱體355)的形成之後的側視圖，半導體材料N+柱體延伸穿過源極線接觸墊220耦接於複數條位元線。PN接面係形成於位在N+柱體(柱體體355)和P+區351之間的界面，建立載子供應結構的二極體。第10B圖中亦繪示電荷儲存結構層519在圖案化的位元線上方的形成。

第11圖繪示與第一製造流程有關的上述多個步驟製成的結構的平面圖。因此，平面圖中繪示位元線接觸墊中階梯狀接觸、位於串列選擇結構上的接觸、位在源極線接觸墊220的區域中一组以參照上述第10A、10B圖的方式形成的層間導體(859-1、859-2、859-8)以及一组用於連接於基板中的P+區351的層間導體(869-1、869-2、869-8)。第11圖亦繪示P+佈植的區域824、位在源極線接觸墊220上的N+佈植區825-1、位於第一字元線與串列選擇結構之間的N+佈植區825-2以及在位元線接觸墊上的N+佈植區825-3。

第11A圖係類似於第6C圖的側視圖，繪示形成覆蓋位元線的電荷儲存結構519、水平字元線(例如是125-N、125-N-1、125-N-2)以及水平接地選擇線127的結果。

第11B圖繪示矽化物層598、絕緣填充855、連接N+柱體(柱體355)的層間導體859-2以及連接基板302中的P+區351的層間導體869-2的形成的結果。可以看出的是，PN接面 353被形成而建立載子供應結構的二極體。

第12至15圖為一兩層三維陣列中的其中一區塊，例如是繪示在第2圖中的區塊A的結構示意圖，區塊可具有第2A-2C圖的載子供應結構中的任一個。雖然在此使用標準電晶體符號，然而本發明實施例包括無接面NAND串列(junction-free NAND strings)。

為了清楚的表示，本發明使用的用語「編程」涉及增加記憶胞的臨界電壓(threshold voltage)的一個操作。儲存在編程記憶胞的資料可以表示為邏輯「0」或邏輯「1」。本發明使用的用語「抹除」涉及降低記憶胞的臨界電壓的一個操作。儲存在抹除記憶胞的資料可用邏輯「1」或邏輯「0」來表示。多位元胞(multibit cells)亦可依照設計者的期望編程而具有多個不同的臨界層級(threshold levels)或抹除而有一單一最低或最高臨界層級。此外，本發明使用的用語「寫入」描述改變記憶胞的臨界電壓的一個操作，且期望包含編程和抹除兩者或是編程和抹除操作的組合。

本發明描述的編程操作包括偏壓於選擇的記憶胞以將電子注入到一個選擇的記憶胞中的電荷儲存結構，因此增加臨界電壓。一編程操作可以實行來編程例如是一頁(page)、一字元或一位元组中的一或多個選擇的記憶胞。在編程操作中，偏壓於未選擇的記憶胞以避免或減少儲存的電荷的擾亂(disturbance)。

本發明描述用於n型通道記憶體的區塊抹除操作，包括偏壓於多個單元的一個區塊以將電洞注入到選擇的區塊中的電荷儲存結構單元中，因此降低臨界電壓，區塊的至少多個單元一開始沒有低的臨界電壓。可能使用其他的編程和抹除偏壓操作。

以兩層三維堆疊結構為例，如第12圖中所示，依兩層結構區塊如圖2將包括上下左右共四個NAND串列，上層兩個串列耦接於位元線層BLL1，下層兩個串列耦接於位元線層BLL2。複數個位元線的堆疊中的一第一個堆疊的串列選擇結構包括連接於一串列選擇線SSL1的串列選擇開關824-1、824-2。同樣地，複數個位元線的堆疊中的一第二個堆疊的串列選擇結構包括連接於一串列選擇線SSL2的串列選擇開關825-1、825-2。接地選擇線GSL覆蓋於複數條位元線上，形成四個接地選擇開關814-1、814-2、814-3和814-4。位元線亦耦接於PN二極體800的N型端801，而順序上係先由接點804-1、804-2、804-3和804-4耦接於一第一源極線803。PN二極體800的P型端係耦接於一第二源極線802。第12-15圖中繪示相同的電路結構。

第12圖繪示用於編程一選擇的單元的一偏壓排列。第13圖繪示用於抹除多個記憶胞中的一區塊的一偏壓排列。第14圖繪示用於抹除多個記憶胞中的一區塊的另一種偏壓排列。第15圖繪示用於讀取區塊中的一選擇的單元的一偏壓排列。

因此，記憶電路包括複數個記憶胞的一序列排列(series arrangement)，例如是包括記憶胞840、842、845和847 的串列。序列排列的一第二末端上的一第二開關(例如是814-1)耦接於二極體的一第一端。記憶電路亦包括複數條字元線WL。電路係耦接於複數條字元線、第一和第二源極線、接地選擇線GSL、序列選擇線SSL以及用於控制記憶電路操作的位元線。在此結構中，電路配置用來以不同的偏壓條件驅動或偏壓第一、第二源極線。控制器可包括配置用來施加一誘發電洞產生的抹除偏壓排列、一編程偏壓排列以及一讀取偏壓排列。控制器係參照於第17圖的敘述如後。

第12圖繪示編程偏壓排列。在這個偏壓排列中，施加一源極側偏壓於第一源極線803(例如第一源極接觸端SC=0)，當第二源極線802接收逆向偏壓二極體的一偏壓或是第二源極線802處於浮動(floating)的狀態時，使得二極體關閉且無法傳遞電流至第二源極線802，此時源極端之二極體不會影響元件的編程。

一實施例中如第12圖所例示之編程偏壓排列，係說明如下：

選擇的字元線BL：0V

未選擇的字元線BL：3.3V

選擇的串列選擇線SSL：3.3V

未選擇的串列選擇線SSL：0V

選擇的字元線WL：Vpgm

未選擇的字元線WL：Vpass

接地選擇線GSL：0V

源極接觸端SC：0V

PN接面源極端PNS：0V(PN二極體關閉)

這個編程偏壓排列可表示一程式化操作中的一編程脈衝，例如是增階型脈衝程式化(Incremental Step Pulsed Programming，ISPP)法，用於較傳統的快閃記憶陣列，不需要額外的載子供應，而二極體係關閉的。

第13圖繪示一誘發電洞穿隧的抹除偏壓排列。一實施例中，如第13圖所例示之抹除偏壓排列，係說明如下：

所有的位元線BL：浮動

所有的串列選擇線SSL：0V

所有的字元線WL：-8V

接地選擇線GSL：-2V

源極接觸端SC：浮動

PN接面源極端PNS：V>Vbi(PN二極體開啟)

在這個抹除操作中PN二極體係開啟的，可提供電洞的一來源以進行電洞穿隧抹除。在接地選擇線開關中閘極誘發汲極漏電亦可提供電洞給位元線。

第14圖繪示利用串列選擇結構與接地選擇結構兩者的閘極誘發汲極漏電的另一種抹除偏壓排列。一實施例中如第14圖所例示之抹除偏壓排列，係說明如下：

所有的位元線BL：-8V

所有的串列選擇線SSL：-2V

所有的字元線WL：-8V

接地選擇線GSL：-2V

源極接觸端SC：浮動

PN接面源極端PNS：V>Vbi(PN二極體開啟)

在這個抹除偏壓排列中二極體係開啟的，保持源極接點在一參考電壓，當第一源極線處於浮動狀態時，第一源極線不參與偏壓。為了誘發電洞的形成，串列選擇開關接收一合適的負閘極電壓，使得閘極誘發汲極漏電。偏壓於選擇的記憶胞產生FN電洞穿隧。

第15圖繪示一讀取偏壓排列。在這個讀取偏壓排列中，二極體係為關閉的，訊號可由第一源極端傳出，允許根據較典型的讀取方法的操作。一實施例中，如第15圖所例示之讀取偏壓排列係說明如下：

選擇的字元線BL：1V

未選擇的字元線BL：0V

選擇的串列選擇線SSL：3.3V

未選擇的串列選擇線SSL：0V

選擇的字元線WL：Vref

未選擇的字元線WL：Vpass

接地選擇線GSL：3.3V

源極接觸端SC：0V

PN接面源極端PNS：0V(PN二極體關閉)

在讀取過程中偏壓於二極體使得二極體兩端沒有壓降，為了高速和有效率的讀取，二極體的偏壓電壓保持負載。

第16圖示一替代性電路的示意圖，表示可實施的不同的另一結構。在這個結構中，每一層具有各自的載子供應二極體。因此耦接於位元線層BLL1的層具有一二極體包括一第一端866和一第二端865。耦接於位元線層BLL2的層具有一二極體包括一第一端861和一第二端860。單獨的第二源極線862和867係連接於二極體的第二端。可如同上述討論並參照第12-15圖的方式施加不同的偏壓排列至第16圖中所示的電路。

第17圖為一積體電路25的簡化方塊圖，積體電路25包括一p型通道、可由本發明實施例操作的NAND快閃記憶體陣列10。在一些實施例中，陣列10為包括多層記憶胞的三維記憶體。一列解碼器11沿著記憶陣列10中的列排列耦接於複數條位元線12。方塊16中的多個行解碼器係耦接於一组頁緩衝器(page buffers)13，在此實施例中係經由資料匯流排(data bus)17耦接。總體位元線(global bit lines)14沿著記憶體中的行排列耦接於局部位元線(local bit lines)(圖未示)。位置(addresses)經由匯流排15傳送到行解碼器(方塊16)與列解碼器(方塊11)。此外，由方塊20可推得電路包括用於第一和第二源極線的驅動器，使得第一和第二源極線可分開地或獨立地被偏壓。

資料從積體電路上的其他電路24(包括例如是輸入 /輸出埠)經由資料輸入線23來提供，積體電路例如是一通用處理機(general purpose processor)、特殊用途應用電路(special purpose application circuitry)或是提供由陣列10功能性支持的系統單晶片(system-on-a-chip)模組的組合。資料經由資料輸入線23傳送到輸入/輸出埠、其他內部的資料目的地或是到外部的積體電路25。

一控制器，在一實施例中例如是狀態機(state machine)19，提供訊號以控制經由方塊18中的一或多個電壓控制器提供或產生的偏壓排列供應電壓的應用以實施本發明中不同的操作包括陣列中的讀取和寫入操作。這些操作包括抹除、編程或讀取。控制器可由習知技術的特殊用途邏輯電路(special-purpose logic circuitry)來實行。在另一實施例中，控制器包括可實施在同一積體電路上的通用處理機，通用處理機執行電腦程式以控制裝置的操作。在另一實施例中，控制器的實施可使用特殊用途邏輯電路和通用處理機的組合。

控制器可包括執行一程序的電路，程序包括在操作過程中以順向偏壓條件偏壓於二極體以提供少數載子至序列排列，改變記憶體中一或多個記憶胞的一臨界電壓，在讀取過程中以逆向偏壓條件偏壓於二極體。舉例來說，由控制器中的電路執行的程序可包括在抹除操作過程中以一順向偏壓條件偏壓於二極體。由控制器中的電路執行的程序亦可包括在編程操作過程中以一逆向偏壓條件偏壓於二極體。

所描述的結構在陣列中NAND串列的源極側上包括一外加的PN二極體來源的三維記憶體中可改善抹除的表現。

在一實施例中，載子供應結構係設置於垂直閘極NAND快閃記憶體中。操作時，由於薄膜電晶體(TFT)結構和缺乏主體接觸三維垂直閘極記憶體的電動穿隧抹除與傳統的NAND可能有很大的不同。在這個情況下，電洞來源可以改善裝置抹除。

綜上所述，雖然本發明已以較佳實施例與詳細的範例揭露如上，然其並非用以限定本發明。可以領會的是，本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

202-1、202-2、202-8‧‧‧位元線

119-A1、119-A2、119-D1、119-D2‧‧‧串列選擇線閘極結構

125-0、125-5、125-15‧‧‧字元線

127‧‧‧接地選擇線

202-A~202-D、203-A~203-D、220‧‧‧接觸墊

205-1、205-8、210-A、210-D、211-A、211-D‧‧‧串列選擇連接

219-1、219-8‧‧‧第一源極線接觸

221-1~221-8‧‧‧第二源極線接觸

224‧‧‧P+區域

225‧‧‧接面

524-3‧‧‧N+區域

X、Y‧‧‧方向

A、B、C、D‧‧‧區塊

Claims

一種包括載子供應的半導體陣列排列，包括：一二極體，具有一第一端和一第二端；一序列排列(series arrangement)，包括複數個記憶胞，該序列排列由一第一末端上的一第一開關耦接於一位元線，由一第二末端上的一第二開關耦接於該二極體之該第一端；一第一源極線和一第二源極線，分別連接於該二極體之該第一端和該第二端；複數條字元線，該些字元線耦接於複數個記憶胞中對應的該些記憶胞；以及一電路，耦接於該些字元線、該第一源極線和該第二源極線，該電路係配置以在不同偏壓條件下偏壓該第一源極線和該第二源極線。
如申請專利範圍第1項所述之半導體陣列排列，其中該電路係配置以運用一抹除偏壓排列(erase bias arrangement)以誘發電洞穿隧，該抹除偏壓排列包括在該第二源極線上的一源極側偏壓，該源極側偏壓係順向偏壓該二極體，當該第一源極線保持浮動時，該些字元線上的抹除電壓係誘發電洞穿隧。
如申請專利範圍第1項所述之半導體陣列排列，其中該電路係配置以運用一編程偏壓排列(program bias arrangement)該編程偏壓排列包括該第一源極線上的一源極側偏壓，該第二源極線保持浮動或被施以偏壓以逆向偏壓該二極體。
如申請專利範圍第1項所述之半導體陣列排列，其中該些記憶胞包括複數個薄膜電晶體胞。
如申請專利範圍第1項所述之半導體陣列排列，其中該些記憶胞包括排列在一單一的半導體條上的複數個薄膜電晶體胞，在該單一的半導體條中該二極體的該第一端包括一摻雜區。
如申請專利範圍第1項所述之半導體陣列排列，其中該些記憶胞包括排列在一單一的半導體條上的複數個薄膜電晶體胞，在該單一的半導體條中該二極體的該第一端與該第二端各自包括一摻雜區。
如申請專利範圍第1項所述之半導體陣列排列，其中該些記憶胞包括排列在覆蓋於一半導體基板上面的一單一的半導體條上的複數個薄膜電晶體胞，該二極體的該第一端包括耦接於該單一的半導體條和該半導體基板的一摻雜半導體材料，該二極體的該第二端包括在該半導體基板中的一摻雜區。
如申請專利範圍第1項所述之半導體陣列排列，其中該序列排列係為一反及閘(NAND)串列，該記憶體包括耦接於該二極體的該第一端的至少一額外的反及閘串列。
如申請專利範圍第1項所述之半導體陣列排列，其中該些記憶胞在一讀取模式中係配置用於一n型通道操作，該二極體之該第一端具有n型摻雜，而該二極體之該第二端具有p型摻雜。
如申請專利範圍第1項所述之半導體陣列排列，其中該些記憶胞在一讀取模式中係配置用於一p型通道操作，該二極體之該第一端具有p型摻雜，而該二極體之該第二端具有n型摻雜。
如申請專利範圍第1項所述之半導體陣列排列，其中該些記憶胞包括一薄膜、複數個垂直閘極胞。
一種包括載子供應的半導體陣列排列，包括：一三維陣列，包括複數個水平面，該些水平面中的每一個包括一接觸墊和自該接觸墊延伸的複數個半導體材料條；複數個第一二極體端，該些第一二極體端的其中一者係遠端上的一或多個該些半導體材料條之一接觸點；一第二二極體端，該第二二極體端接觸該些第一二極體端中的一者；一第一源極線，連接於該些第一二極體端；一第二源極線，連接於該第二二極體端；複數條字元線，在該些水平面中耦接於該些半導體材料條；一電荷捕捉元件和一資料儲存元件，位在該些字元線與該些半導體材料條之間，其中複數個記憶胞係設置在該些半導體材料條與該些字元線的該些交叉點上；以及一電路，耦接於該第一源極線與該第二源極線，該電路係用於在不同偏壓條件下偏壓該第一源極線和該第二源極線。
如申請專利範圍第12項所述之半導體陣列排列，其中該電路係配置以運用一抹除偏壓排列以誘發電洞穿隧，該抹除偏壓排列包括在該第二源極線上的一源極側偏壓，該源極側偏壓係順向偏壓一二極體，當該第一源極線保持浮動時，該些字元線上的抹除電壓係誘發電洞穿隧。
如申請專利範圍第12項所述之半導體陣列排列，其中該電路係配置以運用一編程偏壓排列以關閉二極體端，該編程偏壓排列包括該第一源極線上的一源極側偏壓，當該第二源極線保持浮動或被加壓以逆向偏壓該二極體時，此時二極體端不影響元件編程。
如申請專利範圍第12項所述之半導體陣列排列，更包括複數條第一選擇線與一第二選擇線，該些第一選擇線在該些接觸墊的一近端的該些半導體材料條中耦接於對應的該些半導體材料條的堆疊，該第二選擇線覆蓋在位於該些第一二極體端與該些字元線之間的該些半導體材料條上面。
如申請專利範圍第12項所述之半導體陣列排列，其中該些第一二極體端包括位在該些半導體材料條中的複數個摻雜區。
如申請專利範圍第12項所述之半導體陣列排列，其中該些第一二極體端和該第二二極體端包括位在該些半導體材料條中的複數個摻雜區。
如申請專利範圍第12項所述之半導體陣列排列，其中該些水平面覆蓋在一半導體基板、該些第一二極體端與該第二二極體端之上，該些第一二極體端包括耦接於該些半導體材料條的一摻雜半導體材料，該第二二極體端包括位在該半導體基板中的一摻雜區。
如申請專利範圍第12項所述之半導體陣列排列，其中該些記憶胞在一讀取模式中係配置用於一n型通道操作，該些第一二極體端包括n型半導體材料，該第二二極體端包括p型半導體材料。
如申請專利範圍第12項所述之半導體陣列排列，其中該些記憶胞在一讀取模式中係配置用於一p型通道操作，該些第一二極體端包括p型半導體材料，該第二二極體端包括n型半導體材料。
如申請專利範圍第12項所述之半導體陣列排列，其中該些記憶胞包括一薄膜、複數個垂直閘極胞。
一種操作包括載子供應的一三維快閃記憶體(3D flash memory)的方法，該三維快閃記憶體包括複數個記憶胞的一序列排列，以及一第一源極線和一第二源極線，分別連接於一二極體之一第一端和一第二端，該序列排列之一第一末端功能為傳統NAND記憶體元件之一源極端，而該序列排列之一第二末端為該二極體PN接面之一操作端，該序列排列的該第一末端耦接於該二極體，該序列排列的該第二末端耦接於一位元線，該方法包括：操作過程中在一順向偏壓條件下偏壓該二極體以提供該序列排列少數載子以改變一或複數個記憶胞的一臨界電壓，讀取過程中在一逆向偏壓條件下偏壓該二極體。
如申請專利範圍第22項所述之方法，包括：在抹除操作過程中，於一順向偏壓條件下偏壓該二極體。
如申請專利範圍第22項所述之方法，包括：在程式操作過程中，於一逆向偏壓條件下偏壓該二極體。