TWI529870B - 包含一嵌入式控制器晶粒之半導體裝置及其製造方法 - Google Patents

Description

包含一嵌入式控制器晶粒之半導體裝置及其製造方法

對便攜式消費型電子器件之需求之強勁增長正驅動對高容量儲存裝置之需要。諸如快閃記憶體儲存卡之非揮發性半導體記憶體裝置正變得廣泛用於滿足對數位資訊儲存及交換之不斷增長之需求。其便攜性、多功能性及強健設計連同其高可靠性及大容量已使此等記憶體裝置理想地用於各種各樣之電子裝置中，包含(舉例而言)數位相機、數位音樂播放器、視訊遊戲控制台、PDA及蜂巢式電話。

儘管已知諸多變化之封裝組態，但快閃記憶體儲存卡通常可製作為系統級封裝(SiP)或多晶片模組(MCM)，其中複數個晶粒安裝在一小佔據面積基板上且在其上互連。基板通常可包含具有在一側或兩側上經蝕刻之一導電層之一剛性介電基底。電連接形成於晶粒與該(等)導電層之間，且該(等)導電層提供用於將晶粒連接至一主機裝置之一電引線結構。一旦形成晶粒與基板之間的電連接，總成通常即然後包封在提供一保護性封裝之一模製化合物中。

在圖1及圖2(在圖2中無模製化合物)展示一習用半導體封裝20之一剖面側視圖及一俯視圖。典型封裝包含黏附至一基板26之複數個半導體晶粒，諸如快閃記憶體晶粒22及控制器晶粒24。複數個晶粒接合墊28可在晶粒製作程序期間形成於半導體晶粒22、24上。類似地，複數個接觸墊30可形成於基板26上。晶粒22可黏附至基板26，且然後晶 粒24可安裝於晶粒22上。然後所有晶粒可藉由在各別晶粒接合墊28與接觸墊30對之間黏附線接合32而電耦合至基板。一旦形成所有電連接，晶粒及線接合即可囊封在一模製化合物34中以密封封裝且保護晶粒及線接合。

為了最有效地使用封裝佔用面積，已知將半導體晶粒彼此上下地堆疊，從而在具有如在圖1及圖2中所展示之一偏移之情況下彼此完全重疊。在一偏移組態中，一晶粒堆疊在另一晶粒之頂部上使得下部晶粒之接合墊曝露。一偏移組態提供方便接達堆疊中之半導體晶粒中之每一者上之接合墊之一優點。儘管在圖1中之堆疊中展示兩個記憶體晶粒，但知曉該堆疊中提供更多記憶體晶粒，例如四個或八個記憶體晶粒。

為了增加半導體封裝中之記憶體容量同時維持或減小封裝之總體大小，與封裝之總體大小相比記憶體晶粒之大小已變大。照此，記憶體晶粒之佔用面積與基板之佔用面積幾乎一樣大係常見的。

控制器晶粒24通常小於記憶體晶粒22。因此，控制器晶粒24習用地放置在記憶體晶粒堆疊之頂部上。此組態具有一些缺點。舉例而言，難以形成自控制器晶粒上之晶粒接合墊向下到達基板之大量線接合。已知在控制器晶粒下方提供一中介層或重分佈層以使得自控制器晶粒至中介且然後自中介向下到達基板形成線接合。此外，自控制器晶粒至基板之線接合之相對長之長度使半導體裝置之操作慢下來。已知將控制器晶粒直接安裝在基板之頂部上，但此情形然後呈現在將較大記憶體晶粒安裝在控制器晶粒之頂部上方面之困難。

20‧‧‧習用半導體封裝

22‧‧‧快閃記憶體晶粒/半導體晶粒/晶粒/記憶體晶粒

24‧‧‧控制器晶粒/半導體晶粒/晶粒

26‧‧‧基板

28‧‧‧晶粒接合墊

30‧‧‧接觸墊

32‧‧‧線接合

34‧‧‧模製化合物

100‧‧‧裝置/封裝/成品半導體裝置/成品裝置/矩形或正方形形狀之半導體裝置/半導體裝置/成品半導體封裝

102‧‧‧基板

103‧‧‧核心/介電層

104‧‧‧通孔導通體

105‧‧‧頂部導電層/導電層/上部導電層

106‧‧‧電跡線/跡線

107‧‧‧底部導電層/導電層

108‧‧‧接觸墊/墊

110‧‧‧焊料遮罩/上部焊料遮罩層/焊料遮罩層

112‧‧‧腔

114‧‧‧控制器晶粒/晶粒/記憶體晶粒

116‧‧‧介電材料

118‧‧‧晶粒接合墊/墊/接合墊

120‧‧‧導電跡線/跡線/電跡線

122‧‧‧印刷頭

124‧‧‧撓性薄膜/薄膜

130‧‧‧球接合

132‧‧‧球

134‧‧‧被動組件

136‧‧‧開口

150‧‧‧記憶體晶粒/晶粒

160‧‧‧模製化合物

162‧‧‧焊料球

圖1係一習用半導體封裝之一剖面側視圖。

圖2係一習用基板及線接合之半導體晶粒之一俯視圖。

圖3係根據本發明之實施例之半導體裝置之總體製作程序之一流 程圖。

圖4係根據本發明技術在製作程序中之一步驟處之一半導體裝置之一透視圖。

圖5係根據本發明技術在製作程序中之又一步驟處之一半導體裝置之一透視圖。

圖6係根據本發明技術在製作程序中之又一步驟處之一半導體裝置之一透視圖。

圖7係根據本發明之實施例展示步驟209之額外細節之一流程圖。

圖8係根據本發明技術在製作程序中之又一步驟處之一半導體裝置之一透視圖。

圖9係根據本發明技術在製作程序中之又一步驟處之一半導體裝置之一透視圖。

圖10係根據本發明技術之一替代實施例之一半導體裝置之一透視圖。

圖11係根據圖10之替代實施例在製作程序中之又一步驟處之一半導體裝置之一透視圖。

圖12係根據圖9之實施例在製作程序中之又一步驟處之一半導體裝置之一透視圖。

圖13及圖14係根據圖11中所展示之實施例之一替代實施例之一半導體裝置之透視圖。

圖15及圖16係根據圖11中所展示之實施例之又一替代實施例之一半導體裝置之透視圖。

圖17係根據圖12至圖16之實施例中之任一者在製作程序中之又一步驟處之一半導體裝置之一透視圖。

圖18係根據圖17在製作程序中之又一步驟處之一半導體裝置之 一透視圖。

圖19係根據圖18在製作程序中之又一步驟處之一半導體裝置之一透視圖。

現在將參照圖3至圖19闡述本發明技術，在實施例中，本發明技術係關於一種包含安裝於一基板之表面內之一控制器晶粒之半導體裝置。應理解，本發明可以諸多不同形式體現，且不應解釋為限於本文中所陳述之實施例。相反地，提供此等實施例以使得本發明將係透徹及完整的，且將把本發明全面傳達給熟習此項技術者。實際上，本發明意欲涵蓋此等實施例之替代形式、修改及等效形式，該等替代形式、修改及等效形式包含在如由隨附申請專利範圍所界定之本發明之範疇及精神內。此外，在本發明之以下詳細說明中，陳述眾多特定細節以提供對本發明之一透徹理解。然而，熟習此項技術者將明瞭，可在不具有此等特定細節之情況下實踐本發明。

如本文中可使用之術語「頂部」及「底部」、「上部」及「下部」、與「垂直」及「水平」僅出於例示及說明目的，且不意欲限制本發明之說明，此乃因所引用之物項可交換位置及定向。此外，如本文中所使用，術語「實質上」、「大約」及/或「約」意味指定尺寸或參數可針對一給定應用在一可接受製造公差內變化。在一項實施例中，可接受製造公差係±.25%。

現在將參照圖3之流程圖及圖4至圖19之透視圖及側視圖闡釋本發明之一實施例。儘管圖4至圖19各自展示一個別裝置100或其一部分，但應理解，可在一基板面板上連同複數個其他封裝100分批處理裝置100以實現規模經濟。在基板面板上之封裝100之列及行之數目可變化。

基板面板以複數個基板102開始(再次，一個此基板係在圖4至圖 19中展示)。基板102可係各種不同晶片載體媒介，包含一印刷電路板(PCB)、一引線框或一捲帶式自動接合(TAB)捲帶。在基板102係一PCB之情況下，如在圖4中所見，基板可由具有一頂部導電層105及一底部導電層107之一核心103形成。核心103可由各種介電材料(例如，聚醯亞胺壓層、包含FR4及FR5之環氧樹脂、雙馬來醯亞胺三嗪(BT)及諸如此類)形成。儘管對本發明並不關鍵，但核心可具有40微米(μm)至200μm之間的一厚度，但在替代實施例中，核心之厚度可在彼範圍之外變化。在替代實施例中，核心103可係陶瓷或有機的。

環繞核心之導電層105、107可由銅或銅合金、經電鍍銅或經電鍍銅合金、合金42(42Fe/58Ni)、鍍銅鋼或已知用於基板面板上之其他金屬及材料形成。導電層可具有約12μm至18μm之一厚度，但在替代實施例中，該等層之厚度可在彼範圍之外變化。

圖3係根據本發明之實施例用於形成一半導體裝置之製作程序之一流程圖。在一步驟200中，可鑽孔基板102以在基板102中界定通孔導通體104。導通體104(僅其中之某些在圖中經編號)為例示性的，且基板可包含比在圖中所展示之導通體多很多之導通體104，且其可在不同於圖中所展示之位置之位置中。接下來在步驟202中，藉由選擇性移除頂部導電層及底部導電層中之一者或兩者之部分而形成導電圖案。可(舉例而言)藉由一已知光微影蝕刻程序執行該(等)導電層之移除。

留下之導電層之部分形成基板102之頂部表面及/或底部表面上之導電圖案，如圖5中所展示。導電圖案可包含電跡線106及接觸墊108。所展示之跡線106及接觸墊108(僅其中之某些在圖中經編號)係例示性的，且基板102可包含多於圖中所展示之跡線及/或接觸墊之跡線及/或接觸墊，且其可在不同於圖中所展示之位置之位置中。

再次參照圖3，在步驟204中，然後可在一自動光學檢驗(AOI)中 檢驗基板102。一旦經檢驗，即可在步驟206中且如圖6中所展示將一焊料遮罩110施加至基板。如已知，可透過焊料遮罩中之開口使接觸墊及接觸指曝露。在施加焊料遮罩之後，在步驟208中可在一已知電鍍或薄膜沈積程序中用一Ni/Au、合金42或諸如此類電鍍導電圖案上之接觸墊、接觸指及任何其他焊接區域。

根據本發明技術之實施例，在步驟209中，可將一控制器晶粒安裝於向下形成至基板102之一表面中之一腔中。現在參照圖7之流程圖闡釋步驟209之進一步細節。在步驟240中，可在基板102之表面中形成一腔112，如(舉例而言)圖8中所展示。在圖8中所展示之實例中，向下穿過上部焊料遮罩層110形成腔112以使得介電層103之上表面曝露在腔112之底部處。因此，腔112可具有組合之焊料遮罩層110及上部導電層105之一深度(如上文所述，亦可已移除層105之部分以形成導電圖案)。如所述，上部導電層105之深度可係12μm至18μm，且任何焊料遮罩層110可具有25μm±10μm之一厚度，但應理解，在進一步實施例中上部導電層及/或焊料遮罩層可具有大於或少於彼厚度之厚度。

在下文闡釋之進一步實施例中，腔112可替代地穿過上部焊料遮罩層且向下進入介電層103而形成。另外，預計基板102可由散置在導電銅層之間的數個介電層103(介電層及導電銅層全部皆夾持在上表面及下表面上之焊料遮罩層之間)形成。在此等實施例中，腔112可穿過上部焊料遮罩層且然後向下穿過一或多個導電層及/或介電層形成。在本文中所闡述之實施例中，腔112形成於基板102之一上表面(基板102之接收記憶體晶粒之一表面，如下文所闡述)上。然而，在一替代實施例中，腔112可形成於基板102之一下表面中，且一控制器晶粒可安裝於下表面上之腔112中。

在實施例中，腔112具有與待座落於其中之控制器晶粒相比相同 之佔用面積或稍微較大之佔用面積。腔112之深度可與控制器晶粒之厚度相同或大於控制器晶粒之厚度。腔112可藉由各種方法(包含舉例而言蝕刻、一雷射之使用或此等方法之組合)而形成。

在步驟242中，可將一控制器晶粒114安裝於腔112內，如圖9中所展示。控制器晶粒114可(舉例而言)係一ASIC，但涵蓋諸如DRAM之其他半導體晶粒。如上文所述，腔112可深於僅僅焊料遮罩層110。舉例而言，如圖10及圖11中所展示，腔112穿過焊料遮罩層110且部分地進入介電層103而形成。此等實施例可用於較厚晶粒114(諸如圖11中所展示)，以使得晶粒114之上表面在焊料遮罩層110之上表面處或在其下方。儘管在本發明技術之實施例中腔112內之晶粒114之上表面在焊料遮罩層110之上表面處或在其下方，但應理解在進一步實施例中腔112內之晶粒114之上表面可在焊料遮罩110之上表面上方。

在步驟246中，就空間可在控制器晶粒114之邊緣周圍存在於腔112中而言，可用一介電材料116填充此等空間。該介電材料可(舉例而言)係一B階段黏合劑，該B階段黏合劑之實例包含來自在日本設有一總部之日東電工公司之EM-710H-P及來自德國漢高公司(Henkel AG & Co.KGaA)之6202C環氧樹脂。在此等實例中，介電材料116電絕緣控制器晶粒114，且亦將晶粒114固定至基板102。在進一步實施例中，可使用一單獨晶粒附接黏合劑來將控制器晶粒114安裝於腔112中，且其後，可用介電材料116填充在控制器晶粒114之邊緣周圍之任何空間。在此稍後實例中，介電材料116未必係一黏合劑。在又進一步實施例中，介電材料116可在晶粒114之前放置於腔112內以使得介電材料116環繞晶粒114之底部表面及側面。

控制器晶粒114包含晶粒接合墊118，該等晶粒接合墊中之一者(舉例而言)在圖9中標記。在步驟250中，可在晶粒接合墊118上完成一可視及/或自動檢驗以判定介電材料116或其他污染物中之任一者是 否已沈積於晶粒接合墊118上(此可干擾控制器晶粒114至基板102之電連接，如下文所闡釋)。若發現此污染物，則在步驟252中可移除污染物。作為一項實例，可使用一雷射來燒盡或蒸發晶粒接合墊118上之任何污染物。

在移除污染物之後，或在若未發現污染物則用介電材料116進行回填之後，可在控制器晶粒114上之晶粒接合墊118與基板102上之接觸墊108之間形成導電跡線120。一個導電跡線120在圖12中經標記。

可藉由各種方法形成導電跡線120。在一項實施例中，可在接觸墊108與晶粒接合墊118之間在基板及控制器晶粒上之空間上印刷跡線以將各別墊108電連接至墊118。舉例而言，如圖12中所展示，可提供一或多個印刷頭122作為一氣溶膠(或其他)印刷程序之一部分以在墊108與118之間印刷導電跡線120。舉例而言，自在列日(比利時)具有一業務場所之Sirris知曉此一印刷程序。跡線120可(舉例而言)係包含銅、銀、金、鈀、其組合之一電導體及/或其他電導體。跡線120可替代地係一導電聚合物PEDOT：PSS(聚(3,4-乙烯二氧噻吩)聚(苯乙烯硫酸鹽))或CNT(碳奈米管)材料。

印刷頭122可藉由包含(舉例而言)連續及/或按需滴墨(DOD)印刷之各種技術沈積電跡線120。可使用各種其他技術來藉由印刷頭122或以其他方式(舉例而言，包含電鍍、絲網印刷及薄膜沈積)沈積跡線120。可以一細節距(例如10μm線寬度及跡線120之間的20μm間距)印刷根據上文所闡述之技術印刷之電跡線120。在進一步實施例中涵蓋其他線寬度及間距。

在進一步實施例中藉由各種其他技術形成電跡線120。舉例而言，如圖13及圖14中所展示，跡線120可預印刷在一撓性薄膜124上。舉例而言，薄膜124可係來自在高雄(台灣，R.O.C.)具有一業務場所之WUS印刷電路有限公司之印刷電路帶。此等薄膜可包含印刷、沈 積或以其他方式形成於薄膜124上之導電跡線120。薄膜可包含一ETFE(四氟乙烯)背襯層、一黏合劑層及背襯層與黏合劑層之間的一脫模劑。電跡線之圖案可提供於黏合劑層中或其上。

脫模劑可係在室溫下具有黏合劑性質以便與背襯層黏合之一固體。薄膜124可定位於基板及控制器晶粒上(自圖13中所展示之位置翻轉)以使得電跡線120經適當地定位以便在各別接觸墊108與接合墊118之間延伸。薄膜124可在壓力下經加熱，此時脫模劑熔化，從而將黏合劑層及導電跡線120與背襯層分離。黏合劑層可經固化以將電跡線黏合在基板102及控制器晶粒114上之適當位置處，如圖14中所展示。薄膜124之組合物及施加之進一步細節揭示於申請人共同申請之國際專利申請案第PCT/CN2011/084137號中，該申請案以其全文引用方式併入本文中。

圖15及圖16中展示用於在墊108與118之間形成具有「無迴圈」線接合之電跡線120之又一方法。在此實施例中，可使用一線接合毛細管(未展示)在控制器晶粒114之晶粒接合墊118上沈積球接合130(其中之兩者在圖15中經標記)。然後毛細管可藉由在接觸墊108上沈積一球132(圖16)且使線接合針跡自球132延伸至球接合130而形成一反向線接合。該線接合可稱為「無迴圈」，此乃因可在球132與球接合130之間拉緊線。應理解，在進一步實施例中可切換球接合130與球132之各別位置。亦應理解，在進一步實施例中可使用進一步低高度線接合方法來電耦合接觸墊108與晶粒接合墊118。

現在返回至圖3之流程圖，在於步驟209中將控制器晶粒114安裝於腔112中之後，可在一自動檢驗程序(步驟210)中且在一最終可視檢驗(步驟212)中檢驗及測試基板102以查核電操作且查核污染物、刮痕及變色。應理解，亦可執行自動檢驗及/或可視檢驗作為在步驟209中將控制器晶粒114安裝於腔112中之一部分。

接下來在一步驟214中，可將被動組件134黏附至基板，舉例而言焊料遮罩110層中之開口136內(圖16)。舉例而言，一或多個被動組件134可包含一或多個電容器、電阻器及/或電感器，但涵蓋其他組件。所展示之被動組件134僅係例示性的，且數目、類型及位置可在進一步實施例中變化。

接下來，在步驟220中，可將一或多個記憶體晶粒150安裝至基板102，如圖17至圖19中所展示。舉例而言，記憶體晶粒150可係NAND快閃記憶體晶粒，但在進一步實施例中在步驟220中可將其他類型之晶粒150安裝至基板。圖17至圖19展示其中安裝兩個晶粒150之一實施例，但在進一步實施例中可存在更多或更少記憶體晶粒150。根據本發明技術之態樣，記憶體晶粒150可抵靠焊料遮罩層110之一上表面平躺著，在記憶體晶粒114上方。

在實施例中，在每一晶粒150定位於基板102上之後，在步驟224中可使用線接合152來將每一晶粒150線接合至基板102，如圖18之側視圖中所展示。在進一步實施例中，可將所有晶粒定位於基板上，且然後在彼操作之後，可將所有晶粒線接合至基板。

繼安裝晶粒堆疊及線接合之後，在一步驟226中且如在圖19中所展示，可將晶粒堆疊、線接合及基板之至少一部分囊封在一模製化合物160中。模製化合物160可包含(舉例而言)固體環氧樹脂、酚醛樹脂、熔融矽石、結晶矽石、碳黑及/或金屬氫氧化物。此等模製化合物可(舉例而言)自住友公司及日東電工公司獲得，此兩個公司在日本均設有總部。涵蓋來自其他製造商之其他模製化合物。可根據各種已知程序(包含藉由轉移模製或射出模製技術)施加模製化合物。可在進一步實施例中藉由FFT(自由薄流)壓縮模製執行囊封程序。舉例而言，在Towa公司(日本京都)之Matsutani,H.的標題為「Compression Molding Solutions For Various High End Package And Cost Savings For Standard Package Applications」(2009年微電子及封裝會議)之一公開案中知曉並闡述此一FFT壓縮模製程序，該公開案以其全文引用方式併入本文中。

在實施例中，可使用成品半導體裝置100作為永久性地焊接至一主機裝置之一印刷電路板之一球柵陣列(BGA)封裝。針對此等實施例，在如圖19中所展示之步驟中可將焊料球162焊接至基板102之一下表面。在進一步實施例中，成品半導體裝置100可係包含用於以可移除方式在一主機裝置內耦合成品裝置100之接觸指之一平台柵格陣列(LGA)封裝。在此等實施例中，可跳過步驟226，且下表面可替代接收焊料球之接觸墊而包含接觸指。

在步驟230中可自面板單粒化各別封裝以形成在圖18中所展示之成品半導體裝置100。可藉由各種切割方法(包含鋸割、水射流切割、雷射切割、水導向雷射切割、乾媒介切割及金剛石塗佈線切割)中之任一者單粒化每一半導體裝置100。儘管直線切割將通常界定矩形或正方形形狀之半導體裝置100，但應理解，在本發明之進一步實施例中半導體裝置100可具有除矩形及正方形之外的形狀。

一旦切割成封裝100，即可在一步驟232中測試封裝以判定封裝是否適當地起作用。如此項技術中已知的，此測試可包含電測試、老化測試及其他測試。視情況，舉例而言在半導體裝置係LGA封裝之情況下，在步驟234中，可將成品半導體裝置包封在一蓋(未展示)內。

成品半導體封裝100可(舉例而言)係一記憶體卡，例如一MMC卡、一SD卡、一多用途卡、一微SD卡、一記憶體條、一緊湊型SD卡、一ID卡、一PCMCIA卡、一SSD卡、一晶片卡、一智慧卡、一USB卡、一MCP類型之嵌入卡儲存器或諸如此類。

總之，在一項實例中，本發明技術係關於一種半導體裝置，其包括：一基板，其包含一介電層及在該介電層上之一導電層，該導電 層包含一導電圖案，該導電圖案包含電跡線及接觸墊；一焊料遮罩層，其形成於該導電層上方；一腔，其形成於該基板中，向下到達在該腔之一底部處之該介電層；一第一半導體晶粒，其安裝於該腔中，在該介電層上經電隔離，該第一半導體晶粒包含晶粒接合墊；電跡線，其形成於該基板之該等接觸墊與該第一半導體晶粒之該等晶粒接合墊之間以將該第一半導體晶粒電連接至該基板；及一第二半導體晶粒，其安裝於該基板上，從而覆蓋包含該第一半導體晶粒之該腔之至少一部分。

在另一實例中，本發明技術係關於一種半導體裝置，其包括：一基板，其包含接觸墊；一腔，其形成於該基板中；一第一半導體晶粒，其安裝於該腔中，該第一半導體晶粒包含晶粒接合墊；經印刷電跡線，其形成於該基板之該等接觸墊與該第一半導體晶粒之該等晶粒接合墊之間以將該第一半導體晶粒電連接至該基板；及一第二半導體晶粒，其安裝於該基板上，從而覆蓋包含該第一半導體晶粒之該腔之至少一部分。

在另一實例中，本發明技術係關於一種半導體裝置，其包括：一基板，其包含接觸墊；一腔，其形成於該基板中；一第一半導體晶粒，其安裝於該腔中，該第一半導體晶粒包含晶粒接合墊；電跡線及來自一撓性薄膜之一黏合劑，該等電跡線施加於該基板之該等接觸墊與該第一半導體晶粒之該等晶粒接合墊之間以將該第一半導體晶粒電連接至該基板；及一第二半導體晶粒，其安裝於該基板上，從而覆蓋包含該第一半導體晶粒之該腔之至少一部分。

在再一實例中，本發明技術係關於一種製作一半導體裝置之方法，其包括：(a)形成包含一介電層及在該介電層上之一導電層之一基板，該導電層包含一導電圖案，該導電圖案包含電跡線及接觸墊；(b)在該導電層上方形成一焊料遮罩層；(c)在該基板中形成一腔，其 向下到達在該腔之一底部處之該介電層；(d)將一第一半導體晶粒安裝於該腔中，在該介電層上經電隔離，該第一半導體晶粒包含晶粒接合墊；(e)在該基板之該等接觸墊與該第一半導體晶粒之該等晶粒接合墊之間印刷電跡線以將該第一半導體晶粒電連接至該基板；及(f)將一第二半導體晶粒安裝於該基板上，從而覆蓋包含該第一半導體晶粒之該腔之至少一部分。

已出於圖解說明及說明之目的提供對本發明之前述詳細說明。本說明並非意欲係詳盡的或將本發明限於所揭示之精確形式。根據上文之教示諸多修改及變化係可能的。選擇該等所闡述實施例旨在最佳地闡釋本發明之原理及其實際應用，以藉此使熟習此項技術者能夠在各種實施例中且以適合於所構想之特定用途之各種修改最佳地利用本發明。意欲由隨附申請專利範圍來界定本發明之範疇。

100‧‧‧裝置/封裝/成品半導體裝置/成品裝置/矩形或正方形形狀之半導體裝置/半導體裝置/成品半導體封裝

102‧‧‧基板

110‧‧‧焊料遮罩/上部焊料遮罩層/焊料遮罩層

114‧‧‧控制器晶粒/晶粒/記憶體晶粒

150‧‧‧記憶體晶粒/晶粒

160‧‧‧模製化合物

162‧‧‧焊料球

Claims (24)

1. 一種半導體裝置，其包括：一基板，其包含一介電層及在該介電層上之一導電層，該導電層包含一導電圖案，該導電圖案包含電跡線及接觸墊；一焊料遮罩層，其形成於該導電層上方；一腔，其形成於該基板中，向下到達在該腔之一底部處之該介電層；一第一半導體晶粒，其安裝於該腔中，在該介電層上經電隔離，該第一半導體晶粒包含晶粒接合墊；電跡線，其形成於該基板之該等接觸墊與該第一半導體晶粒之該等晶粒接合墊之間以將該第一半導體晶粒電連接至該基板；及一第二半導體晶粒，其安裝於該基板上，覆蓋包含該第一半導體晶粒之該腔之至少一部分。
2. 如請求項1之半導體裝置，其進一步包括填充該腔中在該第一半導體晶粒之邊緣周圍之一空間之一介電材料。
3. 如請求項1之半導體裝置，其中該第一半導體晶粒係一控制器晶粒。
4. 如請求項1之半導體裝置，其中該第二半導體晶粒係一記憶體晶粒。
5. 如請求項1之半導體裝置，其中該腔之一深度實質上等於該第一半導體晶粒之一厚度。
6. 如請求項1之半導體裝置，其中該腔之一深度大於該第一半導體晶粒之一厚度。
7. 一種半導體裝置，其包括： 一基板，其包含接觸墊；一腔，其形成於該基板中；一第一半導體晶粒，其安裝於該腔中，該第一半導體晶粒包含晶粒接合墊；經印刷電跡線，其形成於該基板之該等接觸墊與該第一半導體晶粒之該等晶粒接合墊之間以將該第一半導體晶粒電連接至該基板；及一第二半導體晶粒，其安裝於該基板上，覆蓋包含該第一半導體晶粒之該腔之至少一部分。
8. 如請求項7之半導體裝置，其進一步包括填充該腔中在該第一半導體晶粒之邊緣周圍之一空間之一介電材料。
9. 如請求項7之半導體裝置，該基板進一步包括一焊料遮罩層，其中該腔係由該焊料遮罩中之一開口界定。
10. 如請求項9之半導體裝置，其中該焊料遮罩中之該開口係與該第一半導體晶粒之一佔用面積實質上相同之形狀。
11. 如請求項7之半導體裝置，該基板進一步包括在一介電層上之一導電材料層，其中該腔係藉由該導電材料在一區域中之一不存在而界定的。
12. 如請求項7之半導體裝置，其中該腔之一深度實質上等於該第一半導體晶粒之一厚度。
13. 如請求項7之半導體裝置，其中該腔之一深度大於該第一半導體晶粒之一厚度。
14. 一種半導體裝置，其包括：一基板，其包含接觸墊；一腔，其形成於該基板中；一第一半導體晶粒，其安裝於該腔中，該第一半導體晶粒包 含晶粒接合墊；電跡線及來自一撓性薄膜之一黏合劑，該等電跡線施加於該基板之該等接觸墊與該第一半導體晶粒之該等晶粒接合墊之間以將該第一半導體晶粒電連接至該基板；及一第二半導體晶粒，其安裝於該基板上，覆蓋包含該第一半導體晶粒之該腔之至少一部分。
15. 如請求項14之半導體裝置，其進一步包括填充該腔中在該第一半導體晶粒之邊緣周圍之一空間之一介電材料。
16. 如請求項14之半導體裝置，該基板進一步包括一焊料遮罩層，其中該腔由該焊料遮罩中之一開口界定。
17. 如請求項14之半導體裝置，該基板進一步包括在一介電層上之一導電材料層，其中該腔係藉由該導電材料在一區域中之一不存在而界定的。
18. 如請求項14之半導體裝置，其中該腔之一深度實質上等於該第一半導體晶粒之一厚度。
19. 如請求項14之半導體裝置，其中該腔之一深度大於該第一半導體晶粒之一厚度。
20. 如請求項14之半導體裝置，其中該第一半導體晶粒係一控制器晶粒。
21. 如請求項20之半導體裝置，其中該第二半導體晶粒係一記憶體晶粒。
22. 一種製作一半導體裝置之方法，其包括：形成包含一介電層及在該介電層上之一導電層之一基板，該導電層包含一導電圖案，該導電圖案包含電跡線及接觸墊；在該導電層上方形成一焊料遮罩層；在該基板中形成一腔，其向下到達在該腔之一底部處之該介 電層；將一第一半導體晶粒安裝於該腔中，在該介電層上經電隔離，該第一半導體晶粒包含晶粒接合墊；在該基板之該等接觸墊與該第一半導體晶粒之該等晶粒接合墊之間印刷電跡線以將該第一半導體晶粒電連接至該基板；及將一第二半導體晶粒安裝於該基板上，覆蓋包含該第一半導體晶粒之該腔之至少一部分。
23. 如請求項22之方法，其進一步包括用一介電材料填充在該第一半導體晶粒之邊緣與腔之間的一空間之步驟(g)。
24. 如請求項23之方法，其進一步包括在該步驟(g)之後用一雷射自該等晶粒接合墊移除該介電材料或污染物之步驟(h)。