TWI527091B - 半導體裝置之製造方法 - Google Patents

Description

半導體裝置之製造方法

本發明，係有關於半導體裝置之製造方法，特別是有關對於半導體基板之雜質原子的摻雜方法。

圖3，係對於以成為20nm左右之接合深度的方式而對於平面半導體基板1進行較淺之摻雜的先前技術之工程作展示。

其係照射低能量之離子束4，並從半導體基板1之表面而以通常為垂直或者是接近垂直之注入角度來將離子注入(圖3a)。例如，係以200eV之注入能量來將離子注入。於此情況，由於束電流值係為低，因此，為了在雜質擴散層5中得到特定之注入劑量，離子注入係成為需要長時間之注入處理時間(圖3b)。

參考圖4，作為半導體基板，使用矽基板1a，並藉由包含雜質原子之電漿2，來在矽基板1a之表面上形成薄膜3(化學性蒸鍍法(CVD法)或者是物理性蒸鍍法(PVD法))(圖4a、圖4b)。之後，藉由熱處理來使B等之雜質原子從薄膜3來熱擴散至矽基板1a內，並形成雜質擴散層5(圖4c)。

於此情況，由於在基板表面上係存在有自然氧化膜，因此，係並不會成為高雜質濃度之表面，而無法熱擴散成作為源極/汲極而為充分的濃度。

圖5，係對於藉由加工而在半導體基板表面上形成凹凸部分並對於所形成之凹凸部分的側部(壁或斜面部分)來進行離子注入之情況的先前技術作展示。於此，所謂凹凸部分，係指具備有突出部或溝、階差或斜面的立體構造。

在工程1中，係藉由使用遮罩6來進行選擇性之蝕刻處理，而作成具備有突出部之Fin-FET型電晶體用的半導體基板1。在工程2中，係對於突出部，將作為雜質原子而包含有B之離子束4作斜方向照射而進行了離子注入，之後，施加熱處理，而在突出部之側壁處形成雜質原子之擴散層5。

於此情況，於離子注入中，當從垂線起之注入角度(Tilt角度)係為小(例如為10°)的情況時，相較於對於平面而進行離子注入的情況，由於係需要以6倍之注入劑量來作處理，因此，就算是在束電流值為低之條件而言係為良好，亦會成為需要非常長的注入處理時間。如此一來，係欠缺實用性。

進而，由於會發生起因於在注入離子之基板表面上的反射所導致之損失，因此係成為需要更多的摻雜量。

如同上述一般，在先前技術之方法中，由於為了將雜質擴散層對於矽基板之矽中而作較淺的形成，係需要以低能量來進行離子注入，並且，會因為由於空間電荷效果所造成的離子束擴廣之現象，而成為無法將束電流密度提高，因此，為了設為接近1E15cm^-2之劑量的注入，係需要耗費非常長的時間，而對於製造成本造成莫大的提高。

另外，對於像是在近年成為話題之三維構造的Fin-FET型電晶體一般之在矽基板上被立體性地形成的略垂直之突出部的壁，亦同樣的成為需要較淺的離子注入。

Fin-FET型電晶體，若是參考圖10來作簡單說明，則係在半導體基板1上，藉由蝕刻加工等，來形成成為汲極D、通道、源極S之突出部(延伸部)，並以將源極與汲極之間的通道上方作覆蓋的方式來形成成為閘極G之部分，所形成者。

為了對於此種3維構造之Fin-FET型電晶體的略垂直之突出部的壁來進行較淺的離子注入，在藉由離子束而直接進行離子注入的情況時之注入角度θ，由於係會相對於突出部之壁面而成為高角度，因此，作為劑量，係僅會有1/sinθ之劑量被導入至矽基板內。故而，係成為需要進行更高之量的離子注入，而顯著地在實用性上產生問題。

又，如圖4中所說明一般，在近年的工程中，由於先藉由電漿2而形成包含雜質原子之薄膜3後再藉由熱擴散處理而使雜質原子擴散至矽基板1a內的方法，係成為無法進行高溫之熱處理，因此，超過1E18cm^-3之熱擴散係變得困難。由於此種理由，因此係並不存在有能夠實現Fin-FET型電晶體之有用的手段。

另外，伴隨著LSI裝置之縮小，係使得對於源極/汲極部之被稱作延伸部的部位之雜質原子的導入變得越來越淺，另一方面，所導入之雜質原子的量的變遷則係成為略一定。另一方面，在先前技術之離子注入技術中，若是注入深度變淺，則係成為將離子束之能量降低，並會由於空間電荷效果之影響而使束電流降低，而使生產性降低。

為了避免此問題，係提案有：

(1)將在先前技術之束輸送系中的由於電子所導致之空間電荷效果降低的手法、

(2)以高能量來輸送離子束，並在即將到達晶圓處前而減速，藉由此來實質性地對空間電荷效果作抑制、

(3)藉由將多原子分子作離子化並作輸送，而實質性地對於空間電荷效果作抑制、等等的方法，並分別被作了實用化而作運用。又，代替先前技術之束線型離子注入，係亦對於(4)稱作電漿摻雜之手法而有所檢討。然而，不論是何種手法，均尚未能夠固定成為可決定性地將生產性作提升的手段。

進而，LSI裝置之縮小，係對於電晶體之形狀變化有所促進，並成為採用有被稱作所謂3D之立體構造。於此情況，對於源極/汲極之離子注入，係被要求對相對於半導體基板之平面而為垂直之面來進行摻雜。此時，由於係無法充分地確保有相鄰電晶體之彼此間的距離，因此，係成為無法在從垂直面之法線起而為小角度的場所來進行離子注入。

如此一來，從生產性的觀點來看，會造成下述之2個的問題，而直接導致會相較於平面型電晶體而明顯地使生產性降低之問題。

第1個問題，係在於：從單純之幾何學的問題來看，相對於注入角度θ，僅有乘上了sinθ之後的粒子數能夠到達垂直的面內。一般而言，由於θ係為20°以下，因此，注入效率會成為34%以下。亦即是，此工程之生產性，會一口氣降低至1/3以下。

另一個問題係在於，若是成為低能量、低角度之離子注入，則離子係會在基板表面而反射，並成為難以進入至基板內，而導致生產性之降低。在20°以下之注入角度的情況時，離子係成為僅有67%以下會被注入，而使生產性更降低至2/3。

若是將上述2點合併作考慮，則在對於垂直之面的低角度注入中，相較於對於平面之注入，係成為僅能夠達成2/9(亦即是22%以下)之生產性，在現在之平面型電晶體中已經會成為問題的低生產性，係會更進而出現有5倍以上的惡化。

本發明之目的，係在於：將相關於離子注入之工程分離成2個工程，而以更高的生產性來達成與通常之1個工程所致的高角度之離子注入相同的效果。

具體而言，本發明之目的在於提供一種：相較於先前技術之起因於空間電荷效果所導致的束電流之劣化而造成在低能量離子注入中需要長時間的處理時間之離子注入處理，而能夠以高時間效率來將高濃度之載體雜質原子(亦即是成為施體或者是受體的雜質原子)以通常之離子注入的處理時間而作低能量摻雜之方法。

又，本發明之目的，係在於提供一種：對於半導體基板之非平面的部分、亦即是對於在半導體基板表面上之藉由加工而形成的凹凸部分之壁面部分，而能夠同樣地以高效率來將雜質作摻雜之方法。另外，作為在半導體基板表面上藉由加工所形成之凹凸部分，除樂對於延伸部或者是圖10中所示之Fin-FET型電晶體的凸部分之適用以外，亦可對於溝渠部或者是電容器部之凹部份的壁面部分作適用。

在上述之2個工程的最初之工程中，係在半導體基板表面上形成包含有目的之雜質原子的薄膜。下一個工程，係從此薄膜之上而將較目的之雜質原子更重的離子注入，並將目的之雜質原子彈飛(擊出效果)，而使目的之雜質原子在半導體基板表面處作突入並作回跳，藉由此，而成為能夠導入至半導體基板內。

由本發明之態樣所致之半導體裝置之製造方法，係在成為半導體裝置之基體的固體矽基板之被加工形成有突出部的表面上，使用電漿而在矽基板之表面上堆積包含有能夠成為作為施體或受體的載體雜質原子之雜質原子的雜質薄膜。之後，藉由從堆積了的薄膜上的斜上方來將離子作注入，而使雜質原子從雜質堆積膜之內部而回跳至矽基板之突出部的表面之內部中。亦即是，係利用由離子注入之擊出所致的回跳效果，來將雜質原子導入至基板內。

以下，列舉出本發明之形態。

(第1形態)

一種半導體裝置之製造方法，其特徵為，包含有：在藉由加工而於成為半導體裝置之基體的半導體基板之表面上形成了凹凸部分之該半導體基板的內部，將包含有成為施體或者是受體之雜質原子的雜質薄膜，在半導體基板之表面上作堆積之工程；和從前述凹凸部分之前述被作了堆積的雜質薄膜之斜上方來進行離子注入之工程；和經由前述離子注入來使前述雜質原子從雜質薄膜內部而回跳(recoil)至前述凹凸部分的表面內部之工程。

(第2形態)

如第1形態所記載之半導體裝置之製造方法，其中，係藉由前述雜質薄膜之膜厚、雜質堆積物質種之設定調整；前述離子注入之注入離子種、注入能量、注入劑量之設定調整，來對於回跳條件、相當於注入劑量之劑量原子量作控制。

(第3形態)

如第1形態所記載之半導體裝置之製造方法，其中，將前述雜質薄膜之雜質原子，設為B、P、As中之其中一個。

(第4形態)

如第1形態所記載之半導體製造裝置之製造方法，其中，作為前述雜質薄膜，而經由以包含有乙硼烷B₂H₆或者是BF₃之氣體所進行的電漿處理，來堆積包含有B之雜質薄膜。

(第5形態)

如第1形態所記載之半導體製造裝置之製造方法，其中，作為前述雜質薄膜，而經由以包含有膦PH₃之氣體所進行的電漿處理，來堆積包含有P之雜質薄膜。

(第6形態)

如第1形態所記載之半導體製造裝置之製造方法，其中，作為前述雜質薄膜，而經由以包含有胂AsH₃之氣體所進行的電漿處理，來堆積包含有As之雜質薄膜。

(第7形態)

如第1形態所記載之半導體裝置之製造方法，其中，在離子注入工程中，將注入離子，設為較身為前述雜質薄膜之雜質原子的B、P、As中之任一者而原子量均為更大之重的原子之離子。

(第8形態)

如第1形態所記載之半導體裝置之製造方法，其中，在離子注入工程中，將注入離子，設為Si、As、Ge、In、Sb或者是Xe、Ar中之其中一者。

(第9形態)

如第2形態所記載之半導體裝置之製造方法，其中，將對於半導體基板之前述凹凸部分的表面之前述離子注入的從斜上方之束入射角度，設為實質上20°以下之小傾斜角度。

(第10形態)

如第1形態所記載之半導體裝置之製造方法，其中，在半導體基板之前述凹凸部分的表面部分處，從前述雜質薄膜內起朝向前述半導體基板內，使前述雜質薄膜之雜質原子，在與表面略正交之方向(略垂直之方向)上，藉由由注入離子所致之對於雜質原子之碰撞敲入擊出效果來回跳至表面內部。

(第11形態)

如第2形態所記載之半導體裝置之製造方法，其中，將前述離子注入，設為5keV以下之低能量注入。

(第12形態)

如第2形態所記載之半導體裝置之製造方法，其中，將前述離子注入，設為2E15cm^-2以下之低劑量注入原子量。

(第13形態)

如第1形態所記載之半導體裝置之製造方法，其中，在前述半導體基板表面上之前述凹凸部分以外的表面上之平面的部分處，將前述雜質薄膜作較厚的堆積。

(第14形態)

如第4～6形態中之任一者所記載之半導體裝置之製造方法，其中，將經由前述電漿處理所堆積之雜質薄膜的在基板平面上之堆積速度增快，另一方面，將在前述凹凸部分之側面處的堆積速率設為較前述基板平面而更慢，藉由此，而在前述基板平面上堆積較厚的雜質薄膜。

若依據本發明，則相較於至今為止之低能量、需要長時間的處理時間之離子注入處理，係能夠以高時間效率來將高濃度之載體雜質原子以通常之離子注入的處理時間來進行低能量摻雜。

藉由此，對於半導體基板之非平面的部分、亦即是對於在半導體基板表面上之藉由加工而形成的凹凸部分之壁面部分，係能夠同樣地以高效率來將雜質作摻雜。

參考圖1，針對將離子注入之對象部位設為了平面的情況時之離子注入製程流程作說明。

圖1，係為對於對半導體基板之平面部分的離子注入之工程流程作展示者。

在圖1中，11係為作為半導體基板之矽基板，12係為將B₂H₆氣體作了導入的電漿，13係為包含有B(硼)之堆積膜，14係為Ge離子束。在離子束14之照射後，施加1050℃之尖波退火(燈管退火、雷射退火、RTP退火等)。

以下，針對其動作作說明。

首先，於被放置在未圖示之腔內的矽基板11之上方，將包含有B₂H₆之氣體為基礎而使其電漿化。而後，藉由電漿12來在矽基板11表面上，以5nm左右(數nm～數十nm)之厚度來形成包含有B之堆積膜13(圖1a、圖1b)。堆積膜13，係為存在有50%～99%程度之B濃度的薄膜。若是從堆積膜13上，將相較於B而質量更重(原子量更大)之Ge離子束14，以5keV來作1E14cm^-2的注入(圖1c)，則Ge與B係相碰撞，B係被彈飛。經由於此時所得到之能量，在矽基板11內，係作為雜質擴散層15而被導入有1E15cm^-2左右之B層(圖1d)。

若依據上述一般之離子注入方法，則藉由先將包含有雜質原子之薄膜堆積在半導體基板表面上，之後再通過此薄膜來進行離子注入，係能夠藉由低了1個數量級以上的摻雜量來形成高濃度之B層(雜質擴散層15)。即是，係能夠進行處理時間為短且生產效率為高之摻雜。

參考圖2，針對本發明之第1實施形態作說明。

本發明之第1實施形態，係被適用於如同圖2中所示一般之由於在矽基板11的表面上藉由蝕刻等之加工而形成了凹凸部分(於此係為突出部(延伸部))而使得矽基板11具備有階差的情況中。另外，凹凸部分，除了突出部以外，亦可考慮有具備著溝或者是階差、斜面等的立體構造。

在藉由使用有硬遮罩16之蝕刻加工而在矽基板11表面上所形成的Fin(突出部)之階差的兩側壁處，將具備有B的堆積膜13與圖1相同的而藉由電漿12來作了堆積(圖2a、圖2b)。此時，係構成為：經由電漿處理所進行堆積之堆積膜的基板平面上之堆積速率係為大，而在Fin側面處之堆積速率係成為較前述基板平面更慢。藉由此，在Fin以外之矽基板11的表面上，係被形成有較被形成在Fin之兩側壁處的堆積膜13而更厚之堆積膜13a。

之後，在Fin之階差的兩側壁處，將Ge離子束14從2個的傾斜方向來注入。藉由此，在作為對於側壁面之劑量的1E14cm^-2程度的劑量之離子注入中，於Fin之階差的兩側壁處，係成為能夠形成將作為源極/汲極而為充分之劑量均一地注入了的雜質擴散層15。另外，所謂2個方向，係為在與相對於矽基板1之平面而為垂直之垂線所成的注入角度θ為實質上20°以下之小傾斜角度(銳角)上所規定之方向，而指在圖2(c)中所示一般之右斜上方向、如圖2(d)中所示一般之左斜上方向。

接下來，針對本發明之第2實施形態，參考圖6來作說明。

第2實施形態，係在形成CMOS(Complementary Metal Oxide Semiconductor)的情況時，對於N型、P型之各元件區域而分別形成選擇性地包含P、B之堆積膜。而且，係為能夠藉由一次之遮罩對位而形成N型、P型MOSFET之兩種形態的延伸區域之方法。

於圖6中，為了方便，係將在矽基板11上藉由蝕刻加工等所形成的用以形成源極部之Fin(突出部)和用以形成汲極部之Fin(突出部)作分離展示。此係因為，如同由圖10之概略圖而能夠理解一般，源極部、汲極部係以在一條直線上作並排的方式而被形成，而為了在1個的圖面中將源極部、汲極部之剖面作展示之故。

在圖6之工程(1)(左上圖)中，在將成為源極部之Fin以光阻劑61而作了覆蓋的狀態下，在成為汲極部之Fin表面上，將具有B之堆積膜13與圖2相同的而經由電漿12來作堆積。

接著，在工程(2)(圖6之右上圖)中，在維持於將成為源極部之Fin以光阻劑61而作了覆蓋的狀態下，在汲極部之Fin的兩側壁處，將Ge離子束14從右上、左上之兩個方向來作注入。

在工程(3)(圖6之左下圖)中，係在將汲極部側之堆積膜13除去後，將成為汲極部之Fin以光阻劑61a來作覆蓋。在此狀態下，在成為源極部之Fin表面上，將具有P之堆積膜13a與圖2一般地而藉由電漿12a來作了堆積。

接著，在工程(4)(圖6之右下圖)中，在維持於將成為汲極部之Fin以光阻劑61a而作了覆蓋的狀態下，在源極部之Fin的兩側壁處，將Ge離子束14從右上、左上之兩個方向來作注入。之後，將源極部側之堆積膜13a除去。

在先前技術之直接施加離子注入的方法中，由於注入劑量係為高，因此Fin部分係會非晶質化。故而，在結晶成長時，由於係不會從基板側起而產生結晶成長，因此會有著產生高密度缺陷之問題。

圖7，係為對於實際作了處理的與Fin之側壁相當的壁之中之深度-濃度資料作展示之圖。圖7之實線，係為B之濃度的深度分布，虛線係為P之濃度的深度分布。

圖8、圖9，係為用以對於由本發明之實施形態所致的回跳作用作說明之圖。

於圖8中，係藉由在與Fin之側壁表面略正交的方向(略垂直之方向)上，使由注入離子所致之對於雜質原子B的衝突敲入擊出效果產生，來使堆積膜13之雜質原子B從矽基板11之Fin部分的表面部分之堆積膜13內而回跳至Fin部分之內部。

通常，被加速為高速之粒子(原子/離子)，若是進入至固體或者是液體之物質內，則會一面與構成物質之原子相碰撞，一面逐漸地喪失能量。最終，入射粒子係會在其之能量降低至較物質所作出之位能更小的能量時而停止。於此期間中，在被利用於通常之離子注入的能量區域中，係會有數十乃至數千之物質內原子成為接收到能量。

圖8，係為了更容易對於根據上述原理之回跳作用作理解，而對於1個入射粒子的動作作展示。但是，實際上，係如同在圖9中以擴大圖所展示一般，在堆積膜13之內部，係發生有多重且多段之球體碰撞。

特別是，當入射粒子之質量為較堆積膜之物質構成原子更重的情況時，係能夠對於更多的構成原子而賦予能量。於此情況，係能夠將遠多於入射粒子數之目的原子導入至半導體基板內。進而，作注入之離子的能量，由於係能夠設定為較賦予目的原子之能量而更高，因此，空間電荷效果係相較於直接注入而被抑制為更低，而成為能夠得到高的束電流。

因此，就算是在低注入角度下，亦成為能夠防止生產性的降低，進而，依存於條件，亦能夠期待較直接將目的之雜質原子離子擊入至平面中的情況時而更高的生產性。藉由此，能夠期待本發明對於前述之現狀問題的解決帶來極大的幫助。

[實施形態之效果]

如同上述一般，若依據本發明之實施形態，則藉由以電漿所形成之堆積薄膜和由離子注入所致之回跳(擊出效果)作用，係能夠藉由通常之1/10以下的低劑量，來在半導體基板內將15Ecm^-2程度之B離子或者是P離子作較淺的導入。亦即是，係能夠實現一種可藉由低劑量來將高濃度之雜質原子導入至半導體基板內之摻雜方法。特別是，係能夠藉由擊出效果來將離子導入至立體性之構造的壁之區域中。

以上，雖係針對本發明之數種實施形態作了說明，但是，當然的，本發明，係並不被限定於上述實施形態。

例如，成為半導體裝置之基體的固體物質，係存在有固體矽(矽～單結晶(單晶)或者是聚矽(多結晶))、GaAs、Ge、SiC、化合物半導體等。

又，較理想，係構成為：藉由雜質薄膜(堆積膜)之膜厚、雜質堆積物質種之設定調整；前述離子注入之注入離子種、注入角度、注入能量、注入劑量之設定調整，來對於回跳條件、亦即是相當於雜質薄膜之雜質的注入之能力(相當於注入深度之深度～分布資料)、相當於注入劑量之劑量原子量作控制。

於此情況，係亦可構成為：以使注入之離子本身的絕大部分均不會被導入至半導體基板之藉由加工所形成的凹凸部分中而是停留在雜質薄膜中的方式，來進行前述雜質薄膜之膜厚、雜質堆積物質種、注入離子種、注入角度、注入能量、注入劑量之設定調整，並藉由此來對於非注入之條件作設定調整。

作為雜質薄膜之雜質原子，除了B、P以外，係亦可使用As。

在為了經由電漿處理而將包含有B之雜質薄膜作堆積時所使用的氣體，係亦可代替乙硼烷B₂H₆而使用包含有BF₃之氣體。

另一方面，作為在為了經由電漿處理而將包含有P之雜質薄膜作堆積時所使用的氣體之理想例，係存在有包含有膦PH₃之氣體。

又，作為在為了經由電漿處理而將包含有As之雜質薄膜作堆積時所使用的氣體之理想例，係存在有包含有胂AsH₃之氣體。

在離子注入工程中，作為注入離子，係可使用Si、As、Ge、In、Sb或者是Xe、Ar中之其中一者。

另外，亦可採用以下之製程。在藉由以B₂H₆所致之電漿處理而形成了包含B之堆積膜後，將半導體基板之表面上全體藉由光阻保護膜來作覆蓋，並且選擇性地將光阻保護膜除去而使其露出。將此露出了的部分之前述包含有B的堆積膜除去，接著，在該除去了的部分處，藉由以PH₃所致之電漿處理，來形成包含有P之堆積膜。在進行了全體之光阻保護膜的除去之後，將Ge、Si、As、In、Sb或者是Xe、Ar離子注入至半導體基板之表面上全體中。

1．．．平面半導體基板

1a．．．矽基板

2．．．電漿

3．．．薄膜

4．．．離子束

5．．．雜質擴散層

6．．．遮罩

11．．．矽基板

12．．．電漿

12a．．．電漿

13．．．堆積膜

13a．．．堆積膜

14．．．離子束

15．．．雜質擴散層

16．．．硬遮罩

61．．．光阻劑

61a．．．光阻劑

D．．．汲極

G．．．閘極

S．．．源極

圖1，係為對於離子注入製程流程作展示之圖。

圖2，係為對於本發明之第1實施形態中的製程流程作展示之圖。

圖3，係為用以對於先前技術之離子注入方法的第1例作說明之圖。

圖4，係為用以對於先前技術之離子注入方法的第2例作說明之圖。

圖5，係為藉由加工而在半導體基板表面上形成凹凸部分，並對於所形成之凹凸部分的側部(壁或斜面部分)來進行離子注入之情況的先前技術之圖。

圖6，係為對於本發明之第2實施形態中的製程流程作展示之圖。

圖7，係為對於藉由本發明之實施形態而實際作了處理的與突出部之側壁相當的壁之中之深度-濃度資料作展示之圖。

圖8，係為用以對於回跳作用作說明之圖。

圖9，係為將圖8之回跳作用作擴大展示之圖。

圖10，係為用以對於Fin-FET型電晶體作說明之立體圖。

11．．．矽基板

12．．．電漿

13．．．堆積膜

13a．．．堆積膜

14．．．離子束

15．．．雜質擴散層

16．．．硬遮罩

Claims (14)

1. 一種半導體裝置之製造方法，其特徵為，包含有：在藉由加工而於成為半導體裝置之基體的半導體基板之表面上形成了凹凸部分之該半導體基板的內部，將包含有成為施體或者是受體之雜質原子的雜質薄膜，在半導體基板之表面上作堆積之工程；和從前述凹凸部分之前述被作了堆積的雜質薄膜之斜上方來進行離子注入之工程；和經由前述離子注入來使前述雜質原子從雜質薄膜內部而回跳(recoil)至前述半導體基板之凹凸部分的表面內部之工程。
2. 如申請專利範圍第1項所記載之半導體裝置之製造方法，其中，係藉由前述雜質薄膜之膜厚、雜質堆積物質種之設定調整；前述離子注入之注入離子種、注入角度、注入能量、注入劑量之設定調整，來對於回跳條件、相當於注入劑量之劑量原子量作控制。
3. 如申請專利範圍第1項所記載之半導體裝置之製造方法，其中，將前述雜質薄膜之雜質原子，設為B、P、As中之其中一個。
4. 如申請專利範圍第1項所記載之半導體裝置之製造方法，其中，作為前述雜質薄膜，而經由以包含有乙硼烷B₂H₆或者是BF₃之氣體所進行的電漿處理，來堆積包含有B之雜質薄膜。
5. 如申請專利範圍第1項所記載之半導體裝置之製造方法，其中，作為前述雜質薄膜，而經由以包含有膦PH₃之氣體所進行的電漿處理，來堆積包含有P之雜質薄膜。
6. 如申請專利範圍第1項所記載之半導體裝置之製造方法，其中，作為前述雜質薄膜，而經由以包含有胂AsH₃之氣體所進行的電漿處理，來堆積包含有As之雜質薄膜。
7. 如申請專利範圍第1項所記載之半導體裝置之製造方法，其中，在離子注入工程中，將注入離子，設為較身為前述雜質薄膜之雜質原子的B、P、As中之任一者而原子量均為更大之重的原子之離子。
8. 如申請專利範圍第1項所記載之半導體裝置之製造方法，其中，在離子注入工程中，將注入離子，設為Si、As、Ge、In、Sb或者是Xe、Ar中之其中一者。
9. 如申請專利範圍第2項所記載之半導體裝置之製造方法，其中，將對於半導體基板之前述凹凸部分的表面之前述離子注入的從斜上方之束入射角度，設為實質上20°以下之小傾斜角度。
10. 如申請專利範圍第1項所記載之半導體裝置之製造方法，其中，在半導體基板之前述凹凸部分的表面部分處，從前述雜質薄膜內起朝向前述半導體基板內，使前述雜質薄膜之雜質原子，在與表面略正交之方向(略垂直之方向)上，藉由由注入離子所致之對於雜質原子之碰撞敲入擊出效果來回跳至表面內部。
11. 如申請專利範圍第2項所記載之半導體裝置之製造方法，其中，將前述離子注入，設為5keV以下之低能量注入。
12. 如申請專利範圍第2項所記載之半導體裝置之製造方法，其中，將前述離子注入，設為2E15cm^-2以下之低劑量注入原子量。
13. 如申請專利範圍第1項所記載之半導體裝置之製造方法，其中，在前述半導體基板表面上之前述凹凸部分以外的表面上之平面的部分處，將前述雜質薄膜作較厚的堆積。
14. 如申請專利範圍第4～6項中之任一項所記載之半導體裝置之製造方法，其中，將經由前述電漿處理所堆積之雜質薄膜的在基板平面上之堆積速度增快，另一方面，將在前述凹凸部分之側面處的堆積速率設為較前述基板平面而更慢，藉由此，而在前述基板平面上堆積較厚的雜質薄膜。