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TWI525750B - 積體電路及操作具有非揮發性記憶體之積體電路的方法 - Google Patents

積體電路及操作具有非揮發性記憶體之積體電路的方法 Download PDF

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TWI525750B
TWI525750B TW102135800A TW102135800A TWI525750B TW I525750 B TWI525750 B TW I525750B TW 102135800 A TW102135800 A TW 102135800A TW 102135800 A TW102135800 A TW 102135800A TW I525750 B TWI525750 B TW I525750B
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瑞卡多 帕羅 米卡諾
史帝芬 費拉候史奇
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格羅方德半導體公司
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Description

積體電路及操作具有非揮發性記憶體之積體電路的方法
本揭示內容大致有關於積體電路及操作積體電路的方法。更特別的是，本揭示內容係有關於積體電路及操作具有非揮發性記憶體裝置(例如，快閃記憶體裝置)之積體電路的方法。
非揮發性固態讀/寫記憶體裝置如今在許多電子系統中很常見，特別是可攜式電子裝置及系統。實現非揮發性固態記憶體裝置的常見技術，更特別的是，用於實現電子可抹除可程式化記憶體裝置的技術，係利用“浮動閘極”電晶體來儲存資料狀態。根據這個傳統技術，記憶格(memory cell)電晶體的“程式化”係藉由偏壓它使得電子穿隧通過薄電介質膜至電性隔離電晶體閘極元件。相較於沒有電子困在浮動閘極上的臨界電壓，困在浮動閘極上的電子會升高(n型通道裝置之)記憶格電晶體的表觀臨界電壓(apparent threshold voltage)。在正常電晶體偏壓條件 下，不同的源極-汲極導通使得此一差異顯而易見。現代非揮發性記憶體裝置“可抹除”係因為可偏壓記憶格電晶體以再度用穿隧機構來移除浮動閘極的電子。通常用這種非揮發性記憶體陣列來實現“快閃”記憶體裝置，其中係同時應用抹除操作於大量(“一大批(block)”)的記憶格。
根據一種方法，用有兩個多晶矽閘極電極的金屬氧化物半導體(MOS)電晶體來實現非揮發性記憶格。控制閘極電極經電性連接成可提供與積體電路中之其他電路的電性連接，以及配置浮動閘極於記憶體電晶體的控制閘極電極與通道區之間。在此習知構造中，在相對於記憶體電晶體之源極和汲極區施加高程式化電壓至控制閘極(其係電容耦合至浮動閘極)時，電子穿隧至浮動閘極。
由於現代快閃記憶體的方便及效率，現今在較大型積體電路(例如，現代複雜微處理器、數位訊號處理器及其他大型邏輯電路)內嵌入快閃記憶體是可取及常見的。此種嵌入記憶體可用作儲存可由處理器執行之軟體常式的非揮發性程式記憶體，以及也用作非揮發性資料儲存所(storage)。規模較小的快閃記憶格可用來實現可組配成較大型邏輯電路以及也用來在電子測量後“修整”類比位準的控制暫存器。
用來整合快閃記憶體於較大型積體電路的最新方法通常利用附加閘極氧化物層與雙層多晶矽架構來得到非揮發性記憶格。除了製造雙層架構的必要製程步驟以外，此雙層多晶矽架構明顯增加積體電路設計的複雜 度。就許多應用而言，使用雙層架構是沒有時間或成本效益的，例如小批量(small-batch)積體電路製造作業。
因此，最好提供積體電路及用於製造具有改良非揮發性記憶體裝置之積體電路的方法。此外，最好提供積體電路及用於製造不需要雙層多晶矽架構之積體電路的方法。此外，閱讀以下結合附圖的【實施方式】及【申請專利範圍】的詳細說明和以上【發明所屬之技術領域】及【先前技術】可明白其他的合意特徵及特性。
提供積體電路及操作積體電路的方法。在示範具體實施例中，積體電路係包含摻雜第一導電性決定雜質(first conductivity-determining impurity)的半導體基板。該半導體基板中已形成：第一阱，其係摻雜與該第一導電性決定雜質不同的第二導電性決定雜質；第二阱，其係形成於該第一阱內以及摻雜該第一導電性決定雜質；以及第三阱，其係與該第一及該第二阱隔開以及摻雜該第二導電性決定雜質。該積體電路更包括浮動閘極結構，其係形成於該半導體基板上方。該浮動閘極結構包括：第一閘極元件，其係配置於該第二阱上方以及用介電層與該第二阱分離；第二閘極元件，其係配置於該第三阱上方以及用該介電層與該第三阱分離；以及電性連接該第一及該第二閘極元件的傳導連接件。此外，該積體電路包括：配置於該第二阱中以及摻雜該第二導電性決定雜質的源極和汲極區，該等源極和汲極區有形成至彼等的傳導接觸件；由至 該第一及該第二阱之電性接觸件形成的第一端子；以及由至該第三阱之電性接觸件形成的第二端子。
在另一具體實施例中，積體電路包括絕緣體上覆矽半導體基板，其係包含半導體層與配置於該半導體層下面的下絕緣層。該半導體層中已形成：第一阱，其係摻雜第一導電性決定雜質；源極和汲極區，其係經配置成與該第一阱毗鄰以及摻雜與該第一導電性決定雜質不同的第二導電性決定雜質；第二阱，其係用絕緣溝槽與該第一阱隔開以及摻雜該第一導電性決定雜質；以及形成於該第二阱內的複數個重度摻雜區。該積體電路更包括浮動閘極結構，其係形成於該半導體基板上方。該浮動閘極結構包括：第一閘極元件，其係配置於該第一阱上方以及用介電層與該第一阱分離；第二閘極元件，其係配置於該第二阱上方以及用該介電層與該第二阱分離；以及傳導連接件，其係電性連接該第一及該第二閘極元件。此外，該積體電路包括由至該第一阱之電性接觸件形成的第一端子，以及由至該第二阱之電性接觸件形成的第二端子。
在又一示範具體實施例中，操作積體電路的方法包括下列步驟：選擇寫入程序、抹除程序及讀取程序之其中一者。如果選擇該寫入程序，該方法更包括下列步驟：施加約15伏特至約30伏特的電壓至該第二端子。如果選擇該抹除程序，該方法更包括下列步驟：施加約15伏特至約30伏特的電壓至該第一端子。如果選擇該讀取程序，該方法更包括下列步驟：施加約1伏特至約5伏特的 電壓至該汲極，以及確定該源極與該汲極之間是否導通電流。
12‧‧‧浮動閘極電晶體
14‧‧‧穿隧電容器
16‧‧‧控制電容器
20‧‧‧電介質膜
100‧‧‧示範非揮發性記憶格
101‧‧‧塊矽基板
111‧‧‧隔離阱
112、113‧‧‧阱區
115‧‧‧三阱結構
121至125‧‧‧高濃度摻雜區
121、122‧‧‧源極和汲極區
123‧‧‧高濃度阱區
123‧‧‧p型擴散區
124、125‧‧‧高濃度區
126至129‧‧‧高濃度摻雜區
131‧‧‧閘極元件
132‧‧‧浮動閘極元件/多晶矽元件
133‧‧‧介電層
135‧‧‧傳導連接件
141至145‧‧‧傳導接觸件
141‧‧‧源極端子
142‧‧‧汲極端子
146至149‧‧‧端子/接觸件
200‧‧‧非揮發性記憶格
201‧‧‧承載矽層
202‧‧‧下絕緣層
203‧‧‧溝槽絕緣層
211、212‧‧‧阱
221、222‧‧‧源極和汲極區
223至225‧‧‧摻雜區
231、232‧‧‧浮動閘極結構
231、232‧‧‧多晶矽浮動閘極元件
233‧‧‧薄絕緣層
241、242‧‧‧接觸件
244至246‧‧‧接觸件
以下用附圖描述本揭示內容的具體實施例，其中類似的元件用相同的元件符號表示。
第1圖根據本揭示內容之一個具體實施例圖示有線路圖疊加於其上之非揮發性記憶格的橫截面圖；第2圖為第1圖之非揮發性記憶格的平面圖；以及第3圖根據本揭示內容之另一具體實施例圖示有線路圖疊加於其上之非揮發性記憶格的橫截面圖。
以下的實施方式在本質上只是用來示範說明而非旨在限制如本發明申請專利範圍所述的積體電路或製造積體電路的方法。此外，希望不受【發明所屬之技術領域】、【先前技術】、或【發明內容】或以下【實施方式】之中所明示或暗示的理論約束。
此時請參考第1圖及第2圖，其係根據本揭示內容之一個具體實施例圖示例示非揮發性記憶格100。在此實施例中，記憶格100包含以下功能單元：浮動閘極電晶體12、穿隧電容器(tunneling capacitor)14及控制電容器(control capacitor)16。浮動閘極電晶體12通常為有源極端子141及汲極端子142的n型通道MOS電晶體。電晶體12的“浮動”閘極元件132為由例如多晶矽形成的電性隔 離(用可為氧化矽層的介電層133)傳導結構。在此實施例中，電晶體12經構造成，如果沒有電子困在浮動閘極元件132上，則為空乏模式裝置(亦即，臨界電壓<0)。另一方面，浮動閘極元件132上的受困電子會使電晶體2的臨界電壓上升到零伏特以上，在這種情形下，浮動閘極元件132使電晶體12保持關閉。因此，存在或不存在回應汲極至源極之正電壓的源極-汲極導通取決於電子是否困在浮動閘極元件132上。如果電晶體12“被程式化”(亦即，電子困在浮動閘極132上)，對於汲極至源極之正電壓，源極-汲極導通為零。反之，如果電晶體12“被抹除”(浮動閘極元件132沒有受困電子)，電晶體12會導通以回應汲極至源極之正電壓。
電晶體12的浮動閘極元件132也用作穿隧電容器14的一個電容板(capacitative plate)。穿隧電容器14的另一電容板為在浮動閘極元件132下面的阱區112。介電層133用作穿隧電容器14的電容器絕緣層。穿隧電容器14連接於端子143-144(其係詳述於下文之接觸件143、144的組合)與浮動閘極元件132之間。
電晶體12的浮動閘極元件132經由傳導連接件135連接至閘極元件131。因此，從電性角度看，電晶體12的整個浮動閘極可視為用連接件135電性連接在一起之閘極元件131/132的組合。亦即，穿隧至穿隧電容器14之第一板(浮動閘極元件132)的任何電子也必定與閘極元件131電性連接。
控制電容器16係由閘極元件131形成作為第一板以及在閘極元件131下面的阱區113作為第二板。介電層133用作控制電容器16的電容器絕緣層。控制電容器16連接於端子146-149(其係詳述於下文之接觸件146、147、148及149的組合)與閘極元件131之間。
程式化及抹除操作的致能係藉由構造有遠大於穿隧電容器14之電容的控制電容器16而達成，例如至少約1.5倍於穿隧電容器14的電容，例如至少約3倍於穿隧電容器14的電容。結果，如果在端子146至149施加相對於端子143至144的差分電壓，與在端子143至144處的電壓相比，浮動閘極結構131/132上的誘發電壓會更接近在端子146至149處的電壓。因此，此一差分電壓主要會出現在穿隧電容器14兩端，在這種情形下，由於此一差分電壓而穿隧進出浮動閘極結構131/132的任何電子會如此通過穿隧電容器14。
穿隧電容器14構造成為多晶矽至塊矽電容器。在穿隧電容器14處，含有少量第一型(例如，p型)之導電性決定摻雜物的塊矽基板材料101包括植入於其中的“三阱”結構115。三阱結構115包含用第二型(例如，n型)之導電性決定摻雜物形成的隔離阱111，配置於隔離阱111內以及由第一導電性決定摻雜物(例如，p型)形成的中間或“塊狀”阱112，以及各自配置於塊狀阱112、隔離阱111及塊矽基板材料101內及各自由第一或者是第二導電性決定摻雜物(例如，p型或n型)形成的複數個高濃度摻雜 區121-125。塊狀井112中的複數個高濃度摻雜區至少有兩個由第二導電性決定摻雜物形成以便各自提供電晶體12的源極和汲極區121、122。塊狀阱112中的複數個高濃度摻雜區至少有一個由第一導電性決定摻雜物(例如，區域123)形成以允許經由接觸件143與其電性連接。隔離阱111中的複數個高濃度摻雜區至少有一個由第二導電性決定摻雜物(例如，區域124)形成以允許經由接觸件124與其電性連接。再者，塊矽基板材料101中的複數個高濃度摻雜區至少有一個由第一導電性決定摻雜物(例如，區域125)形成以允許經由接觸件145與其電性連接。
穿隧電容器14的大小由在多晶矽元件132下面的面積定義。如第1圖的橫截面所示，電介質膜133配置於多晶矽元件132與塊狀阱112的表面之間，以及用作電容器電介質。為了致能電子穿隧通過，電介質膜20為相對薄層，通常由例如厚約40埃至約150埃的二氧化矽或氮化矽形成。塊狀阱112內的高濃度阱區123提供非整流式(non-rectifying)頂側電性接觸件給塊狀阱112，因為阱區123與塊狀阱112由相同的導電性決定摻雜物(例如，p型)形成。高濃度區124及125同時提供與隔離阱111及塊矽基板101有關的相同機能。穿過上覆介電層(未圖示)的傳導接觸件141至145各自提供至高濃度摻雜區121至125的電性連接。例如，端子143-144由傳導接觸件143、144構成，其係各自經由通過接觸開口(contact opening)共同至區域123及124的上覆金屬或其他導體層級(未圖示)。同 樣地，隔離阱111內的塊狀阱112與隔離阱111本身是在相同的電位，從而用作穿隧電容器14中與多晶矽浮動閘極元件132對立的板子。
控制電容器16也是多晶矽至塊矽基板電容器，其中電介質膜133也用作電容器電介質。各自可為第一或第二導電性決定類型(例如，p型或n型)的複數個高濃度摻雜區126至129均形成於由第二型(例如，n型)導電性決定摻雜物形成的阱113內。關於高濃度摻雜區126至129，提供由第一導電性決定摻雜物(例如，p型)形成者以增強控制電容器16的電容控制。由第二導電性決定摻雜物(例如，n型)形成者提供至阱113的非整流式連接，它也是由第二型(例如，n型)導電性決定摻雜物形成。端子146至149由傳導接觸件146、147、148及149構成，其係各自經由共同至區域126、127、128及129的上覆金屬或其他導體層級(未圖示)，以設定控制電容器16中之一個板子的電位，亦即，在閘極元件131下面的區域。通常被組構成有三個或更多之“叉狀物”(如第2圖所特示)的多晶矽元件131係用作控制電容器16的另一個板子。
電晶體12為n型通道MOS電晶體，其係用在塊狀阱112表面當作源極和汲極區的第二型(例如，n型)高濃度摻雜區121、122實現。用習知方式，源極和汲極區121及122在形成多晶矽元件132後藉由n+源極-汲極擴散形成，使得電晶體12為自對準型。電介質膜133在多晶矽元件132底下的位置處用作電晶體12的閘極電介質。汲極 端子通過在多晶矽元件132之一側的接觸件142連接至汲極122，以及源極端子通過接觸件141連接至在多晶矽元件132之另一側的源極121。在此實施例中，p型擴散區123也定義於塊狀阱112內以經由對應接觸件143來提供與電晶體12的“主體節點”(亦即，塊狀阱112)的電性接觸。通常，經由p型擴散區123的此一主體節點接觸件與源極端子有相同的電位。儘管描述於此的實施例為n型通道MOS電晶體，然而應瞭解，描述於此的方法及技術也用來製造p型通道MOS電晶體。此外，根據本揭示內容所形成的積體電路可具有複數個電晶體，包括n型通道及p型通道電晶體(因而為CMOS積體電路)。此外，儘管描述於此的實施例提供可抹除/可再程式化的記憶體裝置，然而也有可能製造一次性程式化(OTP)裝置。在OTP裝置的情形下，不需要三阱結構(反而使用單體阱，如本技術領域所知者)。
如第2圖所特示，多晶矽元件131及132經由傳導連接件135形成用作電容器14、16之板子的組合浮動閘極結構，以及在記憶格100中用作電晶體12的浮動閘極結構131/132。覆於阱113上之多晶矽元件131所界定的面積遠大於覆於塊狀阱112上之多晶矽元件132所界定的面積，因為多晶矽元件131的形狀呈“叉狀”。如第2圖的實施例所示，多晶矽元件131有覆於阱113上的三個“叉狀物”，但是多晶矽元件132只有一個覆於塊狀阱112上的較短叉狀物。底下面積有此差異可建立穿隧電容器14 與控制電容器16之間的電容差異。
操作時，用施加至端子146至149及144至145的差分電壓來程式化及抹除非揮發性記憶格101所儲存的狀態。端子146至149及144至145兩端的任何差分電壓大多數顯示為穿隧電容器14兩端的壓降，因為控制電容器16對於穿隧電容器14有大得多的電容。因此，為了藉由使電子困在浮動閘極結構131/132上來“程式化”電晶體12，施加至記憶格之端子的電壓為：
Vw為相對高電壓(例如，約+10至約+30伏特，例如，約+25伏特)，當然這取決於介電層133的厚度。由於差分電壓Vw大多耦合至浮動閘極結構131/132，因此可在穿隧電容器14兩端建立相對高的電壓(接近電壓Vw)。如果此電壓高到足以致能電子穿隧通過介電層133，以及由於多晶矽浮動閘極元件132相對於阱111及112是在正電壓，則電子會由該等結構穿隧至多晶矽元件132。在移除此程式化偏壓條件後，這些電子仍會困在電性隔離多晶矽浮動閘極元件132上，更廣義言之，是困在浮動閘極結構131/132上，因為在多晶矽閘極元件131及132之間有傳導連接件135。
反之，記憶格100的抹除係藉由移除浮動閘極131/132的受困電子。這是用以下偏壓條件實現：
如同Vw，相對於接地(在端子146-149)，有正極性的Ve為有點相對大的電壓(例如，約+10至約+30伏特，例如約+25伏特)，這當然取決於介電層133的厚度。再者，由於穿隧電容器14與控制電容器16之間有電容差異，多晶矽浮動閘極元件132的電位相對接近接地。由於阱111及112相對於多晶矽元件132是在高電壓，所以困在多晶矽浮動閘極元件132(及131)上的電子可能穿隧通過介電層133至阱111及112。由於浮動閘極結構131/132的電性隔離，在移除偏壓後，仍保持此“已抹除”狀態。
讀取記憶格100的狀態係藉由對電晶體12施加以下偏壓條件：
汲極電壓Vr建立充分的汲極至源極電壓以使得汲極至源極導通而得以辨別記憶格100的狀態。汲極電壓Vr的特定位準取決於電晶體12的特性、汲極至源極電流的所欲位準以及積體電路的可用電壓，它通常在約1伏特至約5伏特之間，例如約2伏特。在此一組構下，如果電子困在浮動閘極元件132上(亦即，記憶格100被程式化)，這些電子會有效地升高臨界電壓(亦即，減少電晶體 12相對於源極電壓的閘極電位)使得汲極至源極導通不會發生。反之，如果電子不困在浮動閘極元件132上(記憶格100已抹除)，不存在電子會產生較低的臨界電壓(或較高的閘極電位)，特別是使得源極-汲極導通在該等偏壓條件下能夠通過電晶體12的臨界電壓。因此，電晶體12的源極-汲極導通存在及不存在表示記憶格100被程式化還是被抹除。
第3圖圖示本揭示內容之另一具體實施例，特別是非揮發性記憶格200，其係配置於絕緣體上覆矽(SOI)基板上，而不是塊矽基板。記憶格200包含上方配置可由例如氧化矽形成之下絕緣層202的承載矽層(carrier silicon layer)201。在此具體實施例中，電晶體12包含由第一導電性決定摻雜物(例如，p型)形成的阱212以及配置於阱212之相對邊上而且由第二導電性決定摻雜物(例如，n型)形成的源極和汲極區221、222。為浮動閘極結構231/232之一部份的多晶矽浮動閘極元件232覆於阱212上，有薄絕緣層233配置於其間。接觸件241及242各自提供由上覆傳導層(未圖示)至源極221及汲極222的電性連接。
穿隧電容器14包含第一板(多晶矽浮動閘極元件232)，介電層(絕緣層233)，以及第二板(在第一板下面的摻雜多晶矽，亦即，阱212)。電壓經由接觸件143(其係用作端子)施加至穿隧電容器14，其係與阱212橫向連接，如第3圖所示。
控制電容器16包含由多晶矽浮動閘極元件 231形成的第一板，由在多晶矽浮動閘極元件231下面之絕緣層233形成的介電層，以及由阱211形成的第二板。阱211由有第二導電性決定摻雜物植入於其中的矽形成，以及摻雜區223、224及225各由植入第一或者是第二型導電性決定摻雜物的矽形成。例如，區域224可為第一型(例如，p型)，以及區域223及225可為第二型(例如，n型)。電壓經由各自從接觸件244、245及246至摻雜區223、224及225而形成的端子244至246施加至控制電容器。由例如氧化矽形成的“溝槽”絕緣層203使電容器14、16的摻雜區電性分離。
在此具體實施例中，不需要三阱組構，因為下氧化物層202直接形成於阱211、212及摻雜區221至225下面，從而提供在第1圖及第2圖之塊矽基板實施例由三阱組構提供的電性隔離。在寫入、抹除及讀取功能方面，記憶格200的功能與上述記憶格100類似。
因此，揭示於本文的是適用於積體電路之非揮發性記憶體裝置的各種具體實施例。所述之記憶體裝置不需要雙層多晶矽架構，因此可併入標準CMOS加工流程而不需要增加額外的處理步驟。因此，揭示於本文的記憶體裝置可節省製造具有非揮發性記憶體裝置之積體電路的時間及費用，特別是在實作雙層多晶矽架構上沒有成本效益的少量應用。
儘管以上實施方式已陳述至少一個示範具體實施例，然而應瞭解，仍有有許多變體。也應瞭解，描 述於本文的示範具體實施例或實施例並非旨在以任何方式限制本發明的範疇、適用性或組態。反而，上述詳細說明是要讓本技術領域中具有通常知識者有個方便的發展藍圖用來具體實作該等具體實施例。應瞭解，元件的功能及配置可做出不同的改變而不脫離由申請專利範圍定義的範疇，此範疇包括在申請本專利申請案時已知及可預見的等效物。
12‧‧‧浮動閘極電晶體
14‧‧‧穿隧電容器
16‧‧‧控制電容器
100‧‧‧示範非揮發性記憶格
101‧‧‧塊矽基板
111‧‧‧隔離阱
112、113‧‧‧阱區
121至125‧‧‧高濃度摻雜區
126至129‧‧‧高濃度摻雜區
131‧‧‧閘極元件
132‧‧‧浮動閘極元件/多晶矽元件
133‧‧‧介電層
135‧‧‧傳導連接件
141至145‧‧‧傳導接觸件
146至149‧‧‧端子/接觸件

Claims (19)

  1. 一種積體電路，係包含：半導體基板，係摻雜第一導電性決定雜質，其中已形成：第一阱，係摻雜與該第一導電性決定雜質不同的第二導電性決定雜質；第二阱，係形成於該第一阱內以及摻雜該第一導電性決定雜質；以及第三阱，係與該第一及該第二阱隔開以及摻雜該第二導電性決定雜質；浮動閘極結構，係形成於該半導體基板上方以及包含：第一閘極元件，係配置於該第二阱上方以及以介電層與該第二阱分離；第二閘極元件，係配置於該第三阱上方以及以該介電層與該第三阱分離；以及傳導連接件，係電性連接該第一及該第二閘極元件；源極和汲極區，係配置於該第二阱中以及摻雜該第二導電性決定雜質，該等源極和汲極區具有形成至彼等的傳導接觸件，其中，該第二阱、該介電層、該第一閘極元件及該源極和汲極區形成電晶體結構；第一端子，係由至該第一及該第二阱之電性接觸件形成；以及 第二端子，係由至該第三阱之電性接觸件形成。
  2. 如申請專利範圍第1項所述之積體電路，其中，該第一導電性決定雜質為p型，以及該第二導電性決定雜質為n型。
  3. 如申請專利範圍第1項所述之積體電路，其中，該第二阱包含重度摻雜該第一導電性決定雜質的區域，該區域係與至該第二阱的該電性接觸件連接。
  4. 如申請專利範圍第1項所述之積體電路，其中，該第一阱包含重度摻雜該第二導電性決定雜質的區域，該區域係與至該第一阱的該電性接觸件連接。
  5. 如申請專利範圍第1項所述之積體電路，其中，該第三阱包含複數個重度摻雜區。
  6. 如申請專利範圍第5項所述之積體電路，其中，該複數個重度摻雜區中之至少一區包含該第一導電性決定雜質。
  7. 如申請專利範圍第6項所述之積體電路，其中，該複數個重度摻雜區中之至少一區包含該第二導電性決定雜質，且其中該第一及第二導電性決定雜質的該複數個重度摻雜區係以交互次序設置於該第三阱內。
  8. 如申請專利範圍第1項所述之積體電路，其中，該第一閘極元件的表面積小於該第二閘極元件的表面積。
  9. 如申請專利範圍第8項所述之積體電路，其中，該第二閘極元件包含三叉式組構(three-pronged configuration)。
  10. 如申請專利範圍第1項所述之積體電路，其中，該第一及該第二閘極元件包含多晶矽材料。
  11. 如申請專利範圍第1項所述之積體電路，其中，該介電層包含具有約40埃至約150埃之厚度的氧化矽材料。
  12. 如申請專利範圍第1項所述之積體電路，其中，該半導體基板為塊矽基板。
  13. 如申請專利範圍第1項所述之積體電路，其中，該第二阱、該介電層及該第一閘極元件形成穿隧電容器。
  14. 如申請專利範圍第13項所述之積體電路，其中，該第三阱、該介電層及該第二閘極元件形成控制電容器。
  15. 如申請專利範圍第14項所述之積體電路，其中，該控制電容器具有高於該穿隧電容器的電容。
  16. 如申請專利範圍第15項所述之積體電路，其中，該控制電容器與該穿隧電容器電性互通。
  17. 一種積體電路，係包含：半導體基板，係摻雜第一導電性決定雜質且該半導體基板中已形成：第一阱，係定義為摻雜與第一導電性決定雜質不同的第二導電性決定雜質的該半導體基板的第一區域；第二阱，係形成於該第一阱內，以及定義為摻雜該第一導電性決定雜質的該半導體基板的第二區域；以及第三阱，係與該第一及該第二阱隔開以及定 義為摻雜該第二導電性決定雜質的該半導體基板的第三區域；浮動閘極結構，係形成於該半導體基板上方以及包含：第一閘極元件，係配置於該第二阱上方以及以介電層與該第二阱分離；第二閘極元件，係配置於該第三阱上方以及以該介電層與該第三阱分離；以及傳導連接件，係電性連接該第一及該第二閘極元件；源極和汲極區，係配置於該第二阱中並摻雜該第二導電性決定雜質，該源極和汲極區具有往該源極和汲極區所形成之傳導接觸件，其中，該第二阱、該介電層、該第一閘極元件及該源極和汲極區形成電晶體結構，且其中，在該第一柵極元件下面且在該源極和汲極區之間的區域係定義出電流得以流動通過之該電晶體結構的通道區；第一端子，係由至該第一阱之電性接觸件形成；以及第二端子，係由至該第三阱之多個電性接觸件形成。
  18. 如申請專利範圍第17項所述之積體電路，其中，該半導體基板為絕緣體上覆矽基板。
  19. 一種操作積體電路的方法，其中該積體電路定義為包 含下列結構：半導體基板，係摻雜第一導電性決定雜質，且其中已形成：第一阱，係摻雜與該第一導電性決定雜質不同的第二導電性決定雜質；第二阱，係形成於該第一阱內並摻雜該第一導電性決定雜質；以及第三阱，係與該第一及該第二阱隔開並摻雜該第二導電性決定雜質；浮動閘極結構，係形成於該半導體基板上方，並包含：第一閘極元件，係配置於該第二阱上方以及以介電層與該第二阱分離；第二閘極元件，係配置於該第三阱上方以及以該介電層與該第三阱分離；以及傳導連接件，係電性連接該第一及該第二閘極元件；源極和汲極區，係配置於該第二阱中並摻雜該第二導電性決定雜質，該源極和汲極區具有往該源極和汲極區所形成之傳導接觸件；第一端子，係由通至該第一及該第二阱之電性接觸件形成；以及第二端子，係由通至該第三阱之電性接觸件形成；該方法係包含下列步驟： 選擇寫入程序、抹除程序及讀取程序之其中一者；如果選擇該寫入程序，施加15伏特至30伏特的電壓至該第二端子；如果選擇該抹除程序，施加15伏特至30伏特的電壓至該第一端子；以及如果選擇該讀取程序：施加1伏特至5伏特的電壓至該汲極；以及確定該源極與該汲極是否導通電流。
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