TWI524377B - 一種半導體積體電路之製作方法 - Google Patents

Description

一種半導體積體電路之製作方法

本發明係有關於一種半導體積體電路之製作方法，特別有關於一種採用金屬硬遮罩(metal hard mask)的半導體積體電路之製作方法。

在目前半導體工業中，鑲嵌技術已經是半導體積體電路中多重金屬內連線(multi-level interconnects)的主要技術。鑲嵌技術係可簡述為首先在介電材料層中蝕刻出電路圖案，然後將導電材料如銅填入該電路圖案中，並加以平坦化，進而完成金屬內連線之製作。依在介電材料層中蝕刻圖案之方式來區分，鑲嵌技術可再細分為溝渠優先(trench-first)製程、介層洞優先(via-first)、部分介層洞優先(partial-via-first)製程、以及自行對準(self-aligned)製程等。

習知鑲嵌技術係於一包含導電層的基底上依序形成一介電層結構與一金屬硬遮罩，隨後圖案化金屬硬遮罩形成一開口，再進行一蝕刻製程，藉由開口向下蝕刻介電層結構而形成鑲嵌導線的溝渠圖案或介層洞圖案。值得注意的是，在形成開口或者是在蝕刻製程中常有掉落微粒等污染物產生。且掉落微粒因為受到本身以及金屬硬遮罩之間產生的凡得瓦力(Van der Waals force)吸引，而附著於金屬硬遮罩上，或被吸引在金屬硬遮罩周圍。被吸引的掉落微粒即使利用清洗製程也無法輕易地將掉落微粒移除，且掉落微粒的存在阻礙了後續蝕刻製程的進行，甚至造成蝕刻後的溝渠開口圖案縮小、甚或不完整等問題。更導致後續形成於溝渠開口內的金屬發生斷線等缺陷，降低了金屬內連線的可靠度。

因此，本發明係於此提供一種半導體積體電路之製作方法，用以解決微粒附著於金屬硬遮罩進而導致蝕刻不完全等問題。

根據本發明所提供之申請專利範圍，係提供一種半導體積體電路之製作方法。該製作方法首先提供一基底，且該基底上形成有至少一金屬硬遮罩。接下來對該金屬硬遮罩進行一圖案化步驟，圖案化該金屬硬遮罩以形成一圖案化金屬硬遮罩。隨後對該圖案化金屬硬遮罩進行一水電漿(H₂O plasma)處理。

根據本發明所提供之半導體積體電路之製作方法，係於形成第一開口之後，藉由一水電漿處理移除該圖案化金屬硬遮罩在圖案化步驟中獲得的正電荷。因此在圖案化步驟中產生的掉落微粒較不易受到凡得瓦力的吸引而附著於圖案化金屬硬遮罩上，而易於由清洗製程被移除。因此，後續進行的蝕刻製程中，係不再因為掉落微粒的存在影響到蝕刻結果，並降低後續填入的金屬層發生斷線的可能。簡單地說，本發明所提供之半導體積體電路之製作方法，係可有效地提高半導體積體電路的可靠度。

請參閱第1圖至第6圖，第1圖至第6圖係為本發明所提供之半導體積體電路之製作方法之一較佳實施例之示意圖。如第1圖所示，本較佳實施例首先提供一基底100，如一矽基底、含矽基底、或矽覆絕緣(silicon-on-insulator，SOI)基底等，且基底100內包含有一導電層102與一覆蓋導電層102的底層104。在本較佳實施例中，導電層102係包含金屬材料，而底層104則包含氮摻雜碳化矽(nitrogen-doped silicon carbide)。另外，基底100更包含一介電層106，且如第1圖所示，介電層106係覆蓋底層104。介電層106可包含低介電常數(dielectric constant，k)材料(介電常數值小於3.9)、超低介電常數(ultra low-k，以下簡稱為ULK)材料、或多孔性超低介電常數(porous ULK)材料，由於低介電常數材料、ULK材料與多孔性ULK材料皆為較不緻密且結構強度較低的材料，因此本較佳實施例係選擇性地在介電層106表面再形成一緻密的覆蓋層108。覆蓋層108可如第1圖所示為一包含氧化矽(silicon oxide，SiO)、氮氧化矽(silicon oxynitride，SiON)或四乙基氧矽烷(tetraethylorthosilicate，TEOS)的單層結構，但亦不限為一複合膜層結構。

請繼續參閱第1圖。接下來，係於基底100上，尤其是覆蓋層108上形成一金屬硬遮罩110。金屬硬遮罩110可為一單層結構或一複合膜層結構，且係選自鈦(titanium，Ti)、氮化鈦(titanium nitride，TiN)、鉭(tantalum，Ta)、與氮化鉭(tantalum nitride，TaN)所組成之群組。舉例來說，本較佳實施例所提供金屬硬遮罩110係可包含一Ti/TiN或Ta/TaN的複合膜層，但不限於此。另外值得注意的是，由於金屬硬遮罩110具有相對於介電層106的應力，因此本較佳實施例中，覆蓋層108更可作為金屬硬遮罩110與介電層106之間的緩衝，避免介電層106直接受到金屬硬遮罩110的應力的影響。如第1圖所示，本較佳實施例更於金屬硬遮罩110上形成一抗反射層(anti-reflective coating，ARC) 120，抗反射層120可包含介電材料如SiON或TEOS，但不限於此。

此外，在本較佳實施例之一變化型中，導電層102係可包含其他導電材料如金屬氮化物、金屬矽化物或摻雜矽，覆蓋層108則可包含氮化矽(silicon nitride，SiN)、SiO或SiON，而金屬硬遮罩110則是直接形成於覆蓋層108上。

請繼續參閱第1圖。接下來，係於抗反射層120上形成一圖案化光阻122，圖案化光阻122係包含一至少開口124，用以定義一鑲嵌導線的溝渠圖案。

請參閱第2圖。在形成圖案化光阻122之後，係對金屬硬遮罩110進行一圖案化步驟，透過圖案化光阻122的開口124蝕刻抗反射層120、金屬硬遮罩110與部分覆蓋層108，以圖案化金屬硬遮罩110形成一包含至少一開口126之圖案化金屬硬遮罩112。值得注意的是，在圖案化步驟之後，圖案化金屬硬遮罩112係帶有電荷，且通常為正電荷。因此，在圖案化步驟中產生的掉落微粒128係受到凡得瓦力的吸引而容易附著於圖案化金屬硬遮罩112的開口126周圍。

請參閱第3圖。在形成圖案化金屬硬遮罩112之後，係進行一水電漿(H₂O plasma)處理130，用以同位地移除圖案化光阻122、抗反射層120、與圖案化金屬硬遮罩112之該等正電荷。在本較佳實施例中，首先係通入一水蒸氣(H₂O vapor)以進行水電漿處理130，且該水蒸氣之氣體流量係為2000～3000每分鐘標準毫升(standard cubic centimeter per minute，sccm)。接下來轉化(transform)水蒸氣成為具有反應性的水電漿，用以移除圖案化光阻122、抗反射層120與正電荷。在本較佳實施例中，水電漿處理130之一製程時間係介於15秒與60秒之間、其製程壓力係介於3000毫托耳(mTorr)與9000毫托耳、而其製程溫度係介於25℃～350℃。由於水電漿處理130係移除了圖案化金屬硬遮罩112的正電荷，因此掉落微粒128不再受到凡得瓦力的吸引而附著於圖案化金屬硬遮罩112的開口126附近，而容易由後續進行的清洗製程移除。此外值得注意的是，在水電漿處理130以及後續的清洗步驟中，介電層106仍然由較為緻密的覆蓋層108所保護。

另外，在本較佳實施例中，亦不限於在水電漿處理130之前，先進行一氧電漿(O₂ plasma)處理，以確保圖案化光阻122與抗反射層120可完全移除。另外，為了有效地移除圖案化金屬硬遮罩112的正電荷，本較佳實施例所提供之水電漿處理130亦可包含負電荷。另外，若圖案化金屬硬遮罩112在蝕刻製程後帶有負電荷，本較佳實施例所提供之水電漿處理130亦可包含正電荷。

請參閱第4圖。在水電漿處理130之後，係進行前述的清洗製程(圖未示)，以將掉落微粒128等移除，隨後於圖案化金屬硬遮罩112上再形成一抗反射層140與一圖案化光阻142。如第4圖所示，抗反射層140係填滿開口126，而圖案化光阻142則具有一對應於開口126位置的開口144，設置於開口126範圍內，用以定義一鑲嵌導線的介層洞圖案。

請參閱第5圖。接下來利用圖案化光阻142作為蝕刻遮罩，透過圖案化光阻142的開口144向下蝕刻抗反射層140、覆蓋層108與部分介電層106，而於介電層106的上半部形成另一開口146，開口146係對應於開口126，用以作為一部份介層洞。待形成開口146之後，係可利用氧電漿等方式去除圖案化光阻142與抗反射層140。

請參閱第6圖。接下來，再次進行一蝕刻製程，向下蝕刻未被圖案化金屬硬遮罩112覆蓋的覆蓋層108以及介電層106，以將開口126與開口146轉移至介電層106中，而於介電層106內形成鑲嵌導線的一溝渠開口150與一介層洞開口152。且如第6圖所示，底層104係暴露介層洞開口152的底部。

在完成溝渠開口150與介層洞開口152之製作後，可藉由適合之蝕刻製程移除介層洞開口152底部的底層104，而暴露出導電層102。隨後，係於溝渠開口150與介層洞開口152內形成阻障層(圖未示)與填滿溝渠開口150及介層洞開口152的導電層(圖未示)，最後藉由一平坦化步驟移除多餘的導電層與圖案化金屬層112，完成鑲嵌導線的製作。由於上述步驟係為熟習該項技藝之人士所熟知者，因此在本較佳實施例中不再贅述。值得注意的是，由於掉落微粒128不再受到凡得瓦力的吸引而於清洗製程中完全移除，因此蝕刻製程係可順利且完整地將開口126與開口146轉移至介電層106內，而形成溝渠開口150與介層洞開口152。且後續於溝渠開口150與介層洞開口152填入導電層時，導電材料係可完整地填入溝渠開口150與介層洞開口152中，因此習知技術中因填入不完整而造成的斷線問題係可有效避免。

綜上所述，本發明所提供之半導體積體電路之製作方法，係於形成用以定義溝渠位置的開口之後，藉由一水電漿處理移除該圖案化金屬硬遮罩在圖案化步驟中獲得的正電荷。因此在圖案化步驟中產生的掉落微粒較不易受到凡得瓦力的吸引而附著於圖案化金屬硬遮罩上，而易於由清洗製程被移除。因此，後續進行的蝕刻製程中，係不再因為掉落微粒的存在影響到蝕刻結果，並降低後續填入的金屬層發生斷線的可能。簡單地說，本發明所提供之半導體積體電路之製作方法，係可有效地提高半導體積體電路的可靠度。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100．．．基底

102．．．導電層

104．．．底層

106．．．介電層

108．．．覆蓋層

110．．．金屬硬遮罩

112．．．圖案化金屬硬遮罩

120．．．抗反射層

122．．．圖案化光阻

124．．．開口

126．．．開口

128．．．掉落微粒

130．．．水電漿處理

140．．．抗反射層

142．．．圖案化光阻

144．．．開口

146．．．開口

150．．．溝渠開口

152．．．介層洞開口

第1圖至第6圖係為本發明所提供之半導體積體電路之製作方法之一較佳實施例之示意圖。

100．．．基底

102．．．導電層

104．．．底層

106．．．介電層

108．．．覆蓋層

112．．．圖案化金屬硬遮罩

126．．．開口

128．．．掉落微粒

130．．．水電漿處理

Claims (14)

1. 一種半導體積體電路之製作方法，包含：提供一基底，該基底上形成有至少一導電層、一覆蓋該導電層之底層、一覆蓋該底層之介電層、一覆蓋層、以及一金屬硬遮罩；進行一圖案化步驟，圖案化該金屬硬遮罩以形成一圖案化金屬硬遮罩，該圖案化金屬硬遮罩包含至少一第一開口，且該覆蓋層係暴露於該第一開口之底部；以及進行一水電漿(H₂O plasma)處理。
2. 如申請專利範圍第1項所述之製作方法，其中該金屬硬遮罩係選自鈦(titanium，Ti)、氮化鈦(titanium nitride，TiN)、鉭(tantalum，Ta)、與氮化鉭(tantalum nitride，TaN)所組成之群組。
3. 如申請專利範圍第1項所述之製作方法，其中該圖案化金屬硬遮罩係包含電荷，且該水電漿處理係用以移除該圖案化金屬硬遮罩之該等電荷。
4. 如申請專利範圍第3項所述之製作方法，其中該圖案化金屬硬遮罩係包含正電荷。
5. 如申請專利範圍第4項所述之製作方法，其中該水電漿處理更包含負電荷。
6. 如申請專利第3項所述之製作方法，更包含於該金屬硬遮罩上形成一第一圖案化光阻，用以圖案化該金屬硬遮罩。
7. 如申請專利範圍第6項所述之製作方法，其中該水電漿處理係同位(in-situ)地移除該等電荷與該第一圖案化光阻。
8. 如申請專利範圍第6項所述之製作方法，更包含於該第一圖案化光阻與該金屬硬遮罩之間形成一第一抗反射層。
9. 如申請專利範圍第1項所述之製作方法，更包含一氧電漿處理，進行於該水電漿處理之前。
10. 如申請專利範圍第1項所述之製作方法，其中該水電漿處理之一製程時間係介於15秒與60秒之間。
11. 如申請專利範圍第1項所述之製作方法，其中該水電漿處理更包含通入一水蒸氣進行該水電漿處理，且該水蒸氣之氣體流量係為2000~3000每分鐘標準毫升(standard cubic centimeter per minute，sccm)。
12. 如申請專利範圍第1項所述之製作方法，其中該水電漿處理之一製程壓力係介於3000毫托耳(mTorr)與9000毫托耳。
13. 如申請專利範圍第1項所述之製作方法，其中該水電漿處理之一製程溫度係介於25℃~350℃。
14. 如申請專利範圍第1項所述之製作方法，更包含以下步驟，進行於該水電漿處理之後：於該圖案化金屬硬遮罩上依序形成一第二抗反射層與一第二圖案化光阻；以及透過該第二圖案化光阻蝕刻該第二抗反射層、該覆蓋層與該介電層，而形成至少一第二開口，且該第二開口係對應於該第一開口。