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TWI524345B - 讀取可變電阻記憶體元件之方法及裝置 - Google Patents

讀取可變電阻記憶體元件之方法及裝置 Download PDF

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TWI524345B
TWI524345B TW102141051A TW102141051A TWI524345B TW I524345 B TWI524345 B TW I524345B TW 102141051 A TW102141051 A TW 102141051A TW 102141051 A TW102141051 A TW 102141051A TW I524345 B TWI524345 B TW I524345B
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納森尼爾 奧葛斯特
里奇昂 魏
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英特爾股份有限公司
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Description

讀取可變電阻記憶體元件之方法及裝置
本發明係有關於可變電阻記憶體，且特別是有關於用以讀取可變電阻記憶體元件的電路。
數個新型的固態、高密度、非揮發性記憶體使用具有可變電阻的記憶體元件儲存資訊。舉例來說，自旋轉移矩(STT)(即磁性隨機存取記憶體)的電阻取決於二磁性層的相對磁化極性。其他類型的電阻記憶體包括電阻RAM(ReRAM)及導電橋接RAM(CBRAM)，其電阻取決於透過電介質或電解質之導電路徑的形成及消除。亦有相變記憶體(PCM)，單元的電阻性取決於硫屬化物的結晶質或非晶質的狀態。雖然此等(可能其他)電阻記憶體技術的在下面的記憶體元件可變化，但用以寫入他們或自他們讀取的方法在電氣方面是類似的且由本發明實施例所包括。
將二進位「0」或「1」寫入單元典型上涉及驅動施加電流通過單元中的電阻元件、或驅動電壓橫跨單元中的電 阻元件，以迫使其進到一高電阻率或低電阻率狀態(例如，藉由利用STT-MRAM的自旋轉移矩、利用PCM的加熱、利用ReRAM的金屬遷移、或利用CBRAM的金屬離子流)。
不幸地，可靠且非破壞方式讀取此種電阻記憶體元件可以會是有挑戰性的。其典型上依賴可靠且非破壞方式偵測記憶體元件的電阻。現存解決方案典型上施加恆定DC電流或電壓到記憶體元件。感測放大器或電流鏡接著將結果電流或電壓位準與具有已知電阻之參考單元比較。在標稱電源位準，此種讀取操作會有破壞資料的風險，因為此種電流或電壓會容易超過改變記憶體元件之狀態所需要的幅度。電壓箝制能減少被施加到記憶體元件的電流及電壓的幅度，但此解決方案一般會降低讀取容限並增加不想要的負載。操作感測放大器或電流鏡於高電源電壓能恢復損失的讀取容限，但此會需要額外的調整器、電源、及/或特別高電壓裝置的顯著花費。此外，現存解決方案通常需要施加連續且恆定的電流，以便在對感測放大器或電流鏡的輸出取樣之前達到穩定狀態。隨著持續DC電流期間的時間的增加，破壞資料的風險亦增加。因此，可能需要新的方法。
在某些實施例中，可用脈衝邊緣偵測電阻記憶體單元中的電阻。舉例來說，可透過一電阻記憶體資料單元施加一脈衝，而可透過參考延遲電路施加另一脈衝，以決定哪一路徑具有較大的延遲，以便決定上述資料單元的電阻狀 態。
110‧‧‧數位控制邏輯
122‧‧‧CMOS驅動器
124‧‧‧CMOS驅動器
132‧‧‧存取裝置
134‧‧‧存取裝置
136‧‧‧存取裝置
142‧‧‧資料位元單元
143‧‧‧參考延遲電路
144‧‧‧參考位元單元
146‧‧‧參考位元單元
150‧‧‧解碼器
160‧‧‧位準偏移器
170‧‧‧領先/落後偵測器
180‧‧‧單元
182‧‧‧存取裝置
184‧‧‧可變電阻記憶體元件
212‧‧‧正反器
214‧‧‧正反器
216‧‧‧NAND閘
218‧‧‧NAND閘
310‧‧‧數位控制邏輯
312‧‧‧NMOS電晶體
370‧‧‧領先/落後偵測器
本揭露的實施例藉由範例而非藉由限制的方式，於附圖中加以說明，其中相同參考標號代表相同元件。
圖1顯示根據某些實施例之可變電阻記憶體陣列的一部分，具有用以讀取陣列中單元的讀取電路。
圖2顯示根據某些實施例之用以實施領先/落後偵測器的電路。
圖3顯示根據額外實施例之可變電阻記憶體陣列的一部分，具有用以讀取陣列中單元的讀取電路。
【發明內容及實施方式】
圖1顯示根據某些實施例之用以讀取電阻記憶體陣列中記憶體單元的電路。該電路一般包括數位控制邏輯110、領先/落後偵測器170、及含有M列及N行資料位元單元142、參考延遲電路143及位址解碼器150的電阻元件記憶體陣列，如所示地耦合。說明的參考延遲電路143包括低位準(RL)單元144及高位準(RH)單元146。
該陣列亦包括用於解碼器150的存取裝置(例如，通閘、PMOS電晶體、NMOS電晶體)132、134及136，用以透過控制線(Ysel、WordLn、Ref Sel.)來控制對想要的資料單元及對應參考單元的存取。亦包括位準偏移器160，若需要，其可使用於某些實施例中，以便將脈衝信 號(Pulse_Out_Data及Pulse_Out_Ref)偏移至供領先/落後偵測器170用的適合位準。(應體認到，圖式中說明的陣列配置、列行結構等，並不代表任何特定的配置)。例如，列與行可以調換，且諸單元可以任何適合方式被解碼。此外，若使用參考單元來實施參考延遲電路，則它們不一定需要在列或行的端彼此相鄰。它們可以任何適合方式分散於列、行或其它組織結構中。
每一單元(142、144、146)可包含諸如單元180的電阻記憶體，其包括存取裝置182及諸如STT或PCM元件的可變電阻記憶體元件184。資料單元142儲存可在第一二位元狀態(例如，在低電阻位準的邏輯’0))或可在第二二位元狀態(例如，在高電阻位準的邏輯’1)的資料位元。低位準的參考單元(RL)144被設定成電阻記憶體元件的低電阻位準(RL)，而高位準的參考單元(RH)146被設定成電阻記憶體元件的高電阻位準(RH)。在所述的實施中，對於每N行的資料位元單元142而言，有參考位元單元144的單一M列行固定在低電阻狀態且參考位元單元146的單一M列行固定在高電阻狀態。(注意，一些電阻記憶體可具有多於2個二位元狀態，例如，它們可具有3或多於3的狀態。本發明不侷限於2狀態的實施。此處所討論的時域狀態評估原則可用以讀取具有3或多於3狀態的單元)。
於一讀取操作期間，解碼器150選擇記憶體陣列的一列及一行來定址一單一資料位元單元142。Ysel信號，透 過存取裝置132，選擇行，且WordLn信號選擇列。同理，針對參考位元單元144、146，WordLn選擇與資料單元142相同的列，且Ref Sel.信號選擇兩個參考行。選擇致動將在該位元線上的讀取驅動器(122、124)電耦合到在源極線上的讀取感測電路160、170的存取裝置。
為感測被選擇之資料位元單元142的狀態，數位控制邏輯110在正常數位電源電壓(Vcc)下發送一脈衝於Pulse_In信號上。在資料陣列與參考陣列二者上的CMOS驅動器122、124驅動該脈衝通過資料位元單元142且並行地通過兩個參考位元單元(144、146)。輸入脈衝在資料陣列的底部形成為Pulse_Out_Data且在參考陣列的底部形成為Pulse_Out_Ref。兩個脈衝從資料及參考單元或藉由可選用的位準偏移器160，結束於領先/落後偵測器170中的電晶體閘極。(若存取裝置對於所使用的技術(例如用於CMOS偵測器的全CMOS位準信號)不通過適當的信號位準，則可使用位準偏移器。此外，若上升邊緣(例如透過一具有上升邊緣觸發器之正脈衝)要被評估，則亦可需要位準偏移器)。
(注意，脈衝能依SL->BL方向或是BL->SL方向行進。該脈衝方向能針對記憶體元件來修改，例如，藉由(a)將整個位元單元上下顛倒，(b)只將記憶體元件上下顛倒，例如STT-MRAM具有獨特頂/底端子，或(c)交換讀取驅動器與領先/落後偵測器的位置。亦要注意，位元線(BL)及源極線(SL)可以為任意的差異。舉例來說， 在某些實施例中，BL可以為連接到記憶體元件之位元單元上的節點，而SL可為連接到存取電晶體之位元單元上的節點)。
參考延遲電路143被配置，使得當資料單元142為低(R=RL)時，從Pulse_In至Pulse_Out_Ref的時間延遲大於從Pulse_In至Pulse_Out_Data的時間延遲，但當資料單元142處於高電阻(RH)狀態時，較小於Pulse_In至Pulse_Out_Data延遲。(以下顯示此如何獲得，其中，參考延遲電路143的RC時間常數介於在低狀態之資料單元與在高狀態之資料單元的RC延遲之間)。應可體認到在所述的實施例中，參考延遲電路係以第一與第二記憶體單元來實施，代表彼此平行的實際陣列資料單元。它們被編程以分別處於低與高電阻狀態，以便方便地達到自然介於低與高狀態之RC延遲間的RC延遲。此以數學方式顯示於下。然而，可以使用任何用以實施參考延遲電路的適合電路。舉例來說，電晶體，具有或不具有增加的電容，可以被偏壓以促成想要的RC延遲。或者替代地，可使用可變電阻材料，其以化學或其他方式修改以便在想要的電阻及/或電容)。
領先/落後偵測器決定兩個脈衝(Pulse_Out_Data或Pulse_Out_Ref)的哪一者先到達它的輸入，且依此方式，決定資料單元是否低(資料脈衝先到達)或高(參考脈衝先到達)。可以體認以此方式，當閘極電位由於脈衝的上升及下降邊緣而改變時，電流流經記憶體元件184一 有限的時間。
現將討論資料單元(142)及參考延遲電路(143)的RC時間常數。假設有一集總RC模型，從PULSE_IN到PULSE_OUT_DATA的路徑有一RC延遲，其具有一RC時間常數：(RPARASTIC+RDATA) * CPARASTIC, 其中RPARASTIC是沿著路線的路由及裝置的總寄生電阻，RDATA是在資料位元單元142中的記憶體元件184之具有值RL或RH之值的電阻，且CPARASTIC是連接到該路由之路由及裝置的總寄生電阻。同理，從Pulse_In至Pulse_Out_Ref的路徑有一RC延遲，其具一RC時間常數：[(RPARASTIC+RL)*(RPARASTIC+RH)]/[(RPARASTIC+RL)+(RPARASTIC+RH)] * 2CPARASTIC
當在所選擇的資料位元單元142中的記憶體元件184處於低電阻狀態且具有RDATA=RL的電阻時，則Pulse_Out_Data的邊緣應該在Pulse_Out_Ref的邊緣之前到達領先/落後偵測器170。若從Pulse_In至Pulse_Out_Data的RC延遲小於從Pulse_In至Pulse_Out_Ref的RC延遲，則符合此條件或等效：
2R PARASITIC +R L +R H <2(R PARASITIC +R H )
2R PARASITIC +R L +R H <2R PARASITIC +2R H
R L +R H <2R H
R L <R H
因此，對於RDATA=RL而言，若RL小於RH，則從Pulse_In至Pulse_Out_Data的RC延遲小於從Pulse_In至Pulse_Out_Ref的RC延遲，此為可變電阻記憶體的基本性質。
同理，當在所選擇的資料位元單元142中的記憶體元件184處於高電阻狀態且具有RDATA=RH的電阻時，則Pulse_Out_Data的邊緣應該在Pulse_Out_Ref的邊緣之後到達領先/落後偵測器。若從Pulse_In至Pulse_Out_Data的RC延遲大於從Pulse_In至Pulse_Out_Ref的RC延遲，則符合此條件或等效：
2R PARASITIC +R L +R H >2(R PARASITIC +R L )
2R PARASITIC +R L +R H >2R PARASITIC +2R L
R L +R H >2R L
R H >R L
因此，對於RDATA=RH而言，若RH大於RL，則從Pulse_In至Pulse_Out_Data的RC延遲大於從Pulse_In至Pulse_Out_Ref的RC延遲，此為可變電阻記憶體的基本性質。因此，可見得對於Pulse_Out_Ref信號而言，Pulse_Out_Data信號的相對到達順序能被用來識別在資料位元單元中的可變電阻記憶體的狀態。
現將說明一代表的CMOS範例。此範例假設以下的RC值：CPARASITIC=0.2pF，RPARASITIC=2kΩ，RL=4kΩ且RH=8kΩ。對於資料單元讀取而言，一開始，解碼器150選擇資料位元單元142及二對應參考位元單元144/146，且控制邏輯110接著於對Pulse_In施加一輸入脈衝。被反向的脈衝以資料位元單元142中的記憶體元件184的狀態所決定的邊緣順序，出現在Pulse_Out_Ref及Pulse_Out_Data。領先/落後偵測器170接著在Data Out上輸出資料「0」或資料「1」，視Pulse_Out_Ref及Pulse_Out_Data的邊緣的相對順序而定。在此範例中， RDATA=RH，Pulse_Out_Data落後Pulse_Out_Ref 205ps，導致在領先/落後偵測器170中輸出資料’1。當RDATA=RL時，Pulse_Out_Data領先Pulse_Out_Ref 135ps，導致在領先/落後偵測器170中輸出資料’0。
圖2顯示根據某些實施例之可能的領先/落後偵測器。其一般包含正反器212、214(例如，高增益D型正反器)及鎖存器，例如由高增益交叉耦合的NAND閘216、218所形成的RS鎖存器，如所示地全部耦合在一起。D輸入連結到高值，重設輸入連接到Reset信號，且邊緣觸發時脈輸入耦合到REF及DATA輸入，其分別耦合到Pulse_Out_Ref及Pulse_Out_Data線。在Reset被觸定之後，正反器輸出(Q輸出)處於低狀態，其導致NAND閘輸出處於高狀態。在此整體狀態中，正反器就緒以保留來自DATA及REF脈衝的觸發邊緣(例如，下降邊緣)的順序。若REF邊緣先到達，則交叉耦合的NAND閘鎖存資料’1於Data Out信號上直到下個Reset。另一方面，若DATA邊緣先到達，則交叉耦合的NAND閘鎖存資料’0於Data Out信號上直到下個Reset。
圖3顯示根據某些實施例之具有領先/落後偵測器的電阻記憶體陣列的另一範例。此範例，如在脈衝驅動器122、124的輸出處所指出者，採用一下降脈衝(領先邊緣自高轉換成低位準)。應可體認的是，利用此實施(因具有下降邊緣的時脈輸入的領先/落後偵測器的下降邊緣)，可較有信心地省略位準偏移器。在某些實施例中， 如圖式所示出者，在資料及參考單元中有關電阻元件的各種節點在讀取脈衝操作之前被預先充電。因為驅動器中省略下降邊緣脈衝，所以當發生讀取事件時，它們的輸出會在Vcc。其他諸如BL、BL’、BL”、SL、Pulse_Out_Ref及Pulse_Out_Data的節點被預先充電到Vcc-Vt的位準，其中Vt是使用於此電路中的PMOS電晶體的臨限電壓。當讀取脈衝被驅動通過時，此種預先充電於可變電阻記憶體元件184中提供更恆定、可靠的電阻。(注意，此等預先充電位準不一定是Vcc-Vt。調整器、電荷泵、或附加的外部電源能供給任何任意的預先充電位準)。
利用此種預先充電，在某些實施例中，NMOS電晶體312被包括以將記憶體陣列側的元件從領先/落後偵測器解耦合，直到脈衝到達Pulse_Out_Data及Pulse_Out_Ref線。如所示，它們被配置使得它們將Pulse_Out_Data及Pulse_Out_Ref線透過它們的源極/汲極通道耦合到領先/落後偵測器370的對應DATA及REF輸入，它們的閘極在Vcc-Vt的電壓位準打結。依此方式，電晶體(312)維持關閉直到它們的源極(Pulse_Out_Ref、Pulse_Out_Data)降到Vcc-2Vt的位準，其發生在下降邊緣脈衝到達時。(應體認到，在各種節點處的電壓偏壓可以以任何適合方式提供。例如，一或多個PMOS電晶體可用來在它們的汲極提供vcc-Vt，它們的源極耦合到Vcc。當諸節點要被預先充電時，一預先充電信號可耦合到它們的閘極以開啟Vcc-Vt電源。在其他實施例中，二極體連接式NMOS裝置可 提供良好的Vcc-Vt位準。亦可使用偏壓的PMOS裝置。再者，可將NMOS解耦合裝置偏壓到有別於Vcc-Vt的其他位準。Vcc-Vt可便於以連接到Vcc之成二極體連接式配置的NMOS裝置來產生，但是可以使用任何適合的電路。依如此方法，NMOS解耦合電晶體可代表任何數量的實際解耦合電晶體。例如，該2參考線可連接到2專用裝置或是該2參考線可連接到一單一裝置)。
注意，該參考延遲的值能以任何適合的方式被修正到在二個可能的資料延遲位準之間(由RL及RH所定義的範圍)任何想要的延遲。舉例來說，可採用可偏程的串列微調電阻器或(如圖式中所示)並列微調電容器。
可體認的是，此處所揭示的至少一些實施例可對先前解決方案有某些優勢。因為記憶體元件的電阻可在時域中使用脈衝邊緣偵測，此種方法能避免施加過度持續的DC電流至記憶體元件。此減少於讀取操作期間破壞資料的風險。此外，大部分，但非全部，感測電路能操作於標稱電壓位準(在Vcc與Vss之間)而讀取電路維持穩固的感測容限而不需消耗額外的調整器、電源等等。相較於需感測及取樣一穩定電流或電壓一時間量的方法，另一好處在於感測短暫邊緣不需要限制最大(或最小)工作頻率。邊緣的斜率(讀取容限亦是如此)不應隨著頻率改變。
於前面的說明及以下的申請專利範圍中，以下名詞應作如下解釋：可使用「耦合」及「連接」一詞以及它們的衍生詞。應瞭解到此等詞並不意圖作為彼此的同義詞。反 而，在特定實施例中，「連接」用於指出二或多個元件係彼此直接實體或電接觸。「耦合」係用於指出二或多個元件彼此合作或互動，但它們可以或不可以直接實體或電接觸。
「PMOS電晶體」意指P型金屬氧化半導體場效電晶體。同理，「NMOS電晶體」意指N型金屬氧化半導體場效電晶體。應體認到，不論是使用「MOS電晶體」、「NMOS電晶體」或「PMOS電晶體」，除非有其他明白指示或它們用法的特性所指，它們依示範的方式來使用。它們包含不同種的MOS電晶體，舉幾個例來說，包括具有不同VT、材料種類、絕緣體厚度、閘極配置的裝置。此外，除非特別稱為MOS等，電晶體一詞能包括其他適合的電晶體種類，例如，接面場效電晶體、雙極性接面電晶體、金屬半導體FET、以及種種類型的三維電晶體、MOS或當今已知或尚未發展的其他者。
本發明不限於所述實施例，但可以在附加之申請專利範圍的精神與範圍內的修改及替代加以實施。例如，應可體認到本發明可與所有種類的半導體積體電路(IC)晶片共用。此等IC晶片的例子並不侷限於處理器、控制器、晶片組組件、可編程邏輯陣列(PLA)、記憶體晶片、網路晶片等等。
應可體認到，在一些圖式中，信號缐路導線以線來表示。有些可較厚以便指示多個組成信號路徑，具有號碼標籤以便指示組成信號路徑的數量，且/或在一或多端具有 箭頭以便指示主要資訊流方向。然而，此並不構成限制方式。反而，此種增加的細節可與一或多個示範實施例關聯使用以促進電路的容易瞭解。任何代表的信號線，不論是否具有附加資訊，可以實際包含一多個信號，其可以多方向行進且可以任何適合類型的信號圖，例如以差分對實施的數位或類比線、光纖線、及/或單端線，加以實施。
應可體認到，可以先給定範例大小/模型/值/範圍，即使本發明不侷限於相同範例大小/模型/值/範圍。因製造技術(例如，光刻)隨著時間而成熟，吾人可預期小尺寸的裝置可以被製造。此外，為說明及討論單純以及避免妨礙本發明緣故，周知電源/地連接到IC晶片及其他組件可或可不顯示於圖式中。而且，配置可以以方塊圖形式顯示以便避免妨礙本揭露，且亦有鑑於關於此等方塊圖配置的實施的特性乃高度依賴要實施本發明的平台的事實，亦即，此等特性理應在熟於此技藝人士的理解範圍內。其中特定細節(例如電路)的敘述是為了說明本發明的範例實施例，對於熟於此技藝人士而言應明顯的是，本發明能不利用或利用此等特定細節的變化而加以實施。本實施例說明因此被視為說明而不是限制。
110‧‧‧數位控制邏輯
122‧‧‧CMOS驅動器
124‧‧‧CMOS驅動器
132‧‧‧存取裝置
134‧‧‧存取裝置
136‧‧‧存取裝置
142‧‧‧資料位元單元
143‧‧‧參考延遲電路
144‧‧‧參考位元單元
146‧‧‧參考位元單元
150‧‧‧解碼器
160‧‧‧位準偏移器
170‧‧‧領先/落後偵測器
180‧‧‧單元
182‧‧‧存取裝置
184‧‧‧可變電阻記憶體元件

Claims (19)

  1. 一種晶片，包含：可變電阻記憶體單元；參考延遲電路；以及偵測器，耦合到該可變電阻記憶體單元及該參考延遲電路，以決定來自該可變電阻記憶體單元的脈衝是否在來自該參考延遲電路的脈衝之前到達，其中，來自該可變電阻記憶體單元的該脈衝具有自高位準轉換成低位準的領先邊緣，且其中，來自該參考延遲電路的該脈衝具有自高轉換成低位準的領先邊緣。
  2. 如申請專利範圍第1項之晶片，其中，該偵測器用以產生一輸出，其指示該可變電阻記憶體單元脈衝或參考延遲電路脈衝是否先到達，以便指示在該可變電阻記憶體單元中資料的二進位狀態。
  3. 如申請專利範圍第2項之晶片，其中，該偵測器包含具有邊緣觸發時脈輸入的第一及第二正反器，用以接收該可變電阻記憶體單元及參考延遲電路脈衝，其中，該第一及該第二正反器的其中一者若其脈衝在另一正反器接收其脈衝之前到達它的時脈輸入處，則在它的輸出處觸動。
  4. 如申請專利範圍第3項的晶片，其中，該偵測器包含耦合到該正反器輸出的重設-設置(RS)鎖存器。
  5. 如申請專利範圍第4項之晶片，其中，該RS鎖存器包含一對交叉耦合的NAND閘。
  6. 如申請專利範圍第1項之晶片，其中，該參考延遲電路包含低電阻狀態單元及高電阻狀態單元。
  7. 如申請專利範圍第6項之晶片，其中，該低及該高電阻狀態單元係以用於該可變電阻記憶體單元之類型的可變電阻記憶體元件實施。
  8. 如申請專利範圍第7項之晶片，其中，該高及該低電阻單元係與彼此平行耦合。
  9. 如申請專利範圍第1項之晶片，其中，該可變電阻記憶體單元包含自旋轉移矩(STT)磁性RAM(隨機存取記憶體)元件。
  10. 如申請專利範圍第1項之晶片，其中，該可變電阻記憶體單元包含相變記憶體(PCM)元件。
  11. 一種晶片，包含：記憶體陣列，具有一群可變電阻記憶體單元及一參考延遲電路；以及偵測器，耦合到該等可變電阻記憶體單元及該參考延遲電路，以存取來自該群可變電阻記憶體單元的脈衝，對照來自該參考延遲電路的脈衝，其中，來自該等可變電阻記憶體單元的該脈衝具有自高位準轉換成低位準的領先邊緣，且其中，來自該參考延遲電路的該脈衝具有自高位準轉換成低位準的領先邊緣。
  12. 如申請專利範圍第11項之晶片，其中，該偵測器係用以依據所接收之用於到達記憶體單元及參考延遲電路脈衝的順序產生一輸出，其指示在該可變電阻記憶體單 元群中所選擇的記憶體單元的記憶體狀態。
  13. 如申請專利範圍第11項之晶片，其中，該偵測器係用以產生一輸出，其指示用於所選擇之記憶體單元的二或多個可能的記憶體狀態的其中一者。
  14. 如申請專利範圍第11項之晶片，其中，該群可變電阻記憶體單元構成一列的單元。
  15. 如申請專利範圍第11項之晶片，其中，該記憶體陣列係用於該晶片中之處理器的系統記憶體的部分。
  16. 如申請專利範圍第11項之晶片，其中，該記憶體參考延遲電路包括使用於該等可變電阻記憶體單元中之類型的可變電阻記憶體元件。
  17. 一種記憶體裝置，包含：解碼器，用以選擇要被讀取的可變電阻記憶體單元；控制電路，用以開始通過所選擇的該可變電阻記憶體單元的第一脈衝，以及開始通過參考延遲電路的第二脈衝；以及偵測器電路，耦合到該可變電阻記憶體單元及該參考延遲電路，以接收該第一及該第二脈衝，並依據在該第一與該第二脈衝間的到達的相對順序來決定該可變電阻單元的記憶體狀態，其中，該第一脈衝具有自高位準轉換成低位準的領先邊緣，且其中，該第二脈衝具有自高轉換成低位準的領先邊緣。
  18. 如申請專利範圍第17項之記憶體裝置，其中，該第一脈衝及該第二脈衝係同時彼此並行地產生。
  19. 如申請專利範圍第17項之記憶體裝置，其中，該參考延遲電路具有低及高可變電阻記憶體元件。
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