TWI521608B - 半導體元件及其製造方法 - Google Patents
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Description
本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種具有金屬閘極的半導體元件及其製造方法。
隨著半導體元件之尺寸的日益縮小，閘極結構的尺寸也隨之縮小。因此，閘介電層的厚度也必須減小以避免元件效能受到影響。一般來說，閘介電層的材料通常是氧化矽，但以氧化矽為材料的閘介電層在厚度減小時往往會有漏電流(leakage current)的現象。
為了減少漏電流的發生，習知的作法是以高介電常數(high dielectric constant,high-k)材料取代氧化矽來作為閘介電層。在使用高介電常數材料作為閘介電層的情況下，以多晶矽為材料的閘極會與高介電常數材料反應產生費米能階釘紮(Fermi level pinning)，因而造成啟始電壓(threshold voltage)增大而影響元件效能。
習知技術中的一種作法是以金屬層來作為閘極，亦即熟知的功函數金屬(work function metal)層，以避免啟始電壓增大並降低元件的阻值。
然而，目前半導體元件在降低帶緣(band-edge)功函數遭遇到困難，而無法發展出具有較佳電性表現的半導體元件。
本發明提供一種半導體元件的製造方法，其可有效地降低半導體元件的帶緣功函數。
本發明提供一種半導體元件，其具有較佳的電性表現。
本發明提出一種半導體元件的製造方法，包括下列步驟。首先，提供基底，基底上已形成有第一介電層，第一介電層中具有溝渠，於溝渠兩側的基底中已形成有源極/汲極區，且於溝渠中的基底上已形成有第二介電層。接著，進行一個第一物理氣相沈積(physical vapor deposition，PVD)製程，以於溝渠中形成一含Ti金屬層。然後，進行一個第二物理氣相沈積製程，以於溝渠中的含Ti金屬層上形成一Al層。接下來，進行一個熱製程，使含Ti金屬層與Al層進行熱回火(anneal)，以形成功函數金屬層。之後，形成填滿溝渠的金屬層。
依照本發明的一實施例所述，在上述之半導體元件的製造方法中，第二介電層例如是在第一介電層形成之前形成、或在第一介電層中的溝渠形成之後形成。
依照本發明的一實施例所述，在上述之半導體元件的製造方法中，第二介電層的材料例如是高介電常數材料。
依照本發明的一實施例所述，在上述之半導體元件的製造方法中，含Ti金屬層例如是TiAl層或Ti層。
依照本發明的一實施例所述，在上述之半導體元件的製造方法中，在形成TiAl層所使用的鈀材中，Ti與Al的比例例如是1：1至1：3。
依照本發明的一實施例所述，在上述之半導體元件的製造方法中，第一物理氣相沈積製程例如是射頻/直流-物理氣相沈積(RF/DC-PVD)製程。
依照本發明的一實施例所述，在上述之半導體元件的製造方法中，熱製程的溫度例如是200℃至500℃。
依照本發明的一實施例所述，在上述之半導體元件的製造方法中，熱製程的操作時間例如是2分鐘至10分鐘。
依照本發明的一實施例所述，在上述之半導體元件的製造方法中，熱製程、第一物理氣相沈積製程與第二物理氣相沈積製程例如是在原位(in-situ)進行。
依照本發明的一實施例所述，在上述之半導體元件的製造方法中，在第二介電層形成之前，更包括於溝渠中的基底上形成界面層。
依照本發明的一實施例所述，在上述之半導體元件的製造方法中，在含Ti金屬層形成之前，更包括於第二介電層上形成阻障層。
依照本發明的一實施例所述，在上述之半導體元件的製造方法中，在第一介電層形成之前，更包括於溝渠的兩側的基底上形成間隙壁。
依照本發明的一實施例所述，在上述之半導體元件的製造方法中，含Ti金屬層的厚度例如是2nm至10nm。
依照本發明的一實施例所述，在上述之半導體元件的製造方法中，Al層的厚度例如是3nm至10nm。
本發明提出一種半導體元件，包括基底、閘極結構、第二介電層及源極/汲極區。基底上具有第一介電層，且第一介電層中具有溝渠。閘極結構設置於溝渠中的基底上，且包括功函數金屬層及金屬層。功函數金屬層設置於溝渠中，且包括TiAl3相金屬層。金屬層填滿溝渠。第二介電層設置於閘極結構與基底之間。源極/汲極區設置於閘極結構兩側的基底中。
依照本發明的一實施例所述，在上述之半導體元件中，功函數金屬層包括含Ti金屬層、TiAl3相金屬層及Al金屬層。TiAl3相金屬層設置於含Ti金屬層上。Al金屬層設置於TiAl3相金屬層上。
依照本發明的一實施例所述，在上述之半導體元件中，功函數金屬層包括含Ti金屬層及TiAl3相金屬層。TiAl3相金屬層設置於含Ti金屬層上。
依照本發明的一實施例所述，在上述之半導體元件中，功函數金屬層包括TiAl3相金屬層及Al金屬層。Al金屬層設置於TiAl3相金屬層上。
依照本發明的一實施例所述，在上述之半導體元件中，含Ti金屬層例如是TiAl層或Ti層。
依照本發明的一實施例所述，在上述之半導體元件中，第二介電層的材料例如是高介電常數材料。
依照本發明的一實施例所述，在上述之半導體元件中，更包括界面層，設置於基底與第二介電層之間。
依照本發明的一實施例所述，在上述之半導體元件中，更包括阻障層，設置於第二介電層與閘極結構之間。
依照本發明的一實施例所述，在上述之半導體元件中，更包括間隙壁，設置於閘極結構的側壁上。
基於上述，在本發明所提出之半導體元件的製造方法中，由於功函數金屬層是藉由熱製程將由物理氣相沈積製程所形成的含Ti金屬層及Al層進行熱回火而形成，所以可有效地降低半導體元件的帶緣功函數。
此外，在本發明所提出之半導體元件中，由於功函數金屬層包括TiAl3相金屬層，可使得半導體元件具有較佳的電性表現。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖1D所繪示為本發明之一實施例的半導體元件的製造流程剖面圖。圖2A至圖2D所繪示為功函數金屬層的各種結構的局部剖面圖。須注意的是，以下所述之半導體元件的製造方法是以形成N型金屬氧化物半導體(NMOS)元件為例來進行說明，其主要是為了使熟習此項技術者能夠據以實施，但並不用以限制本發明的範圍。至於其他構件如閘極結構、摻雜區、間隙壁、接觸窗蝕刻終止層等的配置位置、形成方式及順序，均可依所屬技術領域中具有通常知識者所知的技術製作，而不限於下述實施例所述。
首先，請參照圖1A，提供基底100，基底100上已形成有第一介電層102，第一介電層102中具有溝渠104，於溝渠104兩側的基底100中已形成有源極/汲極區106，且於溝渠104中的基底100上已形成有第二介電層108。基底100例如是半導體基底，如矽基底等。
以下，舉例說明第一介電層102、位於第一介電層102中的溝渠104、源極/汲極區106及第二介電層108的形成方法，但並不用以限制本發明的範圍。
第一介電層102及位於其中的溝渠104的形成方法例如是先於基底100上形成材料為多晶矽的虛擬閘極(dummy gate)(未繪示)，再藉由化學氣相沈積法(chemical vapor deposition，CVD)及化學機械研磨法(chemical mechanical polishing，CMP)形成暴露出此虛擬閘極的第一介電層102，接著移除此虛擬閘極，而在第一介電層102中形成溝渠104。第一介電層102的材料例如是氧化矽或不同介電材料的複合層。
源極/汲極區106的形成方法例如是在虛擬閘極形成之後且在第一介電層102形成之前，藉由離子植入法所形成。關於源極/汲極區106的掺質種類、掺質濃度及掺質深度，於此技術領域具有通常知識者可依據需求自行調整。
第二介電層108可在第一介電層102形成之前形成、或在第一介電層102中的溝渠104形成之後形成。在本實施例中，第二介電層108是以在第一介電層102形成之前形成為例進行說明，因此所形成的第二介電層108大體上為"一字型"。第二介電層108的材料例如是高介電常數(high-k)材料。高介電常數材料例如是介電常數大於4的介電材料，其可為La2O3、AlO、ZrO2、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfZrON、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(oxynitrides)或上述材料的組合。第二介電層108的形成方法例如原子層沈積法(atomic layer deposition，ALD)、化學氣相沈積法、金屬-有機化學氣相沈積法(metal-organic CVD，MOCVD)、物理氣相沈積法、熱氧化法或上述方法的組合。
此外，在此半導體元件的製作中，更可選擇性地形成界面層110、阻障層112、間隙壁114、接觸窗蝕刻終止層(contact etch stop layer，CESL)116或上述構件之組合，而上述構件的製作方法為此技術領域具有通常技術者所周知，故於此僅進行簡單說明，但並不用以限制本發明的範圍。
在第二介電層108形成之前，可選擇性地於溝渠104中的基底100上形成界面層110。界面層110的材料例如是氧化矽。界面層110的形成方法例如是原子層沈積法、化學氣相沈積法、物理氣相沈積法、熱氧化法或上述方法的組合。
在第二介電層108形成之後且在後續待形成的含Ti金屬層形成之前，可選擇性地於第二介電層108上形成阻障層112，以降低或消除多晶矽虛擬閘極與第二介電層108之間的費米能階釘紮，且可在移除虛擬閘極時作為蝕刻阻障層。此外，阻障層112亦可作為擴散阻障層，以保護第二介電層108。阻障層112的材料例如是TaN或TiN。阻障層112的形成方法例如是原子層沈積法、化學氣相沈積法或物理氣相沈積法。
在虛擬閘極形成之後且在第一介電層102形成之前，可選擇性地於溝渠104的兩側的基底100上形成間隙壁114。間隙壁114的材料例如是氧化矽、氮化矽或氮氧化矽。間隙壁114的形成方法例如是先以化學氣相沈積製程在基底100上形成覆蓋虛擬閘極的間隙壁材料層(未繪示)，再對間隙壁材料層進行回蝕刻製程而形成。
在間隙壁114形成之後且在第一介電層102形成之前，可選擇性地於基底100上形成接觸窗蝕刻終止層116。接觸窗蝕刻終止層116的材料例如是氮化矽、具有壓應力或張應力的氮化矽或下方具有氧化矽墊層的氮化矽。接觸窗蝕刻終止層116的形成方法例如是化學氣相沈積法。
值得注意的是，當本實施例中的NMOS元件整合到互補式金屬氧化物半導體(CMOS)元件的製程中時，會在P型金屬氧化物半導體(PMOS)元件(未繪示)中形成材料為TiN的功函數金屬層(未繪示)，且此TiN功函數層會一併形成在NMOS元件中。此時，本實施例中的NMOS元件更可選擇性地在溝渠104中形成蝕刻終止層117，使得TiN功函數層形成於蝕刻終止層117上。如此一來，當在使用蝕刻製程移除NMOS元件中的TiN功函數金屬層時，可利用蝕刻終止層117作為蝕刻終止層。蝕刻終止層117的材料例如是TaN。
接著，請參照圖1B，進行一個第一物理氣相沈積製程，以於溝渠104中的蝕刻終止層117上形成含Ti金屬層118。含Ti金屬層118例如是TiAl層或Ti層。含Ti金屬層118的厚度例如是2nm至10nm。在形成TiAl層所使用的鈀材中，Ti與Al的比例例如是1：1至1：3。第一物理氣相沈積製程例如是射頻/直流-物理氣相沈積製程，可減少電漿對膜層所造成的破壞。
然後，進行一個第二物理氣相沈積製程，以於溝渠104中的含Ti金屬層118上形成Al層120。Al層120的厚度例如是3nm至10nm。此外，形成Al層120的第二物理氣相沈積製程例如是冷製程。舉例來說，可利用基底100下方之具有冷卻功能的承載座在第二物理氣相沈積製程期間將基底100維持在較低溫度。冷製程的溫度例如是室溫或接近室溫。
接下來，請參照圖1C，進行一個熱製程，使含Ti金屬層118與Al層120進行熱回火，以形成功函數金屬層122。熱製程的溫度例如是200℃至500℃，如460℃。熱製程的操作時間例如是2分鐘至10分鐘。熱製程、第一物理氣相沈積製程與第二物理氣相沈積製程例如是在原位進行、在相同群集工具(cluster tool)中的不同反應室進行、或以不破真空的方式進行。
此外，請同時參照圖1C及圖2A至圖2D，在此熱製程中，含Ti金屬層118與Al層120經由熱回火而相互反應形成TiAl3相金屬層124，而使得功函數金屬層122包括TiAl3相金屬層124。依據含Ti金屬層118與Al層120反應程度的不同及厚度比例的不同，所形成的功函數金屬層122的結構存在多種不同的態樣。
請參照圖2A，當含Ti金屬層118與Al層120完全反應時，功函數金屬層122可為TiAl3相金屬層124的單層結構。
請參照圖2B，當含Ti金屬層118與Al層120未完全反應而剩下部份的含Ti金屬層118與部份的Al層120時，功函數金屬層122包括含Ti金屬層118、TiAl3相金屬層124及Al金屬層120。其中，TiAl3相金屬層124設置於含Ti金屬層118上。Al金屬層120設置於TiAl3相金屬層124上。
請參照圖2C，當含Ti金屬層118與Al層120未完全反應而剩下部份的含Ti金屬層118時，功函數金屬層122包括含Ti金屬層118及TiAl3相金屬層124。TiAl3相金屬層124設置於含Ti金屬層118上。
請參照圖2D，當含Ti金屬層118與Al層120未完全反應而剩下部份的Al層120時，功函數金屬層122包括TiAl3相金屬層124及Al金屬層120。Al金屬層120設置於TiAl3相金屬層124上。
請繼續參照圖1C，於功函數金屬層122上形成金屬材料層126，且金屬材料層126填滿溝渠104。金屬材料層126的材料例如是Al等的低電阻金屬(low resistance metal)材料。金屬材料層126的形成方法例如是物理氣相沈積法。
之後，請參照圖1D，進行一個化學機械研磨製程，以移除位於溝渠104外部的金屬材料層126，而形成填滿溝渠104的金屬層128。然而，金屬層128的形成方法並不以上述方法為限。此外，此化學機械研磨製程可一併移除位於溝渠104外部的功函數金屬層122及蝕刻終止層117，而留下位在溝渠104中的功函數金屬層122及蝕刻終止層117。在進行化學機械研磨製程之後，可在溝渠104中形成包括功函數金屬層122及金屬層128的閘極結構130。
基於上述實施例可知，由於功函數金屬層122是藉由熱製程將由物理氣相沈積製程所形成的含Ti金屬層118及Al層120進行熱回火而形成，所以可有效地降低半導體元件的帶緣功函數。
圖3A至圖3D所繪示為本發明之另一實施例的半導體元件的製造流程剖面圖。圖3A至圖3D是接在圖1B的結構之後繼續進行，且圖3A與圖1B中相同的構件使用相同的標號表示，且於此不再贅述。
首先，請參照圖3A，在圖1B之結構的溝渠104中形成光阻層121，且光阻層121的上表面例如是低於第一介電層102的上表面。
接著，請參照圖3B，移除由光阻層121所暴露的部分Al層120與部份含Ti金屬層118，以於溝渠104中形成Al層120'與含Ti金屬層118'。此外，在此步驟中可一併移除由光阻層121所暴露的部份蝕刻終止層117，以於溝渠104中形成蝕刻終止層117'。如此一來，位於溝渠104側壁上的Al層120'、含Ti金屬層118'與蝕刻終止層117'的高度低於第一介電層102的上表面的高度。部份部分Al層120、部份含Ti金屬層118與部份蝕刻終止層117的移除方法例如是回蝕刻法。
然後，移除光阻層121。光阻層121的移除方法例如是乾式去光阻法或濕式去光阻法。
接下來，請參照圖3C，進行一個熱製程，使含Ti金屬層118'與Al層120'進行熱回火，以形成功函數金屬層122'。其中，功函數金屬層122'的形成方法、製程條件及組成方法與上述實施例中的功函數金屬層122相似，故於此不再贅述。
之後，於功函數金屬層122'上形成金屬材料層126'，且金屬材料層126'填滿溝渠104。金屬材料層126'的材料例如是Al等的低電阻金屬(low resistance metal)材料。金屬材料層126'的形成方法例如是物理氣相沈積法。
之後，請參照圖3D，進行一個化學機械研磨製程，以移除位於溝渠104外部的金屬材料層126'，而形成填滿溝渠104的金屬層128'。然而，金屬層128'的形成方法並不以上述方法為限。在進行化學機械研磨製程之後，可在溝渠104中形成包括功函數金屬層122'及金屬層128'的閘極結構130'。
基於上述實施例可知，由於功函數金屬層122'是藉由熱製程將由物理氣相沈積製程所形成的含Ti金屬層118'及Al層120'進行熱回火而形成，所以可有效地降低半導體元件的帶緣功函數。
以下，藉由圖1D及圖3D來說明本實施例的半導體元件。
請先參照圖1D，半導體元件包括基底100、閘極結構130、第二介電層108及源極/汲極區106。基底100上具有第一介電層102，且第一介電層102中具有溝渠104。閘極結構130設置於溝渠104中的基底100上，且包括功函數金屬層122及金屬層128。功函數金屬層122設置於溝渠104中，且包括TiAl3相金屬層124(請參照圖2A至圖2D)。金屬層128填滿溝渠104。第二介電層108設置於閘極結構130與基底100之間。源極/汲極區設106置於閘極結構130兩側的基底100中。此外，半導體元件更可選性地包括界面層110、阻障層112、間隙壁114、接觸窗蝕刻終止層116、蝕刻終止層117或上述構件之組合。界面層110設置於基底100與第二介電層108之間。阻障層112設置於第二介電層108與閘極結構130之間。間隙壁114設置於閘極結構130的側壁上。接觸窗蝕刻終止層116覆蓋間隙壁114及部分基底100。蝕刻終止層117設置於溝渠104中，且功函數金屬層122設置於蝕刻終止層117上。此外，半導體元件中各構件的材料、形成方法及功效已於上述實施例進行詳盡地說明，故於此不再贅述。
此外，圖3D的半導體元件與圖1D的半導體元件的差異僅在於：位於溝渠104側壁上的功函數金屬層122'的高度低於第一介電層102的上表面的高度，以及金屬層128'的形成大致呈"T字型"。
基於上述實施例可知，由於功函數金屬層122、122'包括TiAl3相金屬層124，可使得半導體元件具有較佳的電性表現。
圖4所繪示為本發明之另一實施例的半導體元件的剖面圖。
圖4的半導體元件與圖1D的半導體元件的差異在於：圖1D的第二介電層108及阻障層112大體上為"一字型"，而圖4的第二介電層108'及阻障層112'大體上為"U字形"。產生此差異的原因在於，圖1的第二介電層108及阻障層112是在第一介電層102形成之前形成，而圖4的第二介電層108'及阻障層112'是在第一介電層102中的溝渠104形成之後形成。在圖4的半導體元件中，與圖1D的半導體元件相同的構件使用相同的標號表示，且省略其說明。
同樣地，由於圖4的半導體元件中的功函數金屬層122包括TiAl3相金屬層124，因此可使得半導體元件具有較佳的電性表現。
此外，於此技術領域具有通常知識者參照上述實施例可推知圖4中大體上為"U字形"的第二介電層108'及阻障層112'也可應用於圖3D的結構中，故於此不再贅述。
綜上所述，上述實施例至少具有下列優點：
1. 藉由上述實施例的半導體元件的製造方法，可有效地降低半導體元件的帶緣功函數。
2. 上述實施例的半導體元件具有較佳的電性表現。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．基底
102．．．第一介電層
104．．．溝渠
106．．．源極/汲極區
108、108'．．．第二介電層
110．．．界面層
112、112'．．．阻障層
114．．．間隙壁
116．．．接觸窗蝕刻終止層
117、117'．．．蝕刻終止層
118、118'．．．含Ti金屬層
120、120'．．．Al層
121．．．光阻層
122、122'．．．功函數金屬層
124．．．TiAl3相金屬層
126、126'．．．金屬材料層
128、128'．．．金屬層
130、130'．．．閘極結構
圖1A至圖1D所繪示為本發明之一實施例的半導體元件的製造流程剖面圖。
圖2A至圖2D所繪示為功函數金屬層的各種結構的局部剖面圖。
圖3A至圖3D所繪示為本發明之另一實施例的半導體元件的製造流程剖面圖。
圖4所繪示為本發明之另一實施例的半導體元件的剖面圖。
100．．．基底
102．．．第一介電層
104．．．溝渠
106．．．源極/汲極區
108．．．第二介電層
110．．．界面層
112．．．阻障層
114．．．間隙壁
116．．．接觸窗蝕刻終止層
117．．．蝕刻終止層
122．．．功函數金屬層
128．．．金屬層
130．．．閘極結構
Claims (24)
- 一種半導體元件的製造方法，包括：提供一基底，該基底上已形成有一第一介電層，該第一介電層中具有一溝渠，於該溝渠兩側的該基底中已形成有一源極/汲極區，且於該溝渠中的該基底上已形成有一第二介電層；進行一第一物理氣相沈積製程，以於該溝渠中形成一含Ti金屬層；進行一第二物理氣相沈積製程，以於該溝渠中的該含Ti金屬層上形成一Al層；進行一熱製程，使該含Ti金屬層與該Al層進行熱回火，以形成一功函數金屬層；以及形成填滿該溝渠的一金屬層。
- 如申請專利範圍第1項所述之半導體元件的製造方法，其中該第二介電層是在該第一介電層形成之前形成、或在該第一介電層中的該溝渠形成之後形成。
- 如申請專利範圍第1項所述之半導體元件的製造方法，其中該第二介電層的材料包括一高介電常數材料。
- 如申請專利範圍第1項所述之半導體元件的製造方法，其中該含Ti金屬層包括一TiAl層或一Ti層。
- 如申請專利範圍第4項所述之半導體元件的製造方法，其中在形成該TiAl層所使用的鈀材中，Ti與Al的比例為1：1至1：3。
- 如申請專利範圍第1項所述之半導體元件的製造 方法，其中該第一物理氣相沈積製程包括一射頻/直流-物理氣相沈積製程。
- 如申請專利範圍第1項所述之半導體元件的製造方法，其中該熱製程的溫度為200℃至500℃。
- 如申請專利範圍第1項所述之半導體元件的製造方法，其中該熱製程的操作時間為2分鐘至10分鐘。
- 如申請專利範圍第1項所述之半導體元件的製造方法，其中該熱製程、該第一物理氣相沈積製程與該第二物理氣相沈積製程是在原位進行、在相同群集工具中的不同反應室進行、或以不破真空的方式進行。
- 如申請專利範圍第1項所述之半導體元件的製造方法，在該第二介電層形成之前，更包括於該溝渠中的該基底上形成一界面層。
- 如申請專利範圍第1項所述之半導體元件的製造方法，在該含Ti金屬層形成之前，更包括於該第二介電層上形成一阻障層。
- 如申請專利範圍第1項所述之半導體元件的製造方法，在該第一介電層形成之前，更包括於該溝渠的兩側的該基底上形成一間隙壁。
- 如申請專利範圍第1項所述之半導體元件的製造方法，其中該含Ti金屬層的厚度為2nm至10nm。
- 如申請專利範圍第1項所述之半導體元件的製造方法，其中該Al層的厚度為3nm至10nm。
- 一種半導體元件，包括： 一基底，該基底上具有一第一介電層，且該第一介電層中具有一溝渠；一閘極結構，設置於該溝渠中的該基底上，且包括：一功函數金屬層，設置於該溝渠中，且包括一TiAl3相金屬層；以及一金屬層，填滿該溝渠；一第二介電層，設置於該閘極結構與該基底之間；一界面層，設置於該基底與該第二介電層之間；以及一源極/汲極區，設置於該閘極結構兩側的該基底中。
- 如申請專利範圍第15項所述之半導體元件，其中該功函數金屬層包括：一含Ti金屬層；該TiAl3相金屬層，設置於該含Ti金屬層上；以及一Al金屬層，設置於該TiAl3相金屬層上。
- 如申請專利範圍第16項所述之半導體元件，其中該含Ti金屬層包括一TiAl層或一Ti層。
- 如申請專利範圍第15項所述之半導體元件，其中該功函數金屬層包括：一含Ti金屬層；以及該TiAl3相金屬層，設置於該含Ti金屬層上。
- 如申請專利範圍第18項所述之半導體元件，其中該含Ti金屬層包括一TiAl層或一Ti層。
- 如申請專利範圍第15項所述之半導體元件，其中該功函數金屬層包括： 該TiAl3相金屬層；以及一Al金屬層，設置於該TiAl3相金屬層上。
- 如申請專利範圍第20項所述之半導體元件，其中該含Ti金屬層包括一TiAl層或一Ti層。
- 如申請專利範圍第15項所述之半導體元件，其中該第二介電層的材料包括一高介電常數材料。
- 如申請專利範圍第15項所述之半導體元件，更包括一阻障層，設置於該第二介電層與該閘極結構之間。
- 如申請專利範圍第15項所述之半導體元件，更包括一間隙壁，設置於該閘極結構的側壁上。
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| TW100118287A TWI521608B (zh) | 2011-05-25 | 2011-05-25 | 半導體元件及其製造方法 |
Applications Claiming Priority (1)
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| TW100118287A TWI521608B (zh) | 2011-05-25 | 2011-05-25 | 半導體元件及其製造方法 |
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