TWI521441B - 運用ｒｆｉｄ之多插槽伺服器管理技術 - Google Patents

Description

運用RFID之多插槽伺服器管理技術 發明領域

本發明大致上係有關於電腦系統，及更明確言之，係有關於具有多個處理器之伺服器的初始化(initialization)與管理。

發明背景

運算系統愈來愈複雜。隨著運算系統含括更多個處理器、更多插槽、及更多特有互連方案，初始化處理變得負擔沈重且耗時。針對具有多個處理器之伺服器系統，諸如4-路(way)及8-路系統(未喪失一般性)，於系統初始化處理期間，耗用在判定組織結構內部處理器的有效網絡之時間及勞力一直在成長中。於某些運算系統中，相當大部分此種增加的初始化處理已經被推向基本輸出入系統(BIOS)進行處理。使用BIOS透過系統互連體來查詢處理器具體實現系統拓樸學之探索工作無效率，但為目前系統所需。隨著運算系統擴充至組織結構上的又更多個處理器及伺服器組件，此項擴充初始化處理的時間及努力對系統的啟動(booting)效能造成負面影響。

依據本發明之一實施例，係特地提出一種運算系統包含多個處理器，各個處理器包括一射頻(RF)識別(ID)標籤來透過一RF信號而廣播與該處理器相關聯之RFID標籤資料，各個處理器透過一系統互連體而耦接至多個其它處理器；耦接至該等處理器中之至少一者之一平台控制中樞器(PCH)，該PCH包括一RFID接收器來接收得自該等處理器上之RFID標籤之RF信號，及多個RFID暫存器來儲存接收自該等處理器之RFID標籤資料；及耦接至該PCH之一快閃記憶體來儲存一基本輸出入系統(BIOS)，該BIOS係用來從該PCH中的該等RFID暫存器讀取RFID標籤資料而判定用於該系統互連體之一最佳路由表。

圖式簡單說明

本發明之特徵及優點由後文本發明之詳細說明部分將變得更為彰顯，附圖中：

第1圖為依據本發明之一實施例一種運算系統之略圖；

第2圖為略圖顯示依據本發明之一實施例的RFID標籤內容；

第3圖為略圖顯示依據本發明之一實施例的路由表實例；

第4圖為依據本發明之一實施例的系統初始化處理期間之流程圖；及

第5圖為依據本發明之一實施例的系統初始化處理期間之流程圖。

較佳實施例之詳細說明

本發明之實施例為一種使用嵌置於運算系統內部之處理器的射頻識別(RFID)標籤來協助系統初始化(initialization)處理之系統及方法。除了系統互連體外，RFID標籤提供於初始化處理期間，對運算系統之其它組件的分開通訊路徑。當運算系統係電源開時，系統的各個處理器可使得其RFID標籤廣播有關處理器的互連體位置及初始化態之資料。於一個實施例中，RFID標籤可藉在運算系統之平台控制中樞器(PCH)的RFID接收器感測，及各個處理器之互連體位置及初始化態資料可被儲存於PCH內部之選定暫存器。於系統初始化處理期間當BIOS執行時，BIOS可接取此等PCH暫存器來獲得處理器的資料。互連體位置及初始化態資料可由BIOS用來選擇最佳路由表，及至少部分基於該最佳路由表及RFID標籤資料來組配運算系統內部之虛擬網絡，而無需透過系統互連體個別地詢問各個處理器。如此導致改良的系統啟動(boot)時間，及確保最佳無鎖死路由路徑係用於互連。當部署提供RAS(可靠性、可利用性、及可服務性)增高之系統時，無鎖死路由路徑可能相當重要。

說明書中述及本發明之「一個實施例」或「一實施例」係表示關聯該實施例所述之特定特徵、結構或特性係含括於至少一個本發明之實施例。如此，在全文說明書各處中出現「於一個實施例中」一詞並非必要全部皆係指同一個實施例。

於一個實施例中，本發明可於支援商業上得自英特爾公司(Intel Corporation)之快速路徑互連體(QPI)技術之運算系統執行，但其它系統互連體也可使用。QPI乃用於若干英特爾處理器的高速封包化之點對點互連體。窄高速鏈路允許處理器於分散式共享記憶體型別平台架構通訊。比較早期前端匯流排架構，QPI提供具有低延遲之遠較高帶寬。QPI具有有效架構，允許達成比較先前技術更加互連的效能。其提供對低延遲及高擴充性而言為最佳化之監聽(snoop)協定，以及封包及線道結構允許異動處理之快速完成。可靠性、可利用性、及可服務性(RAS)特徵係內建於該架構來滿足關鍵任務(mission-critical)伺服器的需求。

運算系統初始化處理程序之開始係供電，穩定化全部關鍵性計時電路，及然後，控制多個復置信號之釋放，使得運算系統將以可預測的受控制的方式開始操作。於此脈絡中，復置係定義為建立初始硬體狀態之基於硬體事件之一集合。初始化(initialization)係定義為為復置之後，準備硬體用於啟動(boot)韌體之執行的指令序列集合。然後，啟動韌體(或BIOS)準備系統針對作業系統(OS)的載入及移交控制給作業系統。此等硬體活動及啟動韌體活動之一項目標係使得其有效完成任務，因而一旦可能時，控制可迅速地移交給OS。此點對於必須落在四或五個9的可靠度之系統特別重要。在該等系統，一個曆年內只允許系統啟動一次或兩次。無可避免地系統啟動處理程序必須儘可能地快速來使得系統管理器有較大彈性來伺服該運算系統。

當運算系統首次復置而BIOS開始執行時，其中一項任務係探索哪些資源為可資利用以及該等資源如何互連。多項硬體功能在此扮演角色，如同啟動程式(bootstrap)處理器當其個別地組配處理器插槽時般。但確屬系統啟動程式處理器(SBSP)檢驗其可取得的資訊，及透過有系統之處理程序來判定存在有哪些資源、哪些資源具功能性、資源是否在降級態，及然後以最佳的可靠的方式組配該等資源準備供OS使用。此一處理程序係稱作拓樸學探索。

於既有系統中，於系統初始化期間，QPI拓樸學探索係藉駐在處理器之電力控制單元(PCU)之軟體執行。但拓樸學探索只可以此種方式針對距QPI網絡上的BIOS兩次交換以內的處理器進行。一個實例中系統具有八個插槽，及至多八個處理器組配成「風車」或環狀架構，如此典型地表示六個插槽的QPI鏈路無法藉在連結至該等插槽之處理器的PCU上跑的P碼(Pcode)組配。取而代之，BIOS必須針對該等六個處理器組配QPI鏈路作為QPI探索處理的一部分。為了達成此項目的，BIOS必須探索在系統互連體的各個QPI鏈路；若鏈路並非直接地連結至執行BIOS的處理器，則BIOS訓練該鏈路進行緩慢操作模式；探索任何額外處理器插槽能力(諸如支援虛擬網絡(VN)0或VN1)；確保所探索的QPI路由拓樸學中並無鎖死；確保基於所探索的鏈路該拓樸學為最佳；確定QPI鏈路是否有任何錯誤；及最後，訓練全部鏈路作最快操作模式。BIOS QPI探索處理典型地耗時數十分鐘進行(例如於目前4-路及8-路系統上)，且於某些情況下，只能確保無鎖死路由路徑，但非最佳QPI組態。此外，除非直到拓樸學探索完成，否則BIOS無法得知架設在遠端插槽的處理器未能通過處理器的內建式自測試(BIST)的任一構面。

本發明之實施例藉使用埋設在處理器之RFID標籤而改良針對系統互連體之拓樸學探索處理程序。第1圖為依據本發明之一實施例一種運算系統之略圖。於一特定組態中，運算系統100顯示8處理器，但於其它運算系統中可使用不同數目的處理器及不同組態。運算系統100的各個處理器係連結至主機板的一個實體插槽(圖中未顯示)。於若干具體實現，可能安裝比可用插槽更少的處理器。舉例言之，運算系統可提供8插槽，但只有六個插槽駐有處理器。探索哪些插槽安裝有處理器，及該等處理器中之哪一者係經初始化而具有功能，可依據本發明之實施例執行。如第1圖之實例組態所示，運算系統100包括處理器0 102、處理器1 104、處理器2 106、處理器3 108、處理器4 110、處理器5 112、處理器6 114及處理器7 116。各個處理器包含用來控制處理器之供電啟動與初始化之電力控制單元(PCU)(圖中未顯示)。於一個實施例中，一個插槽可只有三個鏈路。如此，於本系統組態實例中，處理器0 102可具有至處理器1 104、處理器7 116、及處理器4 110之鏈路。處理器1 104可具有至處理器0 102、處理器2 106、及處理器5 112之鏈路。其它處理器可具有如圖所示之鏈路。

於第1圖所示組態實例中，處理器0 102也可用作為系統啟動程式處理器(SBSP)且具有直接媒體介面(DMI)連結至平台控制中樞器(PCH) 118。PCH 118包含晶片組件來控制運算系統中其它組件(為求簡明而圖中未顯示)之通訊及操作。PCH控制運算系統之電源啟動程序。PCH 118包括可管理性引擎(ME)。ME包括微控制器來允許遠端接取與管理運算系統，即使系統係關閉亦如此。ME 142可透過邊帶通訊頻道而與處理器通訊，及透過網路(未顯示於第1圖)而與其它運算平台通訊。運算系統100也包括透過串列周邊介面(SPI)而耦接PCH之記憶體144，其係儲存BIOS 120。於一個實施例中，BIOS 120在處理器0 102之處理核心上執行。典型地，於系統初始化處理期間，ME及處理器內部的PCU係在BIOS之前執行。

於本發明之實施例中，各個處理器包含RFID標籤。如第1圖所示，處理器0 102包括RFID標籤0 122，處理器1 104包括RFID標籤1 124，處理器2 106包括RFID標籤2 126，處理器3 108包括RFID標籤3 128，處理器4 110包括RFID標籤4 130，處理器5 112包括RFID標籤5 132，處理器6 114包括RFID標籤6 134，及處理器7 116包括RFID標籤7 136。各個RFID標籤如習常已知係透過RF信號而發射有關處理器之資料。PCH 118包含用以接收來自RFID標籤之RF信號的RFID接收器138。各個RFID標籤的資料獨特地識別RFID標籤埋設於其中之該處理器。埋設RFID標籤於處理器係描述於美國專利申請案，名稱「商業包裝中微電子系統之射頻重新組態」，申請人Shahidzadeh等人，案號12/592,212，申請日2009年11月20日，讓與本案之相同受讓人且係以引用方式併入此處。

RFID接收器130接收RF信號及傳送含在RF信號的RFID標籤資料給PCH。PCH判定RFID標籤資料係來自於哪一個處理器，及將該RFID標籤資料儲存於該PCH內部之選定的一或多個RFID暫存器140。一旦來自一或多個處理器之資料儲存於RFID暫存器，ME142及BIOS 120可接收RFID暫存器且使用該資料用於系統初始化目的，包括決定系統互連體拓樸學及探索。因該項資料係在系統供電啟動過程的早期為可接取，故可縮短總系統初始化時間，原因在於當執行系統初始化工作(諸如判定最佳路由組態)時，ME及/或BIOS可使用可用資料，而非透過QPI鏈路來明確地及分開地詢問處理器。對有4或更多個處理器之伺服器而言，判定最佳無鎖死路徑安排典型地為困難工作，但於本發明之實施例中，若ME及/或BIOS在探索前知曉安裝哪些處理器，則詢查表可用於路徑安排，替代複雜的耗時的蠕動(crawling)演算法則。

於其它實施例中，RFID標籤可透過進入南橋(south bridge)晶片組(I/O控制中樞器(ICH))之總擁有成本(TCO)埠，而藉基帶管理控制器(BMC)存取。

第2圖為略圖顯示依據本發明之一實施例的RFID標籤200內容。於一個實施例中，RFID標籤包括下列資料欄位。於其它實施例中，有關處理器之其它資料也可儲存於RFID標籤及發射給PCH。插槽識別符(ID) 200可以是獨特地識別發射RFID標籤之處理器實體位置所在的主機板上之處理器插槽的數字。於一個有八個插槽之實施例中，插槽ID可以是0至7的任何數字。於其它實施例中，可使用識別插槽之其它數字或指標。能力ID204可界定處理器的能力，且可包括中央處理單元(CPU) ID。

內建式自測試(BIST)態206包括針對該處理器之BIST處理結果，包括快取結果、I/O結果等。BIST結果可以藉處理器因電源啟動而測定。當處理器包括多個核心時，BIST態可包括針對各個核心之BIST結果(亦即特定核心BIST結果)。BIST結果含括在RFID標籤資料，提供優於目前方法及系統之優點，其對處理器提供將BIST結果載入處理器內部的EAX暫存器，EAX暫存器只能由BIOS(當第一BIOS碼提取時，且只用於本地BIST結果，而非遠端BIST結果)透過QPI鏈路(其只能用在系統互連體拓樸學及探索處理完成後)為可接取。遠端BIST結果為不可見，直到透過QPI鏈路探索之後且已經擇定SBSP韌體之後。但於本發明之實施例中，將BIST結果儲存在PCH之RFID暫存器，允許BIOS早期接取BIST結果，而無需直接詢問處理器。如此針對有大於四個插槽之系統獲得較快的啟動自測試(POST)操作，且允許在探索前選擇最佳路徑安排。於FRB(錯誤反彈啟動)情況下，BIOS需要知曉哪些CPU核心及快取截割片未能通過其相關聯之BIST測試。BIOS將解除未能通過測試的任何核心及快取截割片之作動，但要求復置。使用本發明之實施例，BIOS將知曉哪些核心及快取截割片必須被解除作動，其將允許復置融合成為單一事件。此外，在利用核心及快取截割片用於POST或平台操作前，因BIOS現在已知核心及快取截割片有誤，故可將其解除作動而不危害運轉時間錯誤。如此將導致更穩定且更穩健的平台，原因在於代碼將不會在錯誤硬體上執行。

此外，從插槽ID及能力ID，BIOS可關聯節點ID，及在探索前，知曉哪些處理器係安裝在該運算系統、可能的QPI鏈路數目、及正確的無鎖死路徑安排。如此允許BIOS基於運算系統之動態改變中的拓樸學及處理器的BIST結果，針對各個所支援的RAS模式而維持最佳路由表。如此可在初始架構BIOS提取期間，但在QPI探索前完成。每個插槽可有多於一個節點ID(各自相對應於邏輯處理器)。BIST結果可以是零(指示無誤)或非零(指示於BIST期間於處理器發生錯誤)。

第3圖為略圖顯示依據本發明之一實施例的路由表實例。可以有任何數目之路由表儲存在運算系統。於一個實施例中，針對安裝在運算系統之各個獨特數目之處理器，可預先決定一最佳路由表。舉例言之，若架設的處理器數目為8，則可選擇預定最佳路由表。若系統組態改變(例如若處理器中之一或多個故障而無法運作)，則可選擇相對應於新的組態之不同的最佳路由表。最佳路由表可預先決定及儲存在快閃記憶體或PCH。當安裝的處理器數目少於處理器的最大數目時，某些插槽的使用情況可藉使用規則所明訂。

於一個實施例中，為了使用拓樸學實例達成無鎖死路徑安排，要求兩個虛擬網絡(VN0及VN1)。於一個實施例中，源自於偶編號節點之訊息使用VN0，源自於奇編號節點之訊息使用VN1，及橫過最末交換至目的地的訊息切換成VN0。

第4圖為依據本發明之一實施例的系統初始化處理期間之流程圖。於方塊400，PCH 118使得系統中的各個處理器循序啟動電力。於一個實施例中，如此可藉對各個處理器宣告XXRESET信號而初始化。各個處理器至少將BIST結果、其插槽ID及其能力ID儲存於其RFID標籤，及依據已知RF方法廣播RFID標籤。於方塊402，PCH於藉RFID接收器138感測之RF信號中接收來自處理器之RFID標籤，及儲存料於RFID暫存器140。於一個實施例中，可以有與各個插槽相關聯之RFID標籤之一集合。當無資料儲存在關聯一插槽的RFID暫存器時，BIOS可推定供電啟動該處理器有誤，或插槽是空的。於方塊404，一旦RFID標籤資料已經儲存，於一個實施例中，PCH 118可解除宣告XXRESET信號，藉此允許BIOS開始從快閃記憶體提取代碼。其次，於方塊406，BIOS 120針對已經廣播其RFID標籤之處理器，從RFID暫存器140執行及讀取RFID標籤資料。於方塊408，BIOS基於可用處理器特性、已占用的插槽、及BIST結果，使用RFID標籤資料來決定最佳路由表。

BIOS也可使用RFID標籤資料來進一步組配運算系統。舉例言之，若RFID標籤資料指示某些插槽並未插有處理器，則可避免嘗試初始化該等空白插槽。於另一個實施例中，若運算系統用戶使用針對目前組配系統為不可行的RAS拓樸學，則BIOS將可即刻對用戶指出此點。

第5圖為依據本發明之一實施例的系統初始化處理期間之流程圖。第5圖描述RFID標籤資料之BIOS及可管理性引擎(ME)處理。於方塊500，BIOS開始啟動自測試(POST)處理。作為POST之一部分，BIOS檢驗RFID暫存器140以便瞭解得自處理器之RFID標籤資料是否已經儲存。於方塊504，若無RFID標籤資料，則ME感測此種情況，因BIOS復置向量不被執行。如此可能表示處理器或處理器核心中之一或多者未能正確地供電啟動，或表示鏈結至該處理器之系統互連體未能初始化。於方塊506，ME發送警示給基帶管理控制器(BMC)及/或系統管理器來報告該項錯誤。若於方塊502檢測得RFID標籤資料，則於方塊508，ME將針對各個處理器之BIST結果登入系統事件日誌且參與正常系統啟動程序。若於方塊502檢測得RFID標籤資料，則於方塊510 BIOS基於從所儲存的RFID標籤資料已知之插槽拓樸學而決定最佳路由表。於方塊512，BIOS基於目前拓樸學，針對運算系統組配QPI虛擬網絡。其次，於方塊514，BIOS針對QPI鏈路之物理及電學特性設定等化(EQ)參數，且開始啟動訓練QPI鏈路為QPI快速模式。於方塊516，BIOS將控制移交給OS。

於其它實施例中，本發明可於支援QPI以外的系統互連體技術之運算系統具體實現，諸如超傳輸聯合(HyperTransport Consortium)定義的超傳輸(HT)或其它互連體。

雖然下列操作可描述為循序處理程序，但實際上其中若干操作可並列地或同時執行。此外，於若干實施例中，操作順序可以重排。

此處所述技術並非限於任何特定硬體或軟體組態；其可應用於任何運算環境或處理環境。該等技術可於硬體、軟體或二者的組合具體實現。該等技術可於在下列可規劃機器上執行的程式具體實現，諸如行動電腦或固定式電腦、個人資料助理器、機上盒、小區式電話及傳呼機、及其它電子裝置，其各自包括一處理器、藉該處理器可讀取之一儲存媒體(包括依電性及非依電性記憶體及/或儲存元件)、至少一個輸入裝置、及一或多個輸出裝置。程式代碼施加至使用輸入裝置所載入之資料而執行所述功能與產生輸出資訊。輸出資訊可施加至一或多個輸出裝置。熟諳技藝人士瞭解本發明可以各種電腦系統組態實施，包括微處理器系統、微電腦、大型電腦等。本發明也可在分散式運算環境實施，此處可藉經由通訊網絡鏈接的遠端處理裝置執行任務。

各程式可以高階程序取向或目的取向程式語言具體實現來與一運算系統溝通。但若屬期望，程式可以組合語言或機器語言具體實現。總而言之，語言可經編譯或解譯。

程式指令可用來使得通用目的或特定目的處理系統以指令規劃而執行此處所述操作。另外，可藉含有有線邏輯組件用以執行操作之特定硬體組件，或藉經規劃的電腦組件與客製化硬體組件之任一種組合執行操作。此處所述方法可提供為電腦程式產品，其可包括機器可讀取媒體其上儲存有指令，該等指令可用來規劃處理系統或其它電子裝置來執行該等方法。此處使用「機器可讀取媒體」一詞包括可儲存或編碼一序列指令供藉機器執行且使得機器執行此處所述方法中之任一者之任何媒體。「機器可讀取媒體」一詞據此而包括但非限於固態記憶體、光碟及磁碟。此外，技藝界常見以一個或另一形式(例如程式、程序、方法、應用程式、模組、邏輯等)述及軟體為採行動作或造成結果。此種表示法只是陳述藉處理系統執行軟體而使得處理器執行動作且產生結果之縮簡形式。

100．．．運算系統

102-116．．．處理器

118．．．平台控制中樞器

120．．．基本輸出入系統(BIOS)

122-136、200．．．RFID標籤

138．．．RFID接收器

140．．．RFID暫存器

142．．．可管理性引擎(ME)

144．．．快閃記憶體

202．．．插槽識別符(ID)

204．．．能力ID

206．．．內建式自測試(BIST)態

400-408、500-516．．．處理方塊

第1圖為依據本發明之一實施例一種運算系統之略圖；

第2圖為略圖顯示依據本發明之一實施例的RFID標籤內容；

第3圖為略圖顯示依據本發明之一實施例的路由表實例；

第4圖為依據本發明之一實施例的系統初始化處理期間之流程圖；及

第5圖為依據本發明之一實施例的系統初始化處理期間之流程圖。

100．．．運算系統

102-116．．．處理器

118．．．平台控制中樞器

120．．．基本輸出入系統(BIOS)

122-136．．．RFID標籤

138．．．RFID接收器

140．．．RFID暫存器

142．．．可管理性引擎(ME)

144．．．快閃記憶體

Claims (19)

1. 一種運算系統，其係包含：多個處理器，各個處理器包括一射頻(RF)識別(ID)標籤來透過一RF信號而廣播與該處理器相關聯之RFID標籤資料，各個處理器透過一系統互連體而耦接至多個其它處理器；耦接至該等處理器中之至少一者之一平台控制中樞器(PCH)，該PCH包括一RFID接收器來接收得自該等處理器上之RFID標籤之RF信號，及多個RFID暫存器來儲存接收自該等處理器之RFID標籤資料；及耦接至該PCH之一快閃記憶體來儲存一基本輸出入系統(BIOS)，該BIOS係用來從該PCH中的該等RFID暫存器讀取RFID標籤資料而判定用於該系統互連體之一最佳路由表。
2. 如申請專利範圍第1項之運算系統，其中該RFID標籤資料包含一處理器的互連體位置及初始化(initialization)態。
3. 如申請專利範圍第2項之運算系統，其中該RFID標籤資料包含針對該處理器之一能力ID，及該互連體位置包含一插槽ID。
4. 如申請專利範圍第2項之運算系統，其中該初始化態包含針對該處理器之內建式自測試(BIST)態。
5. 如申請專利範圍第4項之運算系統，其中該PCH進一步包含一微控制器，用以當RFID標籤資料在該RFID暫存器為該處理器可資利用時，儲存一處理器的BIST態至一系統事件日誌，以及當RFID標籤資料在該RFID暫存器為該處理器所不可利用時，發送一警示給該運算系統之一基帶管理控制器。
6. 如申請專利範圍第1項之運算系統，其中該BIOS至少部分基於該最佳路由表而組配針對該系統互連體之一虛擬網絡而未透過該系統互連體詢問各個處理器。
7. 如申請專利範圍第6項之運算系統，其中該BIOS針對系統互連體鏈路設定等化參數及初始化至快速模式之該等鏈路的訓練。
8. 如申請專利範圍第1項之運算系統，其中該系統互連體包含一快速路徑互連體(Quick Path Interconnect)。
9. 一種初始化一運算系統之方法，其係包含：供電啟動在該運算系統中之多個處理器中的每一處理器，各個處理器包括一射頻(RF)識別(ID)標籤，各個處理器係透過一系統互連體而耦接至多個其它處理器；藉在各個處理器中之該RFID標籤，透過一RF信號而廣播與該處理器相關聯之RFID標籤資料；藉耦接至該等處理器中之至少一者之一平台控制中樞器(PCH)中之一RFID接收器，來接收得自該等處理器上之RFID標籤之RF信號；將得自該等RF信號之RFID標籤資料儲存在該PCH中之多個RFID暫存器；及藉一基本輸出入系統(BIOS)，從該等RFID暫存器讀取RFID標籤資料及使用該RFID標籤資料來判定用於該系統互連體之一最佳路由表。
10. 如申請專利範圍第9項之方法，其中該RFID標籤資料包含一處理器的互連體位置及初始化態。
11. 如申請專利範圍第10項之方法，其中該RFID標籤資料包含針對該處理器之一能力ID，及該互連體位置包含一插槽ID。
12. 如申請專利範圍第10項之方法，其中該初始化態包含針對該處理器之內建式自測試(BIST)態。
13. 如申請專利範圍第12項之方法，其中該PCH包含一微控制器，當RFID標籤資料在該RFID暫存器為該處理器可資利用時，該微控制器將一處理器的BIST態登錄至一系統事件日誌，而當RFID標籤資料在該RFID暫存器為該處理器所不可利用時發送一警示給該運算系統之一基帶管理控制器。
14. 如申請專利範圍第9項之方法，其係進一步包含該BIOS至少部分基於該最佳路由表而組配針對該系統互連體之一虛擬網絡而未透過該系統互連體詢問各個處理器。
15. 如申請專利範圍第14項之方法，其係進一步包含該BIOS針對系統互連體鏈路設定等化參數及初始化至快速模式之該等鏈路的訓練。
16. 如申請專利範圍第15項之方法，其係進一步包含該BIOS將控制移交給一作業系統(OS)。
17. 如申請專利範圍第9項之方法，其中該系統互連體包含一快速路徑互連體(Quick Path Interconnect)。
18. 如申請專利範圍第9項之方法，其係進一步包含於供電啟動自測試(POST)模式期間該BIOS判定最佳路由表。
19. 如申請專利範圍第12項之方法，其係進一步包含該BIOS存取該處理器的BIST態而未透過該系統互連體詢問處理器。