TWI520275B - 記憶裝置與其形成方法 - Google Patents
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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Description
本發明係關於用於快閃EEPROM(電子可抹除可程式化唯讀記憶體)之分離閘極記憶元件，更特別關於可縮小分離閘極記憶元件之密集陣列的元件尺寸之結構。
快閃元件已廣泛應用於商用與軍事的電子裝置與設備中。在快閃記憶元件中，分離閘極結構可減緩堆疊閘極結構的過度抹除現象。然而分離閘極結構及專用的選擇與抹除閘極結構會增加元件尺寸。
本發明一實施例提供之記憶裝置，包括：第一對的分離閘極快閃記憶元件，具有第一共用的共同源極區於半導體主體中，以及第一接點連接至第一共用的共同源極區；第二對的分離閘極快閃記憶元件，具有第二共用的共同源極區於半導體主體中，以及第二接點連接至第二共用的共同源極區；以及導電層，位於半導體主體上，並耦接第一接點與第二接點。
本發明一實施例提供之記憶裝置，包括：第一對的分離閘極快閃記憶元件，具有第一共用的共同源極區於半導體主體中；以及第二對的分離閘極快閃記憶元件，具有第二共用的共同源極區，其中第一對的分離閘極快閃記憶元件與第二
對的分離閘極快閃記憶元件之間以隔離區電性隔離。
本發明一實施例提供記憶裝置的形成方法，且記憶裝置形成於半導體主體中，包括：形成第一對的分離閘極快閃記憶元件，其具有第一共用的共同源極區；形成第二對的分離閘極快閃記憶元件，其具有第二共用的共同源極區；以及將導電層置於第一對與第二對的分離閘極快閃記憶元件上，以連接第一共用的共同源極區與第二共用的共同源極區。
2B-2B、3B-3B、3D-3D‧‧‧切線
100、300B、300D、300F、410、420‧‧‧分離閘極快閃記憶元件
111、311‧‧‧CS區
112‧‧‧半導體主體
113、331‧‧‧第一接點
114‧‧‧導電層
115‧‧‧控制閘極
116‧‧‧浮置閘極
117、313‧‧‧絕緣層
118、321‧‧‧抹除閘極
119、317‧‧‧源極氧化物
120、320‧‧‧選擇閘極
121‧‧‧硬遮罩層
122a、316a‧‧‧第一間隔物
122b、316b‧‧‧第二間隔物
200A、200B、300A、300C、300E‧‧‧半導體表面
210‧‧‧半導體基板
211、430‧‧‧隔離區
220‧‧‧第一方向
230‧‧‧第二方向
301a‧‧‧第一堆疊閘極結構
301b‧‧‧第二堆疊閘極結構
310‧‧‧控制閘極硬遮罩層
312‧‧‧控制閘極多晶層
314‧‧‧浮置閘極多晶層
315‧‧‧浮動閘極氧化層
318‧‧‧WL閘極氧化層
330‧‧‧歐姆金屬化層
340‧‧‧輕掺雜汲極
500、600‧‧‧方法
511、512、513、514、515、516、517、518、611、612、613‧‧‧步驟
第1圖係本發明某些實施例中，一對相鄰之記憶元件的剖視圖；第2A圖係某些實施例中，沿著第一方向之半導體表面與相鄰的隔離區之上視圖；第2B圖係沿著第2A圖之實施例的切線2B-2B之剖視圖；第3A圖係某些實施例中，形成堆疊閘極結構與源極擴散後之半導體表面的上視圖；第3B圖係沿著第3A圖之一對分離閘極快閃記憶元件的3B-3B切線之剖視圖；第3C圖係某些實施例中，沉積與圖案化多晶矽層以形成選擇與抹除閘極後之半導體表面的上視圖；第3D圖係沿著第3C圖之實施例的切線3D-3D之剖視圖；第3E圖係某些實施例中，沿著第二方向進行金屬化後之半導體表面的上視圖；第3F圖係沿著第3E圖之實施例的切線3F-3F之剖視圖；
第4圖係第2A至3F圖之實施例的記憶陣列之電路圖；第5圖係本發明某些實施例中，製作方法的流程圖；以及第6圖係本發明某些實施例中，製作方法的流程圖。
下述內容將搭配圖式說明，並以相同標號標示類似元件，且圖式中的多種結構不一定依比例繪示。在下述內容中，將詳述多種特定實施例以利理解本發明。對本技術領域中具有通常知識者而言，以特定實施例的少量細節即可實施一或多個實施例。在其他實施例中，將以方塊圖的方式說明已知結構與裝置以利理解本發明。
分離閘極記憶元件與堆疊閘極記憶元件相較，具有多種優點如低耗能、高注入效率、不易受短通道效應影響、以及免於過度抹除。在分離閘極記憶元件中的選擇閘極電體可有效擺脫習知堆疊閘極元件之晶片上抹除程序，進而解決過度抹除等問題。某些習知技藝中，共同源極(CS)擴散區沿著連接所有源極的陣列之單一方向形成。共用一共同源極之兩個元件其控制閘極方向的元件尺寸，將受限於分隔控制閘極之主動區中的CS寬度。此外，上述結構中的CS內部頂點的圓潤角落可夾止通道並增加通道電阻，並限制具有分離閘極元件之非揮發性記憶體的尺寸縮小。
綜上所述，本發明藉由隔離源極區只擴散於堆疊閘極結構之間的主動區中的結構，可讓分離閘極快閃記憶元件具有較低的CS電阻與較小的元件尺寸。在本發明之結構中，隔離區下不具有任何CS，可降低CS圓潤效應與CS電阻，進而縮
小陣列中元件之間的距離。沿著共同源極區上的半導體基體形成的金屬層，在程式化與抹除步驟中可提供電位耦合，並沿著某一方向電性連接記憶元件之共同源極以形成CS線。如此一來，本發明之特定結構可減少電阻，且陣列中多個元件上的金屬連接亦減少置頂面積。
第1圖係某些實施例中一對分離閘極快閃記憶元件100的剖視圖，其具有共用的CS(共同源極)區111於半導體主體112中，以及連接至CS區111之第一接點113。第一接點113連接至半導體主體112上的導電層114，而半導體主體112耦接第一接點113至另一對分離閘極快閃記憶元件(未圖示)的第二接點(未圖示)。另一對分離閘極快閃記憶元件之結構與前述之一對分離閘極快閃記憶元件100之結構類似，亦具有另一共用的CS區於半導體主體中，以及連接至另一共用的CS區的第二接點。在後續實施例中，每一對分離閘極快閃記憶元件各自位於對應的主動區上，且每一主動區之間隔有隔離區以電性隔離主動區。上述隔離可避免習知技藝中的角落圓潤效應及通道電阻增加等問題。
分離閘極快閃記憶元件100更包含堆疊閘極結構，其具有控制閘極115於浮置閘極116上，兩者之間隔有絕緣層117。位於堆疊閘極結構側壁上的抹除閘極118位於部份CS區111上，兩者之間隔有源極氧化物119。選擇閘極120與抹除閘極118分別位於堆疊閘極結構的相反兩側上。在某些實施例中，抹除閘極118與選擇閘極120包含多晶矽。硬遮罩層121位於堆疊閘極結構上。第一間隔物122a與第二間隔物122b分別位
於堆疊閘極結構的兩側上，以電性隔離堆疊閘極結構、抹除閘極118、與選擇閘極120。浮置閘極氧化層123隔離浮置閘極與半導體主體112中的通道區。
第2A圖係某些實施例中，沿著第一方向之半導體表面200A與相鄰的隔離區之上視圖。半導體表面200A依照主動模組的形成方法，多個隔離區朝第一方向220形成於半導體主體上。第2B圖係沿著第2A圖之切線2B-2B，包含半導體表面200A之半導體表面200B的剖視圖。半導體基板210如p型半導體基板具有多個平行且相鄰的隔離區211。主動區位於兩個隔離區211之間。多個隔離區211形成交替的主動區與隔離區。隔離區211可為單純的淺溝槽隔離(STI)區，由於STI之尺寸小於局部氧化矽(LOCOS)，因此STI較佳形成於LOCOS上。STI的形成方法可為形成淺溝槽於半導體主體中，再將介電材料填入淺溝槽中，以隔離相鄰的主動區。主動區與隔離區於第二方向230交替的平行排列，如第2A圖所示的實施例。
第3A圖係某些實施例中，形成堆疊閘極結構與源極擴散後之半導體表面300A的上視圖。控制閘極硬遮罩層310係形成於半導體基板210上。源極擴散步驟係沿著第二方向230進行，使主動區仍彼此相隔。上述第二方向230垂直於第一方向220。換言之，共用源極與另一共用源極區的方向，與每一對分離閘極快閃記憶元件的排列逆平行。若半導體基板210為p型，源極掺質可為n+離子並只埋置於兩個堆疊閘極結構之間的CS區311中。上述兩個堆疊閘極結構，可形成用於第一方向220之特定主動層的一對元件。
第3B圖係沿著第3A圖之一對分離閘極快閃記憶元件300B的3B-3B切線之剖視圖。一對分離閘極快閃記憶元件300B包含第一堆疊閘極結構301a與第二堆疊閘極結構301b，兩者共用主動區上的CS區311。第一堆疊閘極結構301a與第二堆疊閘極結構301b係由位於主動層頂部上的第一氧化層或浮置閘極氧化層315、位於浮動閘極氧化層315上的浮置閘極多晶層314(比如多晶矽)、用以絕緣浮置閘極多晶層314與控制閘極多晶層312之絕緣層313(如ONO)、與控制閘極硬遮罩層310所構成。第一間隔物316a與第二間隔物316b圍繞第一堆疊閘極結構301a與第二堆疊閘極結構301b，以提供堆疊閘極結構與圍繞其之其他層狀物之間的絕緣。用以形成第一堆疊閘極結構301a與第二堆疊閘極結構301b之製作方法，先依續形成上述層狀物於半導體基板210上，接著以非等向蝕刻製程向下蝕刻該些層狀物，以形成第一堆疊閘極結構301a與第二堆疊閘極結構301b。非等向蝕刻技術可採用濕蝕刻劑如四氟化碳(CF4)、氫氟酸、氫氧化四甲基銨(TMAH)、或上述之組合，以沿著半導體基板210中的不同方向選擇性蝕刻。接著進行離子佈植製程，以形成CS區311於第一堆疊閘極結構301a與第二堆疊閘極結構301b之間。
第3C圖係某些實施例中，沉積與圖案化多晶矽層以形成選擇與抹除閘極後之半導體表面300C的上視圖。半導體表面300C依照後續製程，形成源極氧化物、字元線(WL)閘極或選擇閘極的氧化物、以及字元線閘極與抹除閘極。多重氧化步驟可用以形成選擇閘極氧化物與源極氧化物。沉積第三導電
層或選擇閘極多晶矽層於所有半導體主體上，圖案化與蝕刻第三導電層以形成選擇閘極320與抹除閘極321。源極氧化物317係位於源極區頂部上。
第3D圖係沿著第3C圖之實施例的切線3D-3D之剖視圖，包含一對分離閘極快閃記憶元件300D。抹除閘極321與選擇閘極320分別位於第一堆疊閘極結構301a或第二堆疊閘極結構301b之兩側上。源極氧化物317位於CS區311上，並位於抹除閘極321下。選擇閘極320係位於WL閘極氧化層318上。
第3E圖係某些實施例中，半導體表面300E的上視圖。進行接點蝕刻製程，以形成開口於源極氧化物中。接著形成歐姆金屬化層330以形成金屬接點於源極區。接點層垂直向上延伸至半導體本體上，以電性接觸所有的不同源極。在某些實施例中，歐姆金屬化層330包含Ti/Al/Ti、Ti/Al/Ti/TiN、或類似的材料結構。
第3F圖係沿著第3E圖之實施例的切線3F-3F之剖視圖，包含一對分離閘極快閃記憶元件300F。在光微影製程移除部份源極氧化物317後，形成連接CS區311之歐姆接點的路徑。歐姆金屬化層330可為垂直位於分離閘極結構上的導電層，並耦接至其他源極區(未圖示)與延伸至CS區中的第一接點331。接著佈植離子化的n+雜質至半導體基板210的主動層中，以形成輕掺雜汲極(LDD)340，進而形成記憶元件之主動通道。
第4圖係第2A至3F圖之實施例的記憶陣列之電路圖。第一對的分離閘極快閃記憶元件410共用一CS並朝第一方向220排列。第二對的分離閘極快閃記憶元件420亦共用一CS
並朝第一方向220排列，且第一對與第二對的分離閘極快閃記憶元件410與420之間隔有隔離區430。第一對與第二對的分離閘極快閃記憶元件410與420彼此以朝第二方向230之金屬接點層相連，以形成CS線。每一對的分離閘極快閃記憶元件之汲極於第一方向相連，以形成位元線(BL)。上述分離閘極快閃記憶元件之閘極沿著第二方向230相連，以形成字元線(WL)。多個分離閘極快閃記憶元件可形成記憶元件的陣列。第4圖中的陣列具有四對分離閘極快閃記憶元件。在操作時，控制電路依據預定偏壓條件施加偏壓至記憶陣列的WL、BL、與CS線，以讀取與寫入個別資料狀態至個別記憶元件。藉由源極側的通道熱電子注入，可進行程式化步驟。多晶至多晶的Fowler-Nordheim(FN)電子由浮置閘極穿隧至相鄰的選擇閘極，即所謂的抹除動作。
第5圖係本發明某些實施例中，方法500的流程圖。方法500係依據第2A-3F圖之實施例進行。可以理解的是，方法500與後述之方法600中，某些步驟可進一步細分為多重步驟，或者某些步驟可合併為單一步驟。上述方法可進一步包含某些未圖示的步驟，及/或省略已圖示的某些步驟。此外，某些實施例中可重新調整方法中步驟的實施順序。上述變化均屬本發明之範疇。
在步驟511中，多個隔離結構如STI位於矽基板上，且主動區與隔離區於第一方向呈交替的重複圖案。在某些實施例中，基板可為半導體晶圓如矽或絕緣層上矽(SOI)晶圓、二元化合物基板如砷化鎵晶圓、三元化合物基板如砷化鋁
鎵、更多元的化合物晶圓、或類似物。形成隔離結構如STI的習知方法包含形成硬遮罩(如氮化矽)於目標溝槽層(包含熱成長墊氧化層)上，並圖案化光阻層於硬遮罩上以定義溝槽結構。在圖案化製程後，經由硬遮罩的開口進行蝕刻以形成凹陷於矽基板的矽區中。絕緣材料如氧化物或其他合適材料係沉積於凹陷中與硬遮罩上。接著進行化學機械研磨(CMP)以移除硬遮罩頂部上的絕緣材料，並平坦化STI區的頂部。上述CMP製程止於硬遮罩上。在平坦化製程後，可由矽基板的頂部上移除硬遮罩。
在步驟512中，形成包含浮置閘極與控制閘極的堆疊閘極結構如下述步驟。某些重要步驟包含形成浮置閘極氧化層、沉積浮置閘極多晶層、形成ONO、沉積控制閘極多晶層、沉積控制閘極硬遮罩、選擇性地非等向蝕刻、以及形成間隔物。
在步驟513中，進行共同源極擴散之步驟包含形成源極區(如n+離子佈植區)於主動區中的堆疊閘極結構之間。形成源極區之離子佈植只進行於兩個堆疊閘極結構之間的開口中，且兩個堆疊閘極結構沿著第一方向排列成對。隔離區於第二方向可分開並隔離上述記憶元件中的源極區。
在步驟514中，形成共同源極氧化層於共同源極區上。源極氧化層之厚度大於WL閘極氧化物。
在步驟515中，WL多晶矽層係沉積於整個晶圓表面上。
在步驟516中，進行光微影與非等向蝕刻以圖案化選擇閘極與抹除閘極的WL多晶層，以及蝕刻多晶層以形成源
極區上的開口。上述步驟將形成每一堆疊閘極之抹除閘極與選擇閘極。
在步驟517中，進行另一微影與接點蝕刻以形成用於源極區中的金屬接點之開口，並形成開口於源極氧化物中，以提供與共同源極相連之歐姆接點路徑。
在步驟518中，經由接點開口沉積金屬層至共同源極。
第6圖係本發明中，依據第2A-3F圖之實施例進行之方法500的流程圖。
在步驟611中，形成第一對的分離閘極快閃記憶元件，其具有第一共用共同源極區。
在步驟612中，形成第二對的分離閘極快閃記憶元件，其具有第二共用共同源極區。在某些實施例中，上述步驟包含分別沉積第一對與第二對的分離閘極快閃記憶元件於第一與第二主動區上，且主動區之間隔有隔離區。上述步驟亦包含沉積堆疊閘極結構，其具有控制閘極位於浮置閘極上，以及形成複合間隔物圍繞堆疊閘極結構。在某些實施例中，第一或第二共用的共同源極區之形成方法係於形成閘極堆疊後進行離子佈植。共同源極區擴散於半導體主體中的主動區中，位於每一對分離閘極快閃記憶元件之堆疊閘極結構之間，且不位於隔離區中。
在步驟613中，導電層係形成於第一對與第二對的分離閘極快閃記憶元件上，並連接第一與第二共用共同源極區。在某些實施例中，進行蝕刻製程以形成開口，且開口可用
以沉積第一接點至第一共同源極。第一接點包含沉積至共同源極區中的金屬層。沿著源極掺質的方向沉積金屬層，可形成所有不同源極間的電性連接。
可以理解的是，本技術領域中具有通常知識者在理解或閱讀上述說明說與對應圖式後，所產生的等效置換或改良均屬本發明範疇。此外可依需要組合說明書中某一實施方式的特定結構與其他實施方式的特定結構。此外，用語「包含」、「具有」、或其他類似用語與「包括」的意義相近。可以理解的是，說明書中的結構、層、或元件之尺寸與之間的對應方向性用語僅用以簡化說明與方便理解，實際上的尺寸或方向可能與說明書中的尺寸與方向不同。
如此一來，本發明關於形成分離閘極快閃記憶元件的結構，藉由只擴散於堆疊控制閘極結構之間的主動區中被隔離的源極區，可讓分離閘極快閃記憶元件具有較低CS電阻與較小元件尺寸。上述結構中沒有任何CS位於隔離區下，可減少CS圓潤效應與CS電阻，進而縮小陣列中元件之間的間距。金屬層係沿著共同源極區上的半導體主體形成，在程式化與抹除步驟中可提供電位耦合，其電性連接記憶元件之共同源極的方向可形成CS線。如此一來，上述特定結構可降低電阻，而位於陣列中多個元件上的金屬連接可縮小置頂面積。
在某些實施例中，記憶裝置包括第一對的分離閘極快閃記憶元件，其具有第一共用的共同源極區於半導體主體中，以及第一接點連接至第一共用的共同源極區；第二對的分離閘極快閃記憶元件，其具有第二共用的共同源極區於半導體
主體中，以及第二接點連接至第二共用的共同源極區；以及導電層位於半導體主體上，並耦接第一接點與第二接點。
在某些實施例中，記憶裝置包括第一對的分離閘極快閃記憶元件，其具有第一共用的共同源極區於半導體主體中；以及第二對的分離閘極快閃記憶元件，其具有第二共用的共同源極區，其中第一對的分離閘極快閃記憶元件與第二對的分離閘極快閃記憶元件之間以隔離區電性隔離。上述第一與第二共用的共同源極區分別埋置於半導體主體中的第一主動區與第二主動區中，且第一主動區與第二主動區之間隔有隔離區。
在某些實施例中，記憶裝置的形成方法包括：形成第一對的分離閘極快閃記憶元件，其具有第一共用的共同源極區；形成第二對的分離閘極快閃記憶元件，其具有第二共用的共同源極區；以及將導電層置於第一對與第二對的分離閘極快閃記憶元件上，以連接第一共用的共同源極區與第二共用的共同源極區。
210‧‧‧半導體基板
300F‧‧‧分離閘極快閃記憶元件
311‧‧‧CS區
316a‧‧‧第一間隔物
316b‧‧‧第二間隔物
313‧‧‧絕緣層
320‧‧‧選擇閘極
321‧‧‧抹除閘極
317‧‧‧源極氧化物
310‧‧‧控制閘極硬遮罩層
312‧‧‧控制閘極多晶層
314‧‧‧浮置閘極多晶層
315‧‧‧浮動閘極氧化層
318‧‧‧WL閘極氧化層
330‧‧‧歐姆金屬化層
331‧‧‧第一接點
340‧‧‧輕掺雜汲極
Claims (11)
- 一種記憶裝置，包括：一第一對的分離閘極快閃記憶元件，位於一半導體主體上，且各自包括一堆疊閘極於橫向的一第一方向與一抹除閘極之間隔有一間隔物，一第一共用的共同源極區於該半導體主體中的一第一位置，該第一位置位於該第一對的分離閘極快閃記憶元件之該些堆疊閘極之間，其中該第一對的分離閘極快閃記憶元件的該些抹除閘極包括分開的抹除閘極位於該第一共用的共同源極區的相反兩側上；以及一第一接點垂直延伸於該第一對的分離閘極快閃記憶元件的該些抹除閘極之間，並垂直延伸至該第一共用的共同源極區；一第二對的分離閘極快閃記憶元件，與該第一對的分離閘極快閃記憶元件相隔於一第二方向，且該第二方向垂直於該第一方向，其中該第二對的分離閘極快閃記憶元件各自包括一堆疊閘極於橫向的該第一方向與一抹除閘極之間隔有一間隔物；一第二共用的共同源極區於該半導體主體中的一第二位置，該第二位置位於該第二對的分離閘極快閃記憶元件之該些堆疊閘極之間，其中第二對的分離閘極快閃記憶元件的該些抹除閘極包括分開的抹除閘極位於該第二共用的共同源極區的相反兩側上；以及一第二接點垂直延伸於該第二對的分離閘極快閃記憶元件 的該些抹除閘極之間，並垂直延伸至該第二共用的共同源極區；以及一導電層，位於該半導體主體上，並耦接該第一接點與該第二接點。
- 如申請專利範圍第1項所述之記憶裝置，其中該些第一對與第二對的分離閘極快閃記憶元件分別位於一第一主動區與一第二主動區上，且該第一主動區與該第二主動區之間隔有一隔離區。
- 如申請專利範圍第1項所述之記憶裝置，其中每一該些分離閘極快閃記憶元件各自包括：一堆疊閘極結構，包括一控制閘極於一浮置閘極上；一抹除閘極，位於部份該共用的共同源極區上的該堆疊閘極結構之側壁上；以及一選擇閘極，與該抹除閘極分別位於該堆疊閘極結構的相反兩側上。
- 一種記憶裝置，包括：一第一對的分離閘極快閃記憶元件，包括：一第一抹除閘極位於一第一堆疊閘極的第一側上；一第二抹除閘極位於一第二堆疊閘極的第二側上，其中該第二抹除閘極與該第一抹除閘極於一第一方向相隔；一第一共用的共同源極區位於一半導體主體中，並位於該第一抹除閘極與該第二抹除閘極下；以及一第一接點垂直延伸於該第一抹除閘極與該第二抹除閘極之間，並垂直延伸至該第一共用的共同源極區。
- 如申請專利範圍第4項所述之記憶裝置，更包括一第二對的分離閘極快閃記憶元件，具有一第二共用的共同源極區，其中該第一對的分離閘極快閃記憶元件與該第二對的分離閘極快閃記憶元件之間以一隔離區電性隔離。
- 如申請專利範圍第5項所述之記憶裝置，其中該第一共用的共同源極區與該第二共用的共同源極區，係分別埋置於一半導體主體之一第一主動區與一第二主動區中，且該第一主動區與該第二主動區隔有該隔離區。
- 如申請專利範圍第6項所述之記憶裝置，其中該第一共用的共同源極區與該第二共用的共同源極區位於一第一方向，而每一對的分離閘極快閃記憶元件之該些分離閘極快閃記憶元件朝一第二方向排列，且該第一方向與該第二方向逆平行。
- 如申請專利範圍第6項所述之記憶裝置，更包括一接點層垂直延伸至該半導體主體上以於一第一方向連接該第一與第二共用的共同源極區，而每一對的分離閘極快閃記憶元件之該些分離閘極快閃記憶元件朝一第二方向排列，且該第一方向與該第二方向逆平行，其中該接點層包括：一第一接點，經由一源極氧化層中的開口延伸至該第一共用的共同源極區中；以及一導電層，垂直地位於該第一接點上，使第一對的分離閘極快閃記憶元件之該第一接點連接至第二對的分離閘極快閃記憶元件之一第二接點，其中該源極氧化物位於該些第一與第二共用的共同源極區上。
- 一種記憶裝置的形成方法，且該記憶裝置形成於一半導體主體中，包括：形成一第一對的分離閘極快閃記憶元件，其各自包括一堆疊閘極與一抹除閘極形成於一半導體主體上，且該堆疊閘極於橫向的一第一方向與該抹除閘極之間隔有一間隔物，其中該第一對的分離閘極快閃記憶元件的該些抹除閘極位於該些閘極堆疊的相反兩側上；形成一第一共用的共同源極區於該第一對的分離閘極快閃記憶元件的該些堆疊閘極之間，與該第一對的分離閘極快閃記憶元件的該些抹除閘極下的該半導體主體中；形成一第一接點於該些抹除閘極之間，且該第一接點連接至該第一共用的共同源極區；形成一第二對的分離閘極快閃記憶元件，與該第一對的分離閘極快閃記憶元件相隔於一第二方向，且該第二方向垂直於該第一方向，其中該第二對的分離閘極快閃記憶元件各自包括一堆疊閘極與一抹除閘極形成於一半導體主體上，且該堆疊閘極於橫向的一第一方向與該抹除閘極之間隔有一間隔物，其中該第二對的分離閘極快閃記憶元件的該些抹除閘極位於該些閘極堆疊的相反兩側上；形成一第二共用的共同源極區於該第二對的分離閘極快閃記憶元件的該些堆疊閘極之間，與該第二對的分離閘極快閃記憶元件的該些抹除閘極下的該半導體主體中；以及形成一第二接點於該些抹除閘極之間，且該第二接點連接至該第二共用的共同源極區；以及 將一導電層置於該些第一對與第二對的分離閘極快閃記憶元件上，以連接該第一接點與該接點。
- 如申請專利範圍第9項所述之記憶裝置的形成方法，更包括：將第一對與第二對的分離閘極快閃記憶元件分別置於一第一主動區與一第二主動區上，其中該第一主動區與該第二主動區之間隔有一隔離區；以及形成一堆疊閘極結構，其包括一控制閘極於一浮動閘極上，且該堆疊閘極結構被一複合間隔物包圍，其中該些第一與第二共用的共同源極區係擴散於該半導體主體中的多個主動區中，位於每一對的分離閘極快閃記憶元件之該些堆疊閘極結構之間，且不位於該隔離區中。
- 如申請專利範圍第9項所述之記憶裝置的形成方法，更包括沉積一金屬層至該些第一與第二共用的共同源極區中，以及沿著佈植源極的方向沉積該金屬層，並形成電性連接於該第一共用的共同源極區與該第二共用的共同源極區之間。
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