[go: up one dir, main page]

TWI520271B - 記憶體裝置及製造其之方法 - Google Patents

記憶體裝置及製造其之方法 Download PDF

Info

Publication number
TWI520271B
TWI520271B TW101123940A TW101123940A TWI520271B TW I520271 B TWI520271 B TW I520271B TW 101123940 A TW101123940 A TW 101123940A TW 101123940 A TW101123940 A TW 101123940A TW I520271 B TWI520271 B TW I520271B
Authority
TW
Taiwan
Prior art keywords
memory
layer
electrode
adjacent
bit line
Prior art date
Application number
TW101123940A
Other languages
English (en)
Other versions
TW201308519A (zh
Inventor
小山一英
Original Assignee
新力股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 新力股份有限公司 filed Critical 新力股份有限公司
Publication of TW201308519A publication Critical patent/TW201308519A/zh
Application granted granted Critical
Publication of TWI520271B publication Critical patent/TWI520271B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0149—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H10N70/026—Formation of switching materials, e.g. deposition of layers by physical vapor deposition, e.g. sputtering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8416—Electrodes adapted for supplying ionic species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • General Engineering & Computer Science (AREA)

Description

記憶體裝置及製造其之方法
本發明提供：一種記憶體裝置，其包含能夠儲存與一電阻變化層之電特性之變化有關之資訊之記憶體元件；及一種製造記憶體裝置之方法。
作為已投入實際使用之一微型記憶體，存在一DRAM(動態RAM)，其中一單元具有一1T(電晶體)/1C(電容器)結構。目前，使用一40奈米至30奈米生產程序來大量生產具有6F2(F：特徵尺寸，一位元線與一字線之半節距)之一單元尺寸之一產品(例如，參閱Y.K.Park等人之「Fully Integrated 56 nm DRAM Technology for 1 Gb DRAM」(「2007 Symposium on VLSI Technology Digest of Technical Papers」之第190頁至191頁)及Changhyun Cho等人之「A 6F2 DRAM Technology in 60 nm era for Gigabit Densities」(「2005 Symposium on VLSI Technology Digest of Technical Papers」之第36頁至37頁))。
近年來，積極開發可執行一快速重寫/讀取操作且有利於小型化之一電阻變化非揮發性記憶體(ReRAM：電阻RAM。一元件具有一記憶功能，使得一電場被施加至該元件以改變電阻，且維持此狀態)作為下一代記憶體之首要候選者。
為使ReRAM配置成一陣列且穩定操作，吾人研究將一 1T(電晶體)/1R(電阻)型記憶體元件(其中一單元具有一選擇元件(存取電晶體)及一電阻變化元件)作為一基本組態。該電阻變化元件(記憶體元件)具有(例如)一組態，其中具有與電阻之一可逆變化有關之一記憶功能之一記憶層係插置於一上電極與一下電極之間。
當一ReRAM中實現一微型單元時，製造其中上述1T/1CDRAM單元用作為一基座之一結構，且用該ReRAM之電阻變化層代替DRAM之電容器部分。相應地，預期可建構與已大量生產之微型DRAM程序相容之一程序流程。
就DRAM而言，一單一BL(位元線)、一單一WL(字線)及一單元共同板極係連接至一單元。板極電位被確定為Vc/2且BL被設定為GND或Vc以儲存1/0。順便提一句，在具有一較低電壓之微型代中，在Vc小於3伏特或約為3伏特之條件下執行操作。
就ReRAM而言，通常需要提供用於一寫入操作之等於或大於2伏特之一電位差。在一雙極類型(其中在高電阻改變成低電阻與低電阻改變成高電阻之時段期間沿相反方向施加電場)中，如在DRAM中，即使板極電位被確定且操作被執行，但當Vc小於3伏特時，該電位差係不足的且無法執行寫入。
相應地，在雙極ReRAM中，需要改變其中插置記憶層之上電極與下電極兩者上之電位以確保寫入所需之電位差。同時，因為難以在板極之電容量較大之條件下高速改變電位，所以可認為記憶層係根據上電極而微製造且板極被分 割作為第二BL。
然而，ReRAM之記憶層包含不易經乾式蝕刻之一材料以難以使記憶體元件小型化。
因此，可期望提供一種記憶體裝置及一種能夠使記憶體元件小型化之製造記憶體裝置之方法。
本發明之一實施例係關於一種記憶體裝置，其包含各具有一第一電極、一第二電極及該第一電極與該第二電極之間之一記憶層之複數個記憶體元件。該複數個記憶層呈一點狀圖案。兩個相鄰第一電極共用一相同記憶層。
在本發明之實施例之記憶體裝置中，以一互補方式將第一位元線與第二位元線兩者上之電位改變成Vc或GND，使得電壓+Vc或-Vc被施加於記憶體元件之第一電極與第二位元線之間。相應地，記憶層之電阻值減小(低電阻狀態；寫入狀態)或增大(高電阻狀態；擦除狀態)。
雖然寫入操作及擦除操作與低電阻及高電阻之對應情況因定義而不同，在本說明書中，低電阻狀態被定義為寫入狀態且高電阻狀態被定義為擦除狀態。
本發明之另一實施例係關於一種製造一記憶體裝置之方法。該方法包含在一半導體基板上形成複數個記憶體元件，各記憶體元件具有一第一電極、一第二電極及該第一電極與該第二電極之間之一記憶層。該複數個記憶層呈一點狀圖案。兩個相鄰第一電極共用一相同記憶層。
就根據本發明之實施例之記憶體裝置或根據本發明之實施例之製造一記憶體裝置之方法而言，兩個第一電極係透 過不同相鄰存取電晶體而連接至相同第一位元線且共用一記憶層，且該記憶層係連接至一單一第二位元線以可簡化該記憶層之平面形狀且放寬尺寸規則。相應地，無需執行較難之乾式蝕刻且可藉由填充絕緣膜中之孔及化學機械拋光而容易地形成記憶層。因此，可使記憶體元件小型化。
在下文中，將參考圖式而詳細描述本發明之實施例。將依以下序列提供描述。
1.第一實施例(一實例，其中一上電極係直接設置在一記憶層上)
2.第二實施例(一實例，其中一絕緣膜係設置在一記憶層上且一上電極係透過形成於該絕緣膜中之一孔而連接至該記憶層)
3.第三實施例(一PCM之一實例)
4.第四實施例(一ReRAM之一實例)
(第一實施例)
圖1展示根據本發明之一第一實施例之一記憶體裝置之平面組態。圖2展示沿圖1之線II-II取得之截面組態。圖3展示沿圖1之線III-III之截面組態。圖4展示一記憶體裝置1之一等效電路。記憶體裝置1具有在一基板11上之複數個存取電晶體Tr及複數個記憶體元件20。如圖4中所展示，各存取電晶體Tr之閘極係連接至一字線WL。如圖4中所展示，存取電晶體Tr之源極及汲極之一者係透過一位元接觸電極BC而連接至一第一位元線1BL。如圖4中所展示，存 取電晶體Tr之源極及汲極之另一者係透過一節點接觸電極NC而連接至記憶體元件20之一第一電極(下電極)21。
基板11為(例如)一矽(Si)基板，且存取電晶體Tr之一擴散層(作用區)11A係設置在基板11之表面中。由一元件隔離層11B隔離擴散層11A。
字線WL係(例如)沿圖1之垂直方向配置在基板11上。如圖2及圖3中所展示，各字線WL之側覆蓋有一絕緣層12A。
沿垂直於字線WL之一方向(例如沿圖1之水平方向)設置第一位元線1BL。如圖4中所展示，兩個存取電晶體Tr係經由插置於存取電晶體Tr與第一位元線1BL之間之位元接觸電極BC而連接至第一位元線1BL。
字線WL及第一位元線1BL之各者之寬度等於最小尺寸規則(微影之製造限制)F，第一位元線1BL之節距為最小尺寸規則F之三倍(3F)，且字線WL之節距為最小尺寸規則之兩倍(2F)。
位元接觸電極BC連接第一位元線1BL與存取電晶體Tr之擴散層11A且(如圖1中所展示)經設置以與兩個相鄰字線WL之間之第一位元線1BL部分重疊。
節點接觸電極NC連接記憶體元件20之第一電極21與存取電晶體Tr之擴散層11A且(如圖1中所展示)經設置以與位元接觸電極BC之相對側上之第一電極21部分重疊，其中兩個相鄰字線WL(其等配置有插置於其等之間之位元接觸電極BC)之各者被插置於第一電極21與位元接觸電極BC之間。如圖2及圖3中所展示，一連接插頭13係設置在節點接 觸電極NC與擴散層11A之間。
位元接觸電極BC係由兩個相鄰存取電晶體Tr共用，且一節點接觸電極NC係設置在各存取電晶體Tr中。相應地，如由圖1中之虛線所示意性包圍，一存取電晶體Tr為包含一位元接觸電極BC及一節點接觸電極NC之一半之一平行四邊形區。每個存取電晶體Tr之面積為6F2，且形成一極高密度配置。
如圖2及圖3中所展示，一絕緣夾層14A使位元接觸電極BC與連接插頭13彼此分離。如圖2及圖3中所展示，第一位元線1BL係透過設置在一絕緣夾層14B中之一接觸孔而連接至位元接觸電極BC。如圖2及圖3中所展示，一絕緣夾層14C使節點接觸電極NC與第一位元線1BL彼此分離。
記憶體元件20經配置以用於複數個存取電晶體Tr之各者，且具有第一電極(下電極)21與一第二位元線2BL之間之一記憶層22。自基板11之側起依序層疊第一電極21、記憶層22及第二位元線2BL。
第一電極21係設置在(例如)節點接觸電極NC上以用於複數個存取電晶體Tr之各者。如圖2及圖4中所展示，第一電極21係透過節點接觸電極NC及存取電晶體Tr而連接至第一位元線1BL。第一電極21係由用在一半導體程序中之一互連材料(例如W(鎢)、WN(氮化鎢)、鈦(Ti)、氮化鈦(TiN)或氮化鉭(TaN))製成。
第二位元線2BL充當相對於第一電極(下電極)21之一第二電極(上電極)且被設置為沿與第一位元線1BL相同之方 向延伸之複數個平行線性電極。類似於第一電極21，第二位元線2BL係由用在一已知半導體程序中之一互連材料(例如鎢(W))製成。
圖5展示記憶層22之一實例。在記憶層22中，電阻值隨著電壓施加而可逆變化。例如，記憶層22具有一組態，其中自第一電極21之側起依序層疊一電阻變化層22A及一離子源層22B。
離子源層22B包含選自由碲(Te)、硫(S)及砷(Se)組成之一群組之至少一硫族元素作為一陰離子導電材料。離子源層22B包含金屬元素銀(Ag)、銅(Cu)、鋅(Zn)及類似物之一者或兩者或兩者以上作為一陽離子元素。該金屬元素與該硫族元素經偶合以形成金屬硫族化物。此金屬硫族化物主要具有一非晶結構且充當一離子供應源。
陽離子金屬元素在一寫入操作期間於第一電極21上被還原以形成一金屬傳導路徑(絲極)。相應地，陽離子金屬元素較佳為存在於離子源層22B中之呈一金屬狀態之一化學穩定元素(包含上述硫族元素)。除上述金屬元素以外，金屬元素之實例亦包含(例如)元素週期表中之4A族、5A族、6A族之過渡金屬，即，Ti、鋯(Zr)、鉿(Hf)、釩(V)、鈮(Nb)、鉭(Ta)、鉻(Cr)、鉬(Mo)及W。可使用此等元素之一者或兩者或兩者以上。離子源層22B可包含添加元素，諸如鋁(Al)、鍺(Ge)及矽(Si)。離子源層22B之一特定組合物之實例包含ZrTeAl、TiTeAl、CrTeAl、WTeAl及TaTeAl。
電阻變化層22A係由具有比離子源層22B大之一電阻值之一材料製成，且充當一導電障壁。在電阻變化層22A中，電阻值在將一預定電壓施加於第一電極21與第二位元線2BL之間時改變。任何材料可用作為電阻變化層22A之材料，只要材料為即使在與離子源層22B接觸時亦為穩定之一絕緣體或一半導體。電阻變化層22A之材料之特定實例包含：一稀土元素，諸如釓(Gd)；氧化物、氮化物或氟化物，其等包含Al、鎂(Mg)、Ta、Si及類似物之至少一者；及類似物。可使用包含充當一陰離子成分之一硫族元素Te、S、Se或類似物之一化合物。具體言之，例如，當使用Te時，可使用AlTe、MgTe、ZnTe、包含氮(N)之AlTeN或類似物。
記憶層22之上述組態及材料僅為一實例，且可形成其他組態或可使用其他材料。例如，記憶層22可具有一單一層或可具有兩個或兩個以上層。記憶層22之組成元素之數目或該等組成元素之種類不受限。
如圖1中所展示，記憶層22係設置成一點狀圖案以沿與字線WL之延伸方向平行之一方向覆蓋兩個相鄰第一電極21。即，兩個第一電極21係透過不同相鄰存取電晶體Tr而連接至相同第一位元線1BL且共用一記憶層22。該記憶層22係連接至單一第二位元線2BL。相應地，在此記憶體裝置1中，記憶體元件20之小型化係可行的。
此將在下文中加以詳述。如上所述，在電阻變化記憶體元件20中，為確保寫入所需之電位差，需要將板極分割作 為DRAM中之第二位元線。圖6及圖7展示一參考實例，其中記憶層22具有與第二位元線2BL相同之平面形狀。在圖6中，記憶層22及第二位元線2BL係設置成一鋸齒形圖案以具有沿存取電晶體Tr之平面形狀之一均勻寬度，且最小尺寸規則之L/S(線及間隔)圖案係應用在全部部件中。在圖7中，記憶層22及第二位元線2BL覆蓋由相同第一位元線1BL伴隨全部位元接觸電極BC及節點接觸電極NC。為此，當節點接觸電極NC附近之尺寸規則被部分放寬時，可在位元接觸節點BC附近應用最小尺寸規則。
如上所述，記憶層22係由包含不易經乾式蝕刻之一材料(諸如銅(Cu))之元素之一複合組合製成。為此，類似於銅(Cu)互連件，當製造精細代之記憶體元件20時，有利地使用一鑲嵌程序，其中記憶層22之材料填充絕緣膜之凹槽且藉由化學機械拋光(CMP)(相較於材料之乾式蝕刻)而移除自凹槽擠出之材料。
然而，當藉由應用最小尺寸規則而形成一複合圖案時，即使使用一鑲嵌程序，亦會因微影之圖案化、凹槽製造後之填充、CMP之均勻性確保及類似物而難度較高。
例如，在圖6中，當圖案經均勻重複時，最小尺寸規則之L/S圖案係應用在全部部件中，而難以確保填充及CMP之良率。
在圖7中，當節點接觸電極NC附近之尺寸規則被部分放寬時，需要填充位元接觸電極BC附近之具有最小尺寸規則之寬度之一部分(以圖7中之箭頭A標記之一部分)。此使 製造較難。亦需要同時填充一寬部分及一窄部分且執行CMP以難以調整條件。因為圖案不是一簡單重複圖案，所以微影中之一程序窗較窄。
記憶層22之材料具有極高電阻以一般用作為一位元線互連件。為此，一輔助互連應由具有低電阻之一材料另外形成以導致程序數增加。
在此實施例中，如圖8中所展示，移除位元接觸電極BC附近之記憶層22之一窄部分且形成一點狀圖案。相應地，可簡化記憶層22之平面形狀且放寬尺寸規則。因此，在一下述製程中，無需執行較難之乾式蝕刻以可藉由填充絕緣膜中之孔及CMP而更容易地形成記憶層22。
因為使每兩個記憶體元件20分割記憶層22，所以需要藉由第二電極(上電極)而連接經分割記憶層22以形成第二位元線2BL。相應地，在此實施例中，如圖1中所展示，單一第二位元線2BL係連接至一記憶層22。因此，可形成呈一簡單L/S圖案之第二位元線2BL且電連接記憶層22與第二位元線2BL。可增加第二位元線2BL之寬度，例如，約為最小尺寸規則之兩倍(2F)。
對於第二電極(上電極)或第二位元線2BL，類似於相關技術之輔助互連，需要具有稍低電阻之一材料以實現高速操作。同時，對於第二電極(上電極)或第二位元線2BL，無需使用不易經蝕刻之一材料，諸如銅(Cu)。可形成通常可經乾式蝕刻之一互連材料(諸如鎢(W))之第二電極(上電極)或第二位元線2BL。
如圖2及圖3中所展示，記憶層22填充設置在第一電極21上之絕緣膜15中之一孔15A。絕緣膜15可(例如)由用在一正常半導體程序中之矽氧化物膜或矽氮化物膜製成。考量一下述製程中之記憶層22之填充，可期望絕緣膜15之厚度受抑制以略高於當代中之最小尺寸規則。
例如，可依以下方式製造記憶體裝置1。
圖9至圖17展示依一程序序列製造記憶體裝置1之一方法。首先，藉由一正常LSI(大型積體電路)程序而在由矽製成之基板11上形成元件隔離層11B，接著，形成複數個存取電晶體Tr及構成周邊電路(圖中未展示)之電晶體。此時，存取電晶體Tr之閘極變為字線WL。字線WL之側覆蓋有絕緣層12A。
隨後，在存取電晶體Tr上形成絕緣夾層14A，且將一接觸孔設置在絕緣夾層14A中並用(例如)一導電材料(諸如包含磷(P)之多晶矽)填充該接觸孔以形成位元接觸電極BC及連接插頭13。
其後，在絕緣夾層14A、位元接觸電極BC及連接插頭13上形成絕緣夾層14B且將一接觸孔設置在絕緣夾層14B中。隨後，形成及蝕刻一導電材料膜，諸如鎢(W)。因此，如圖9及圖10中所展示，在位元接觸電極BC上形成第一位元線1BL。
隨後，如圖11及圖12中所展示，在第一位元線1BL及絕緣夾層14B上形成絕緣夾層14C且將一接觸孔設置在絕緣夾層14C中並用一導電材料填充該接觸孔。因此，在連接 插頭13上形成節點接觸電極NC。在以上製程中，可使用一正常COB(位元線上之電容器)DRAM程序之流程。
其後，如圖13及圖14中所展示，在節點接觸電極NC上形成第一電極21。作為方法，存在使一精細孔形成於節點接觸電極NC上以填充第一電極21之一方法、使一導電層(或(例如)一金屬矽化物層)以一自對準方式形成於節點接觸電極NC上之一方法。圖14展示後一情況。如圖11及圖12中所展示，若可直接使用節點接觸電極NC之一填充材料，則無需此程序。
隨後，如圖13、圖14及圖15A中所展示，在第一電極21及絕緣夾層14C上形成絕緣膜15。如圖15B中所展示，孔15A係設置在絕緣膜15中呈一點狀圖案。孔15A中暴露透過不同相鄰存取電晶體Tr而連接至相同第一位元線1BL之兩個第一電極21。換言之，孔15A中暴露沿與字線WL之延伸方向平行之一方向之兩個相鄰第一電極21。因為孔15A係設置成一簡單重複圖案，所以可容易地使用光干涉效應且確保微影之曝光裕度。
在將孔15A設置在絕緣膜15中之後，執行孔15A中之第一電極21之表面處理(例如濺鍍蝕刻清洗)，且如圖15C中所展示，在絕緣膜15之整個表面上形成一記憶層材料膜22C。形成記憶層材料膜22C之方法不受特別限制，且可藉由一CVD(化學氣相沈積)方法或一濺鍍方法而形成記憶層材料膜22C。
就濺鍍方法而言，因為可用具高塗覆性之材料填充孔 15A，所以亦可考量一方向濺鍍方法、一偏壓濺鍍方法或一高溫濺鍍方法。
方向濺鍍方法為使由記憶層22之材料製成之一濺鍍靶與基板之間之距離延長、使該靶之預期角(自基板所觀看)變窄及使壓力減小以減少中途散射以藉此改良濺鍍顆粒至點底部之沈積效率之一濺鍍方法。
偏壓濺鍍方法為使一偏壓亦施加至基板以輸入離子化濺鍍氣體(諸如Ar+)及使沈積被執行同時使沈積在孔15A之肩部部分中之記憶層22之材料被部分切除之一濺鍍方法。增加待沈積在孔15A之肩部部分中之材料之數量。
高溫濺鍍方法為使濺鍍沈積被執行同時使基板加熱至接近於材料之熔點之一溫度且使附接至基板表面後之濺鍍材料流動以填充孔15A之一濺鍍方法。此方法易於被應用，此係因為存在使記憶層22之材料包含具有一低熔點之金屬之諸多情況。替代地，可藉由一正常濺鍍方法而執行沈積，接著，可執行加熱使得材料回流。
在此實施例中，因為記憶層材料膜22C填充孔15A以將兩個第一電極21包圍在一起，所以無需填充具有最小尺寸規則寬度之孔15A。若孔15A之深度略小於最小尺寸規則，則縱橫比(孔15A之深度/孔15A之寬度)可受抑制以等於或小於1且可藉由上述任何方法而填充孔15A。
為沈積複數個材料，可組合使複數個靶之濺鍍沈積同時執行之同步濺鍍、一開始即使用由複數個材料形成之一合金靶之一方法、在不含氧或氮時使沈積在氣體氛圍或包含 Ar氣之一混合氣體氛圍中被執行之反應性濺鍍。
在用記憶層材料膜22C填充孔15A之後，如圖15D中所展示，藉由CMP(化學機械拋光)而移除自孔15A擠出之記憶層材料膜。因此，如圖16及圖17中所展示，在孔15A中形成記憶層22。因為孔15A係設置成一簡單重複圖案，所以可容易地抑制或最佳化拋光速率或凹陷之局部變動以可確保一足夠程序裕度。
在形成記憶層22之後，在記憶層22上形成用於形成第二位元線2BL之一導電膜(圖中未展示)。該導電膜可為由易於製造以用在一正常半導體程序中之一材料(諸如鎢(W))製成之一單層膜或一層疊膜。雖然沈積方法使用正常濺鍍沈積，但方法不受特別限制。因為該導電膜亦充當記憶體元件20之上電極，所以可執行預處理(諸如蝕刻)，使得該導電膜與記憶層22之上表面接觸。
在使導電膜形成於記憶層22上之後，藉由(例如)微影及蝕刻而將導電膜製造成充當第二電極(上電極)之第二位元線2BL之圖案。第二位元線2BL之形成圖案可為具有比最小尺寸規則寬鬆之一節距之一簡單L/S圖案且可相當容易地被實現。
最後，用一絕緣膜(圖中未展示)覆蓋第二位元線2BL，形成用於連接至一上互連層(圖中未展示)之一接觸孔(圖中未展示)，且基於一正常半導體互連程序而形成呈一形式之一電路圖案(圖中未展示)。藉由以上程序而完成圖1至圖4中所展示之記憶體裝置1。
在記憶體裝置1中，第一位元線1BL與第二位元線2BL兩者上之電位以一互補方式改變為Vc或GND，使得電壓+Vc或-Vc被施加於記憶體元件20之第一電極21與來自一電源供應器(脈衝施加單元)(圖中未展示)之第二位元線2BL之間。相應地，記憶層22之電特性(例如電阻值)改變以藉此寫入及擦除資訊。將在下文中具體描述此操作。
首先，將一正電壓施加至記憶體元件20，使得第二位元線2BL處於一正電位且第一電極21處於一負電位。相應地，在記憶層22中，陽離子(諸如Cu及/或Zr)係自離子源層22B離子性傳導且偶合至電子並在下電極21之側上被析出。因此，在第一電極21與電阻變化層22A之間之邊界中形成還原成一金屬狀態之具有低電阻之Zr及/或Cu之一傳導路徑(絲極)。否則，在電阻變化層22A中形成一傳導路徑。相應地，電阻變化層22A之電阻值減小且高電阻狀態(初始狀態)被改變成低電阻狀態。
其後，即使正電壓經移除以消除施加至記憶體元件20之一電壓，亦保持低電阻狀態。相應地，寫入資訊。當此用在可一次寫入記憶體裝置(所謂之PROM(可程式化唯讀記憶體))中時，僅藉由上述記錄程序而完成記錄。
當施加至一可擦除記憶體裝置(即，RAM(隨機存取記憶體)、EEPROM(電子可擦除可程式化唯讀記憶體)或類似物)時，需要一擦除程序。在該擦除程序中，將一負電壓施加至記憶體元件20，使得第二位元線2BL處於一負電位且第一電極21處於一正電位。相應地，形成於電阻變化層 22A中之傳導路徑之Zr及/或Cu經氧化及離子化、被熔化在離子源層22B中或偶合至Te或類似物以形成一化合物，諸如Cu2Te或CuTe。當此發生時，Zr及/或Cu之傳導路徑消失或減少且電阻值增大。替代地，離子源層22B中之添加元素Al、Ge或類似物形成陽極上之氧化物膜且電阻狀態改變成高電阻狀態。
其後，即使負電壓經移除以消除施加至記憶體元件20之一電壓，亦保持電阻值已增加之狀態。相應地，可擦除寫入資訊。重複此程序以藉此重複地寫入及擦除記憶體元件20中之資訊。
例如，若高電阻值狀態對應於資訊「0」且低電阻值狀態對應於資訊「1」，則可藉由施加正電壓而在記錄資訊之程序中將「0」改變成「1」且可藉由施加負電壓而在擦除資訊之程序中將「1」改變成「0」。
較佳地，初始電阻值與記錄後之電阻值之比率較大以解調變記錄資料。當電阻變化層之電阻值過大時，因為寫入(即，電阻變化)變得困難且一寫入臨限電壓過分增大，所以可期望初始電阻值等於或小於1吉歐姆。例如，當電阻變化層22A係由一稀土元素之氧化物製成時，可由厚度或待含有之氧之數量控制電阻變化層22A之電阻值。
雖然寫入操作及擦除操作與低電阻及高電阻之對應情況因定義而不同，但在本說明書中，低電阻狀態被定義為寫入狀態且高電阻狀態被定義為擦除狀態。
如上所述，在此實施例中，兩個第一電極21係透過不同 相鄰存取電晶體Tr而連接至相同第一位元線1BL且共用一記憶層22。該記憶層22係連接至單一第二位元線2BL。相應地，可簡化記憶層22之平面形狀且放寬尺寸規則。因此，即使在使用不易經乾式蝕刻之一材料時，亦可藉由填充絕緣膜15中之孔15A及CMP而容易地形成記憶層22。亦可使第二位元線2BL容易地電連接至記憶層22，且不同於相關技術，無需形成一輔助互連。因此，可穩定地生產精細記憶體元件20且使記憶體元件20小型化。
(第二實施例)
圖18及圖19展示根據本發明之一第二實施例之一記憶體裝置1A之平面組態。在記憶體裝置1A中，一絕緣膜16係設置在記憶層22上且第二位元線2BL係透過絕緣膜16之一接觸孔16A而連接至記憶層22。除此之外，記憶體裝置1A具有與前述第一實施例相同之組態。
在上述第一實施例中，當記憶層22較薄且第二位元線2BL較厚時，存在以下可能性：對於製造第二位元線2BL，記憶層22之上部分會在過度蝕刻時被深度切除；或記憶層22被損壞且無法獲得足夠元件特性。在此實施例中，絕緣膜16係設置在記憶層22上且第二位元線2BL係透過絕緣膜16之接觸孔16A而連接至記憶層22以可減小此可能性且維持高元件特性。
絕緣膜16之材料為用在一正常半導體程序中之矽氧化物膜、矽氮化物膜、低介電常數膜或以上各者之層疊膜，且不受特別限制。絕緣膜16之厚度經設定以在形成第二位元 線2BL時抵抗導電膜之過度蝕刻。
圖20至圖23展示依一程序序列製造記憶體裝置1A之一方法之一主要部分。將參考圖9至圖17而描述與第一實施例之製程部分重疊之部分。
首先，如同第一實施例，藉由一正常LSI程序而在由矽製成之基板11上形成一元件隔離層11B，接著，形成複數個存取電晶體Tr及構成周邊電路(圖中未展示)之電晶體。此時，存取電晶體Tr之閘極變為字線WL。字線WL之側覆蓋有絕緣層12A。
隨後，如同第一實施例，在存取電晶體Tr上形成絕緣夾層14A，且將一接觸孔設置在絕緣夾層14A中並用(例如)一導電材料(諸如包含磷(P)之多晶矽)填充該接觸孔以形成位元接觸電極BC及連接插頭13。
其後，如同第一實施例，就圖9及圖10中所展示之程序而言，在絕緣夾層14A、位元接觸電極BC及連接插頭13上形成絕緣夾層14B且將一接觸孔設置在絕緣夾層14B中。隨後，形成及蝕刻一導電材料膜，諸如鎢(W)。因此，在位元接觸電極BC上形成第一位元線1BL。
隨後，如同第一實施例，就圖11及圖12中所展示之程序而言，在第一位元線1BL及絕緣夾層14B上形成絕緣夾層14C且將一接觸孔設置在絕緣夾層14C中並用一導電材料填充該接觸孔。相應地，在連接插頭13上形成節點接觸電極NC。如同第一實施例，在以上製程中，可使用一正常COB DRAM程序之流程。
其後，如同第一實施例，就圖13及圖14中所展示之程序而言，在節點接觸電極NC上形成第一電極21。
隨後，如同第一實施例，就圖13、圖14及圖15A中所展示之程序而言，在第一電極21及絕緣夾層14C上形成絕緣膜15。如同第一實施例，就圖15B中所展示之程序而言，孔15A係設置在絕緣膜15中呈一點狀圖案。孔15A中暴露透過不同相鄰存取電晶體Tr而連接至相同第一位元線1BL之兩個第一電極21。換言之，孔15A中暴露沿與字線WL之延伸方向平行之一方向之兩個相鄰第一電極21。因為孔15A係設置成一簡單重複圖案，所以可容易地使用光干涉效應且確保微影之曝光裕度。
在將孔15A設置在絕緣膜15中之後，執行孔15A中之第一電極21之表面處理(例如濺鍍蝕刻清洗)，且如同第一實施例，就圖15C中所展示之程序而言，在絕緣膜15之整個表面上形成記憶層材料膜22C。
在用記憶層材料膜22C填充孔15A之後，如同第一實施例，就圖15D中所展示之程序而言，藉由CMP而移除自孔15A擠出之記憶層材料膜。相應地，如同第一實施例，就圖16及圖17中所展示之程序而言，在孔15A中形成記憶層22。因為孔15A係設置成一簡單重複圖案，所以可容易地抑制或最佳化拋光速率或凹陷之局部變動以可確保一足夠程序裕度。
如圖20及圖21中所展示，在形成記憶層22之後，在記憶層22上由上述材料形成絕緣膜16以具有上述厚度。
隨後，如圖22及圖23中所展示，在記憶層22上之絕緣膜16之位置處形成接觸孔16A。因為應滿足使各點狀記憶層22形成一接觸孔16A之需要，所以在兩個第一電極21共用一點狀記憶層22之佈局中，接觸孔16A之節距較寬鬆以容易地形成接觸孔16A。
在將接觸孔16A設置在絕緣膜16中之後，形成用於形成第二位元線2BL之一導電膜(圖中未展示)。該導電膜可為由易於製造以用在一正常半導體程序中之一材料(諸如鎢(W))製成之一單層膜或一層疊膜。雖然沈積方法使用正常濺鍍沈積，但方法不受特別限制。可執行預處理(諸如蝕刻)以減小經由接觸孔16A之底部而暴露之記憶層22之電阻。
在使導電膜形成於記憶層22上之後，藉由(例如)微影及蝕刻而將導電膜製造成第二位元線2BL之圖案。第二位元線2BL之形成圖案可為具有比最小尺寸規則寬鬆之一節距之一簡單L/S圖案且可相當容易地被實現。
即使導電膜(諸如鎢(W))略微有些厚，但因為易於在RIE時確保相對於充當一底層之絕緣膜16之選擇比率，所以在過度蝕刻時記憶層22幾乎不可能被損壞。
最後，如同第一實施例，用一絕緣膜(圖中未展示)覆蓋第二位元線2BL，形成用於連接至一上互連層(未展示)之一接觸孔(圖中未展示)，且基於一正常半導體互連程序而形成呈一形式之一電路圖案(圖中未展示)。藉由以上程序而完成圖18及圖19中所展示之記憶體裝置1A。
記憶體裝置1A之操作與第一實施例中之操作相同。
如上所述，在此實施例中，第二位元線2BL係透過絕緣膜16之接觸孔16A而連接至記憶層22。為此，除第一實施例之效應以外，即使第二位元線2BL厚於記憶層22時，亦可穩定地生產精細記憶體元件20。
(第三實施例)
圖24展示根據本發明之一第三實施例之一記憶體裝置1之一記憶體元件20A之組態。記憶體裝置1具有與第一或第二實施例相同之組態、作用及效應，只是記憶體元件20A係由一PCM(相變記憶體)構成且可以與第一或第二實施例相同之方式被製造。相應地，在以下描述中，由相同元件符號表示對應組件。
記憶體元件20A係PCM，其中由GeSbTe合金(諸如Ge2Sb2Te5)製成之一記憶層24係設置在第一電極21與第二位元線2BL之間。記憶層24經受由施加一電流引起之一晶態與一非晶態之間之一相變，且電阻值因該相變而可逆變化。
在記憶體裝置1中，第一位元線1BL與第二位元線2BL兩者上之電位以一互補方式改變成Vc或GND，使得電壓+Vc或-Vc被施加於記憶體元件20之第一電極21與來自一電源供應器(脈衝施加單元)(圖中未展示)之第二位元線2BL之間。相應地，記憶層24自高電阻非晶態改變成低電阻晶態(或自低電阻晶態改變成高電阻非晶態)。重複此程序以藉此重複地寫入及擦除記憶體元件20A中之資訊。
(第四實施例)
圖25展示根據本發明之一第四實施例之一記憶體裝置1之一記憶體元件20B之組態。記憶體裝置1具有與第一或第二實施例相同之組態、作用及效應，只是記憶體元件20B係由一ReRAM(電阻隨機存取記憶體)(電阻變化記憶體)構成且可以與第一或第二實施例相同之方式被製造。相應地，在以下描述中，由相同元件符號表示對應組件。
記憶體元件20B係一ReRAM，其中由氧化物(諸如NiO、TiO2、PrCaMnO3)製成之一記憶層25係設置在第一電極21與第二位元線2BL之間，且電阻值因將一電壓施加至該氧化物而可逆變化。
在記憶體裝置1中，第一位元線1BL與第二位元線2BL兩者上之電位以一互補方式改變成Vc或GND，使得電壓+Vc或-Vc被施加於記憶體元件20之第一電極21與來自一電源供應器(脈衝施加單元)(圖中未展示)之第二位元線2BL之間。相應地，記憶層25自高電阻狀態改變成低電阻狀態(或自低電阻狀態改變成高電阻狀態)。重複此程序以藉此重複地寫入及擦除記憶體元件20B中之資訊。
雖然已結合實施例而描述本發明，但本發明不受限於前述實施例且可被修改成各種形式。
例如，前述實施例中所述之各自層之材料、沈積方法、沈積條件及類似物不受限制，且可使用其他材料或可使用其他沈積方法。
例如，雖然已在前述實施例中具體描述記憶體元件20、 20A或20B及記憶體裝置1或1A之組態，但可不提供全部層且可進一步提供其他層。例如，雖然已在前述實施例中描述使記憶體元件20之第二電極(上電極)與第二位元線2BL一起使用之一情況，但可提供與第二位元線2BL分離之記憶體元件20之第二電極。
在圖26中，一記憶體系統23包含一記憶體介面24、一記憶體控制器25及一記憶體裝置1。在此實例中，記憶體控制器25係可操作地連接至記憶體介面24及記憶體裝置1。記憶體控制器25經組態以控制記憶體裝置1之操作。已在本發明之上文中描述記憶體裝置1。記憶體裝置1包含複數個記憶體元件。各記憶體元件具有一第一電極、一第二電極及該第一電極與該第二電極之間之一記憶層。該複數個記憶層呈一點狀圖案。兩個相鄰第一電極共用一相同記憶層。
本發明可被實施為以下組態。
(1)一種記憶體裝置，其包括：複數個記憶體元件，各記憶體元件具有一第一電極、一第二電極及該第一電極與該第二電極之間之一記憶層，其中該複數個記憶層呈一點狀圖案且兩個相鄰第一電極共用一相同記憶層。
(2)如(1)之記憶體裝置，其進一步包括：複數個存取電晶體，其等可操作地連接至該複數個記憶體元件且由複數個字線控制，其中該兩個相鄰第一電極係透過對應兩個相鄰存取電晶 體而連接至一相同第一位元線，且沿與該複數個字線之一延伸方向垂直之一方向之兩個相鄰記憶層係連接至一相同第二位元線。
(3)如(2)之記憶體裝置，其中：各存取電晶體之一源極及一汲極之一者係透過一位元接觸電極而連接至該對應第一位元線；及該存取電晶體之該源極及該汲極之另一者係透過一節點接觸電極而連接至該對應第一電極。
(4)如(3)之記憶體裝置，其中：由兩個相鄰存取電晶體共用一位元接觸電極；及提供一節點接觸電極給各存取電晶體。
(5)如(2)之記憶體裝置，其中該第二電極充當該第二位元線。
(6)如(2)之記憶體裝置，其中施加在該第一位元線與該第二位元線兩者上之電位以一互補方式改變於一正電位與接地之間，使得一正電壓或一負電壓被施加至各記憶層。
(7)如(2)之記憶體裝置，其中：各字線及該第一位元線之一寬度等於一最小尺寸規則；複數個第一位元線之一節距為該最小尺寸規則之三倍；及複數個第二位元線之一節距為該最小尺寸規則之兩倍。
(8)如(1)之記憶體裝置，其中：各記憶層包括一電阻變化層及一離子源層；該離子源層包含至少一硫族元素作為一陽極離子導電材料及至少一金屬元素作為一陽離子元素；及 該電阻變化層係由具有比該離子源層之電阻值大之一電阻值之一材料製成且充當一導電障壁。
(9)如(1)之記憶體裝置，其中：各記憶體元件係一相變記憶體；及各記憶層係由GeSbTe合金製成。
(10)如(1)之記憶體裝置，其中：各記憶體元件係一電阻變化記憶體；及各記憶層係由氧化物製成。
(11)如(1)之記憶體裝置，其中該記憶層填充設置在該第一電極上之一絕緣膜中之一孔。
(12)如(2)之記憶體裝置，其中該第二位元線係沿與該第一位元線平行之一方向。
(13)一種製造一記憶體裝置之方法，其包括：在一半導體基板上形成複數個記憶體元件，各記憶體元件具有一第一電極、一第二電極及該第一電極與該第二電極之間之一記憶層，其中該複數個記憶層呈一點狀圖案且兩個相鄰第一電極共用一相同記憶層。
(14)如(13)之方法，其進一步包括：在該半導體基板上形成複數個存取電晶體；及將複數個字線連接至該複數個存取電晶體，其中該兩個相鄰第一電極係透過對應兩個相鄰存取電晶體而連接至一相同第一位元線且沿與該複數個字線之一延伸方向垂直之一方向之兩個相鄰記憶層係連接至一相同第 二位元線。
(15)如(14)之方法，其進一步包括：將一位元接觸電極連接至各存取電晶體；將該第一位元線連接至該位元接觸電極；將一節點接觸電極連接至各存取電晶體；及在該節點接觸電極上形成該對應第一電極。
(16)如(14)之方法，其中形成複數個記憶體元件包括：用一絕緣膜覆蓋該第一電極之一上部分；在該絕緣膜中形成一孔以暴露透過該對應兩個相鄰存取電晶體而連接至該相同第一位元線之該兩個相鄰第一電極；用一記憶層材料膜填充該孔；及藉由化學機械拋光而移除自該孔擠出之該記憶層材料膜。
(17)如(14)之方法，其進一步包括：在各記憶層上形成一絕緣膜；及透過該絕緣膜中之一接觸孔而將該第二位元線連接至該對應記憶層。
(18)如(14)之方法，其中：各字線及該第一位元線之一寬度等於一最小尺寸規則；複數個第一位元線之一節距為該最小尺寸規則之三倍；及複數個第二位元線之一節距為該最小尺寸規則之兩倍。
(19)如(13)之方法，其中：各記憶層包括一電阻變化層及一離子源層； 該離子源層包含至少一硫族元素作為一陽極離子導電材料及至少一金屬元素作為一陽離子元素；及該電阻變化層係由具有比該離子源層之電阻值大之一電阻值之一材料製成且充當一導電障壁。
(20)一種記憶體系統，其包括：一記憶體介面；一記憶體裝置，其包括複數個記憶體元件，各記憶體元件具有一第一電極、一第二電極及該第一電極與該第二電極之間之一記憶層；及一記憶體控制器，其可操作地連接至該記憶體介面及該記憶體裝置，該記憶體控制器經組態以控制該記憶體裝置之操作，其中該複數個記憶體層呈一點狀圖案且兩個相鄰第一電極共用一相同記憶層。
本發明含有與2011年7月22日於日本專利局申請之日本優先專利申請案JP 2011-161201中所揭示標的相關之標的，該案之全文以引用方式併入本文中。
熟習此項技術者應瞭解，可根據設計要求及其他因素而作出各種修改、組合、子組合及改動，只要其等係在隨附申請專利範圍或其等效物之範疇內。
1‧‧‧記憶體裝置
1BL‧‧‧第一位元線
2BL‧‧‧第二位元線
11‧‧‧基板
11A‧‧‧擴散層/作用區
11B‧‧‧元件隔離層
12A‧‧‧絕緣層
13‧‧‧連接插頭
14A‧‧‧絕緣夾層
14B‧‧‧絕緣夾層
14C‧‧‧絕緣夾層
15‧‧‧絕緣膜
15A‧‧‧孔
16‧‧‧絕緣膜
16A‧‧‧接觸孔
20‧‧‧記憶體元件
20A‧‧‧記憶體元件
20B‧‧‧記憶體元件
21‧‧‧第一電極/下電極
22‧‧‧記憶層
22A‧‧‧電阻變化層
22B‧‧‧離子源層
22C‧‧‧記憶層材料膜
23‧‧‧記憶體系統
24‧‧‧記憶層/記憶體介面
25‧‧‧記憶層/記憶體控制器
BC‧‧‧位元接觸電極
F‧‧‧特徵尺寸/最小尺寸規則
NC‧‧‧節點接觸電極
Tr‧‧‧存取電晶體
WL‧‧‧字線
圖1係展示根據本發明之一第一實施例之一記憶體裝置之組態之一平面圖。
圖2係沿圖1之線II-II取得之一截面圖。
圖3係沿圖1之線III-III取得之一截面圖。
圖4係圖1中所展示之記憶體裝置之一等效電路圖。
圖5係展示圖2中所展示之一記憶層之一實例之一截面圖。
圖6係展示根據本發明之參考實例1之一記憶體裝置之組態之一平面圖。
圖7係展示根據本發明之參考實例2之一記憶體裝置之組態之一平面圖。
圖8係繪示一記憶層之形狀之一平面圖。
圖9係展示依一製程序列製造圖1中所展示之記憶體裝置之一方法之一平面圖。
圖10係沿圖9之線X-X取得之一截面圖。
圖11係展示圖9後之一製程之一平面圖。
圖12係沿圖11之線XII-XII取得之一截面圖。
圖13係展示圖11後之一製程之一平面圖。
圖14係沿圖13之線XIV-XIV取得之一截面圖。
圖15A至圖15D係繪示形成一記憶層之一方法之透視圖。
圖16係展示圖13後之一製程之一平面圖。
圖17係沿圖16之線XVII-XVII取得之一截面圖。
圖18係展示根據本發明之一第二實施例之一記憶體裝置之組態之一平面圖。
圖19係沿圖18之線XIX-XIX取得之一截面圖。
圖20係展示依一製程序列製造圖18中所展示之記憶體裝 置之一方法之一平面圖。
圖21係沿圖20之線XXI-XXI取得之一截面圖。
圖22係展示圖20後之一製程之一平面圖。
圖23係沿圖22之線XXIII-XXIII取得之一截面圖。
圖24係展示根據本發明之一第三實施例之一記憶體元件之組態之一截面圖。
圖25係展示根據本發明之一第四實施例之一記憶體元件之組態之一截面圖。
圖26係展示具有圖1之記憶體裝置之一記憶體系統之組態之一方塊圖。
1‧‧‧記憶體裝置
1BL‧‧‧第一位元線
2BL‧‧‧第二位元線
11A‧‧‧擴散層/作用區
20‧‧‧記憶體元件
21‧‧‧第一電極/下電極
22‧‧‧記憶層
BC‧‧‧位元接觸電極
F‧‧‧特徵尺寸/最小尺寸規則
NC‧‧‧節點接觸電極
Tr‧‧‧存取電晶體
WL‧‧‧字線

Claims (19)

  1. 一種記憶體裝置，其包括：複數個記憶體元件，各記憶體元件具有一第一電極、一第二電極及該第一電極與該第二電極之間之一記憶層；及複數個存取電晶體，其可操作地連接至該複數個記憶體元件且由複數個字線控制，其中，設置於該複數個記憶體元件的複數個記憶層呈一點狀圖案，來自對應二個相鄰記憶體元件的兩個相鄰第一電極共用一個記憶層，該一個記憶體層填充在該兩個相鄰第一電極上設置之一絕緣膜中之一孔，該孔暴露該兩個相鄰第一電極且被該一個記憶體層填充，且該一個記憶體層在與該複數個字線的一延伸方向平行之一方向在該兩個相鄰第一電極上延伸。
  2. 如請求項1之記憶體裝置，其進一步包括：複數個字線，其包括若干第一位元線及若干第二位元線，其中，該兩個相鄰第一電極係透過對應兩個相鄰存取電晶體而連接至一個第一位元線，及沿與該複數個字線之該延伸方向垂直之一方向之彼 此相鄰之兩個記憶層係連接至一個第二位元線。
  3. 如請求項2之記憶體裝置，其中：各存取電晶體之一源極及一汲極之一者係透過一位元接觸電極而連接至一對應第一位元線，及該存取電晶體之該源極及該汲極之另一者係透過一節點接觸電極而連接至一對應第一電極。
  4. 如請求項3之記憶體裝置，其中：由兩個相鄰存取電晶體共用一位元接觸電極，及提供一節點接觸電極給各存取電晶體。
  5. 如請求項2之記憶體裝置，其中該第二位元線充當該第二電極。
  6. 如請求項2之記憶體裝置，其中施加至該第一位元線與該第二位元線兩者之電位以一互補方式改變於一正電位與一接地電位之間，使得一正電壓或一負電壓被施加至各記憶層。
  7. 如請求項2之記憶體裝置，其中：各字線及各第一位元線之一寬度等於一最小尺寸規則，該等第一位元線之一節距大於該最小尺寸規則之三倍，及該等字線之一節距大於該最小尺寸規則之兩倍。
  8. 如請求項1之記憶體裝置，其中：各記憶層包括一電阻變化層及一離子源層，該離子源層包含至少一硫族元素作為一陽極離子導電 材料及至少一金屬元素作為一陽離子元素，及該電阻變化層係由具有比該離子源層之電阻值大之一電阻值之一材料製成且具有一導電障壁之一功能。
  9. 如請求項1之記憶體裝置，其中：各記憶體元件係一相變記憶體，及各記憶層係由GeSbTe合金製成。
  10. 如請求項1之記憶體裝置，其中：各記憶體元件係一電阻變化記憶體，及各記憶層係由氧化物製成。
  11. 如請求項2之記憶體裝置，其中該第二位元線係經配置以與該第一位元線平行。
  12. 一種用於製造一記憶體裝置之方法，其包括：在一半導體基板上形成複數個記憶體元件，各記憶體元件具有一第一電極、一第二電極及該第一電極與該第二電極之間之一記憶層；在該半導體基板上形成複數個存取電晶體；及將複數個字線連接至該複數個存取電晶體，其中，形成予該複數個記憶體元件的複數個記憶層呈一點狀圖案，來自對應二個相鄰記憶體元件的兩個相鄰第一電極共用一個記憶層，該一個記憶體層填充在該兩個相鄰第一電極上形成之一絕緣膜中之一孔，該孔暴露該兩個相鄰第一電極 且被該一個記憶體層填充，且該一個記憶體層在與該複數個字線的一延伸方向平行之一方向在該兩個相鄰第一電極上延伸。
  13. 如請求項12之方法，其進一步包括：在該半導體基板上形成包括若干第一位元線及若干第二位元線之複數個字線；其中，該兩個相鄰第一電極係透過對應兩個相鄰存取電晶體而連接至一個第一位元線，及沿與該複數個字線之該延伸方向垂直之一方向之彼此相鄰之兩個記憶層係連接至一相同第二位元線。
  14. 如請求項13之方法，其進一步包括：將一位元接觸電極連接至各存取電晶體；將該第一位元線連接至該位元接觸電極；將一節點接觸電極連接至各存取電晶體；及在該節點接觸電極上形成一對應第一電極。
  15. 如請求項12之方法，其中形成該複數個記憶體元件包含：用該絕緣膜覆蓋各記憶體元件之該第一電極之一上部分；在該絕緣膜中形成該孔以暴露該兩個相鄰第一電極；用一記憶層材料膜填充該孔以形成由該兩個相鄰第一電極共用之一個記憶層；及藉由化學機械拋光而移除自該孔擠出之該記憶層材料 膜。
  16. 如請求項13之方法，其進一步包括：在各記憶層上形成另一絕緣膜；及透過該另一絕緣膜中之一接觸孔而將一各別第二位元線連接至一對應記憶層。
  17. 如請求項13之方法，其中：各字線及各第一位元線之一寬度等於一最小尺寸規則；該等第一位元線之一節距大於該最小尺寸規則之三倍；及該等字線之一節距大於該最小尺寸規則之兩倍。
  18. 如請求項12之方法，其中：各記憶層包括一電阻變化層及一離子源層，該離子源層包含至少一硫族元素作為一陽極離子導電材料及至少一金屬元素作為一陽離子元素，及該電阻變化層係由具有比該離子源層之電阻值大之一電阻值之一材料製成且具有充當一導電障壁。
  19. 一種記憶體系統，其包括：一記憶體介面；一記憶體裝置，其包括(a)複數個記憶體元件，各記憶體元件具有一第一電極、一第二電極及該第一電極與該第二電極之間之一記憶層；(b)複數個存取電晶體，其可操作地連接至該複數 個記憶體元件且由複數個字線控制；及(c)一記憶體控制器，其可操作地連接至該記憶體介面及該記憶體裝置，且該記憶體控制器經組態以控制該記憶體裝置之操作，其中，設置於該複數個記憶體元件的複數個記憶體層呈一點狀圖案，來自對應二個相鄰記憶體元件的兩個相鄰第一電極共用一個記憶層，該一個記憶體層填充在該兩個相鄰第一電極上設置之一絕緣膜中之一孔，該孔暴露該兩個相鄰第一電極且被該一個記憶體層填充，且該一個記憶體層在與該複數個字線的一延伸方向平行之一方向在該兩個相鄰第一電極上延伸。
TW101123940A 2011-07-22 2012-07-03 記憶體裝置及製造其之方法 TWI520271B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011161201A JP5831687B2 (ja) 2011-07-22 2011-07-22 記憶装置およびその製造方法

Publications (2)

Publication Number Publication Date
TW201308519A TW201308519A (zh) 2013-02-16
TWI520271B true TWI520271B (zh) 2016-02-01

Family

ID=47534620

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101123940A TWI520271B (zh) 2011-07-22 2012-07-03 記憶體裝置及製造其之方法

Country Status (5)

Country Link
US (1) US9058978B2 (zh)
JP (1) JP5831687B2 (zh)
KR (1) KR101964996B1 (zh)
CN (1) CN102891162A (zh)
TW (1) TWI520271B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140217555A1 (en) * 2013-02-06 2014-08-07 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
US20140264224A1 (en) * 2013-03-14 2014-09-18 Intermolecular, Inc. Performance Enhancement of Forming-Free ReRAM Devices Using 3D Nanoparticles
KR102087744B1 (ko) * 2014-03-17 2020-03-11 에스케이하이닉스 주식회사 전자장치 및 그 제조방법
JP2016072538A (ja) 2014-09-30 2016-05-09 株式会社東芝 記憶装置及びその製造方法
US20170104031A1 (en) * 2015-10-07 2017-04-13 Intermolecular, Inc. Selector Elements
US10310463B2 (en) * 2016-05-25 2019-06-04 Honeywell International Inc. Building system controller configuration propagation
FR3066043B1 (fr) * 2017-05-04 2019-06-28 Commissariat A L'energie Atomique Et Aux Energies Alternatives Composant semi-conducteur memoire integrant une nano-batterie, dispositif semi-conducteur comprenant un tel composant et procede utilisant un tel dispositif
US10454025B1 (en) 2018-06-13 2019-10-22 International Business Machines Corporation Phase change memory with gradual resistance change
TWI691051B (zh) * 2019-05-02 2020-04-11 力晶積成電子製造股份有限公司 記憶體結構
CN114188348A (zh) * 2020-06-03 2022-03-15 长江存储科技有限责任公司 3d存储器件及其位线结构
CN118887980B (zh) * 2024-05-22 2025-03-25 南京大学 一种分数拓扑弹性信息存储装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4063450B2 (ja) * 1999-06-14 2008-03-19 エルピーダメモリ株式会社 半導体集積回路装置
KR100504700B1 (ko) * 2003-06-04 2005-08-03 삼성전자주식회사 고집적 상변환 램
JP4830275B2 (ja) * 2004-07-22 2011-12-07 ソニー株式会社 記憶素子
JP2007026492A (ja) * 2005-07-13 2007-02-01 Sony Corp 記憶装置及び半導体装置
JP5157448B2 (ja) * 2005-10-19 2013-03-06 富士通株式会社 抵抗記憶素子及び不揮発性半導体記憶装置
JP4628935B2 (ja) * 2005-11-19 2011-02-09 エルピーダメモリ株式会社 不揮発性半導体記憶装置
JP4847743B2 (ja) * 2005-11-28 2011-12-28 エルピーダメモリ株式会社 不揮発性メモリ素子
US7977661B2 (en) * 2007-06-07 2011-07-12 Qimonda Ag Memory having shared storage material
KR20090080751A (ko) * 2008-01-22 2009-07-27 삼성전자주식회사 저항성 메모리 소자 및 그 제조방법
JP2009246085A (ja) * 2008-03-31 2009-10-22 Hitachi Ltd 半導体装置およびその製造方法
JP2010177505A (ja) * 2009-01-30 2010-08-12 Elpida Memory Inc 半導体集積回路及びそのレイアウト方法
JP2011060388A (ja) * 2009-09-11 2011-03-24 Toshiba Corp 不揮発性メモリ装置
JP5621541B2 (ja) * 2010-11-19 2014-11-12 ソニー株式会社 記憶装置

Also Published As

Publication number Publication date
CN102891162A (zh) 2013-01-23
US9058978B2 (en) 2015-06-16
KR101964996B1 (ko) 2019-04-02
US20130021834A1 (en) 2013-01-24
TW201308519A (zh) 2013-02-16
JP2013026514A (ja) 2013-02-04
KR20130011929A (ko) 2013-01-30
JP5831687B2 (ja) 2015-12-09

Similar Documents

Publication Publication Date Title
TWI520271B (zh) 記憶體裝置及製造其之方法
CN1967897B (zh) 管型相变化存储器形成方法
JP6251688B2 (ja) 記憶装置およびその製造方法
US7332370B2 (en) Method of manufacturing a phase change RAM device utilizing reduced phase change current
KR101180294B1 (ko) 고체-상태 메모리 디바이스, 데이터 프로세싱 시스템, 및 데이터 프로세싱 디바이스
JP5649722B2 (ja) 抵抗変化型メモリセル構造および方法
US7902539B2 (en) Semiconductor device and method of manufacturing the same
US7799596B2 (en) Phase change memory device and method for manufacturing the same
US8471233B2 (en) Semiconductor memory and method of manufacturing the same
JP6391009B2 (ja) 抵抗変化型不揮発性記憶素子の製造方法
US20060110878A1 (en) Side wall active pin memory and manufacturing method
JP5621541B2 (ja) 記憶装置
CN110858623B (zh) 可变电阻存储器件及其制造方法
KR101511421B1 (ko) 다층 상변화 물질을 이용하는 3차원 메모리
CN102832338B (zh) 一种限制结构相变存储器及其制作方法
CN111009607B (zh) 可变电阻存储器件
KR100997785B1 (ko) 상변환 기억 소자 및 그 제조방법
US20090103351A1 (en) Integrated Circuit, Method of Manufacturing an Integrated Circuit, and Memory Module
US20230371283A1 (en) Semiconductor memory devices

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees