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TWI519071B - 用於絕緣層覆矽ｃｍｏｓ技術之單一事件暫態及擾亂之緩解 - Google Patents

用於絕緣層覆矽ｃｍｏｓ技術之單一事件暫態及擾亂之緩解 Download PDF

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TWI519071B
TWI519071B TW102122920A TW102122920A TWI519071B TW I519071 B TWI519071 B TW I519071B TW 102122920 A TW102122920 A TW 102122920A TW 102122920 A TW102122920 A TW 102122920A TW I519071 B TWI519071 B TW I519071B
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gate
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logic
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logic gate
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伊桑 坎儂
薩利姆 瑞巴
喬許 馬克勒
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波音公司
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Description

用於絕緣層覆矽CMOS技術之單一事件暫態及擾亂之緩解
本揭露內容的實施例係大致有關於容錯的超大型積體電路(VLSI)設計。更具體而言，本揭露內容的實施例係有關於針對單一事件暫態及單一事件擾亂之容錯的超大型積體電路(VLSI)設計。
例如是宇宙射線及在范艾倫帶(Van Allen belts)中捕獲的質子之輻射粒子以及來自太陽粒子事件的粒子可能會在積體電路(IC)中造成錯誤。兩種一般由輻射引起之常見的錯誤類型是單一事件擾亂(SEU)以及單一事件暫態(SET)。SEU係大致包括由輻射粒子在儲存電路上的電磁效應所引起的擾亂。例如，該些儲存電路可包括靜態隨機存取記憶體(SRAM)位元單元、動態隨機存取記憶體(DRAM)位元單元、暫存器位元、正反器或是其它的儲存電路。SET係大致包括在組合邏輯閘中由輻射粒子撞擊所引起的電壓暫態。在一組合邏輯閘中的一SET的一電壓暫態可能被一儲存電路閂鎖住，因而造成一SEU。
SEU可能造成IC之不正確的輸出或是不正確的操作。半導體製造商一般是正在開發具有逐漸變小的特徵尺寸之新的微影製程，以改善電氣效能、減少IC面積及降低功率消耗。然而，因為在該些IC中縮小的 節點電容及降低的操作電壓，因此利用先進且小的半導體製程所製造的IC對於SET及SEU是更敏感的。絕緣層覆矽(SOI)互補金屬氧化物半導體(CMOS)技術的半導體製程一般係提供較基體(bulk)CMOS技術的半導體製程優異的效能、面積及功率之優點。
一種用於在絕緣層覆矽(SOI)互補金屬氧化物半導體(CMOS)積體電路中緩解輻射引發的單一事件效應(SEE)之電路及方法係被提出。一主要的邏輯輸出係響應於一輸入而從一主要的邏輯閘來加以產生。若SEE不存在的話，一冗餘邏輯輸出係響應於該輸入而從一複製該主要的邏輯輸出之冗餘邏輯閘來加以產生。一交錯的C-閘輸出係從一交錯的C-閘來加以產生，其係在該主要的邏輯輸出以及該冗餘邏輯輸出相符時模擬一反相器輸出，並且在該主要的邏輯輸出以及該冗餘邏輯輸出並不相符時，在該SEE期間並不改變其輸出。
以此種方式，本揭露內容的實施例係提供一種用於SOI CMOS技術之SET及SEU緩解技術。例如是靜態邏輯閘、動態邏輯閘、靜態正反器、非常快速的動態正反器以及非同步的邏輯閘之邏輯單元係被複製，並且和一C-閘交錯。被複製的邏輯單元的輸出係饋入該些C-閘的輸入。該C-閘並不傳遞在該些邏輯閘中的SET或SEU。該些邏輯單元以及C-閘的電晶體係交錯的，以避免將會使該冗餘失敗的多個節點的輻射事件。
在一實施例中，一種用於在絕緣層覆矽(SOI)互補金屬氧化物半導體(CMOS)積體電路中緩解輻射引發的單一事件效應(SEE)之方法係響應於一輸入以從一主要的邏輯閘產生一主要的邏輯輸出。若SEE不存在 的話，該方法係進一步響應於該輸入以從一複製該主要的邏輯輸出之冗餘邏輯閘產生一冗餘邏輯輸出。該方法進一步從一交錯的C-閘輸出一交錯的C-閘的輸出，該交錯的C-閘係在該主要的邏輯輸出以及該冗餘邏輯輸出相符時模擬一反相器輸出，並且在該主要的邏輯輸出以及該冗餘邏輯輸出並不相符時，在該SEE期間並不改變其輸出。
在另一實施例中，一種用於形成緩解輻射引發的單一事件效應(SEE)的絕緣層覆矽(SOI)互補金屬氧化物半導體(CMOS)積體電路之方法係提供一包括一主要的邏輯輸出之主要的邏輯閘，該主要的邏輯閘係響應於一輸入以輸出該主要的邏輯輸出。該方法係進一步複製該主要的邏輯閘以提供一包括一冗餘邏輯輸出的冗餘邏輯閘，若SEE不存在的話，該冗餘邏輯閘係響應於該輸入以輸出該冗餘邏輯輸出來作為該主要的邏輯輸出的一複製。該方法係進一步耦接一交錯的C-閘至該主要的邏輯輸出以及該冗餘邏輯輸出，該交錯的C-閘係可運作以藉由輸出一交錯的C-閘的輸出來作用為一表決器(voter)，該交錯的C-閘的輸出係在該主要的邏輯輸出以及該冗餘邏輯輸出相符時模擬一反相器輸出，並且在該主要的邏輯輸出以及該冗餘邏輯輸出並不相符時，在該SEE期間並不改變其輸出。
在另一實施例中，一種緩解輻射引發的單一事件效應(SEE)之絕緣層覆矽(SOI)互補金屬氧化物半導體(CMOS)積體電路係包括一主要的邏輯閘、一冗餘邏輯閘以及一交錯的C-閘。該主要的邏輯閘係包括一主要的邏輯輸出，該主要的邏輯閘係響應於一輸入以輸出該主要的邏輯輸出。該冗餘邏輯閘係複製該主要的邏輯閘並且包括一冗餘邏輯輸出，若SEE不存在的話，該冗餘邏輯閘係響應於該輸入以輸出該冗餘邏輯輸出來作為 該主要的邏輯輸出的一複製。該交錯的C-閘係耦接至該主要的邏輯輸出以及該冗餘邏輯輸出，該交錯的C-閘可運作以藉由輸出一交錯的C-閘的輸出來作用為一表決器，該交錯的C-閘的輸出係在該主要的邏輯輸出以及該冗餘邏輯輸出相符時模擬一反相器輸出，並且在該主要的邏輯輸出以及該冗餘邏輯輸出並不相符時，在該SEE期間並不改變其輸出。
此發明內容係被提供以一簡化的型式來介紹一概念的選集，其係進一步在以下的詳細說明中加以敘述。此發明內容並不欲指出所主張的標的之關鍵特點或是重要的特點，其也不欲被使用作為在決定所主張的標的之範疇上的一項輔助。
100‧‧‧抗SEE的AND閘電路
102‧‧‧主要的邏輯閘
104‧‧‧冗餘邏輯閘
106‧‧‧交錯的C-閘
108‧‧‧第一互補的表決子電路
110‧‧‧第二互補的表決子電路
122‧‧‧主要的邏輯輸出
124‧‧‧冗餘邏輯輸出
126‧‧‧輸入A
128‧‧‧輸入B
130‧‧‧交錯的C-閘的輸出Y
200‧‧‧抗SEE的AND閘電路VLSI佈局
202‧‧‧主要的邏輯閘佈局
204‧‧‧冗餘邏輯閘佈局
208‧‧‧第一互補的表決子電路佈局
210‧‧‧第二互補的表決子電路佈局
212‧‧‧輸入A
214‧‧‧輸入B
216‧‧‧交錯的C-閘的輸出Y
300‧‧‧抗SEE的正反器電路
302‧‧‧主要的邏輯閘
304‧‧‧冗餘邏輯閘
306‧‧‧交錯的C-閘
308‧‧‧第一互補的表決子電路
310‧‧‧第二互補的表決子電路
312‧‧‧硬化保持器單元
322‧‧‧主要的邏輯輸出
324‧‧‧冗餘邏輯輸出
326‧‧‧輸入A
328‧‧‧輸入B
330‧‧‧交錯的C-閘的輸出Y
400‧‧‧抗SEE的正反器電路VLSI佈局
402‧‧‧主要的邏輯閘佈局
404‧‧‧冗餘邏輯閘佈局
408‧‧‧第一互補的表決子電路佈局
410‧‧‧第二互補的表決子電路佈局
414‧‧‧第一硬化保持器子電路佈局
416‧‧‧第二硬化保持器子電路佈局
500‧‧‧抗SEE的非同步的組合邏輯電路
502‧‧‧主要的邏輯閘
504‧‧‧冗餘邏輯閘
506‧‧‧交錯的C-閘
508‧‧‧第一互補的表決子電路
510‧‧‧第二互補的表決子電路
522‧‧‧主要的邏輯輸出
524‧‧‧冗餘邏輯輸出
526‧‧‧輸入A
528‧‧‧輸入B
530‧‧‧交錯的C-閘的輸出Y
600‧‧‧抗SEE的非同步的組合邏輯閘電路VLSI佈局
602‧‧‧主要的邏輯閘佈局
604‧‧‧冗餘邏輯閘佈局
608‧‧‧第一互補的表決子電路佈局
610‧‧‧第二互補的表決子電路佈局
612‧‧‧輸入A
614‧‧‧輸入B
616‧‧‧交錯的C-閘的輸出Y
700‧‧‧製程
702~710‧‧‧工作
800‧‧‧製程
802~808‧‧‧工作
本揭露內容的實施例之更完整的理解可藉由參考到當結合以下的圖式一起考量時之詳細說明及申請專利範圍來加以導出，其中相同的元件符號係指該些圖式中之類似的元件。該些圖式係被提供以使得該揭露內容的理解變得容易，而不限制該揭露內容的廣度、範疇、比例或是可利用性。該些圖式不一定是按照比例做成的。
圖1是根據該揭露內容的一實施例之一範例的緩解輻射引發的單一事件效應(SEE)之抗SEE的AND閘電路的圖示。
圖2是根據該揭露內容的一實施例之圖1的被配置以緩解輻射引發的單一事件效應(SEE)之抗SEE的AND閘電路之一範例的抗SEE的AND閘電路VLSI佈局的圖示。
圖3是根據該揭露內容的一實施例之一範例的緩解輻射引發的單一事件效應(SEE)之抗SEE的正反器電路的圖示。
圖4是根據該揭露內容的一實施例之圖3的被配置以緩解輻射引發的單一事件效應(SEE)之抗SEE的正反器電路之一範例的抗SEE的正反器電路VLSI佈局的圖示。
圖5是根據該揭露內容的一實施例之一範例的緩解輻射引發的單一事件效應(SEE)之抗SEE的非同步的組合邏輯電路的圖示。
圖6是根據該揭露內容的一實施例之圖5的被配置以緩解輻射引發的單一事件效應(SEE)之抗SEE的非同步的組合邏輯電路之一範例的抗SEE的非同步的組合邏輯電路VLSI佈局的圖示。
圖7是根據該揭露內容的一實施例之一範例的用於形成緩解輻射引發的單一事件效應(SEE)之絕緣層覆矽(SOI)互補金屬氧化物半導體(CMOS)積體電路之製程的圖示。
圖8是根據該揭露內容的一實施例之一範例的用於在絕緣層覆矽(SOI)互補金屬氧化物半導體(CMOS)積體電路中緩解輻射引發的單一事件效應(SEE)之製程的圖示。
以下的詳細說明在本質上是舉例的，而且並不欲限制該揭露內容、或是該揭露內容的實施例的應用及使用。特定的裝置、技術及應用的說明只是被提供作為例子而已。對於在此所述的例子之修改對於該項技術中具有通常技能者而言將會是相當明顯的，並且在此界定的一般性原理可以應用至其它例子及應用，而不脫離該揭露內容的精神及範疇。本揭露內容應該被授予和該申請專利範圍一致的範疇，並且不受限於在此敘述及展示的例子。
該揭露內容的實施例在此可以就功能及/或邏輯區塊構件以及各種的處理步驟來加以描述。應該體認到的是，此種區塊構件可藉由任意數目的被配置以執行所指明的功能之硬體、軟體及/或韌體構件來加以實現。為了簡潔的緣故，相關於超大型積體電路(VLSI)及電路設計、單一事件效應、單一事件暫態、單一事件擾亂、絕緣層覆矽(SOI)技術、互補金屬氧化物半導體(CMOS)技術、微電子、電子電路、電子設備以及其它在此所述的系統的功能特點(以及該些系統之個別的操作構件)之習知的技術及構件可能並未在此加以詳細地描述。此外，熟習此項技術者將會體認到本揭露內容的實施例可以結合各種硬體及軟體來加以實施，並且在此所述的實施例僅僅是該揭露內容的範例實施例而已。
該揭露內容的實施例在此係在一非限制的應用，亦即絕緣層覆矽(SOI)互補金屬氧化物半導體(CMOS)技術的背景中加以描述。然而，該揭露內容的實施例並不限於此種SOI CMOS應用，並且在此所述的技術亦可被利用在其它應用中。例如但非限制性的，實施例可以是可應用於藍寶石覆矽(SOS)、或是其它微電子技術。
如同具有此項技術的通常知識者在閱讀此說明之後將會明顯的是，以下是該揭露內容的例子及實施例，而且並不限於根據這些例子來操作。其它實施例亦可被利用，並且結構的改變可在不脫離本揭露內容的範例實施例的範疇下加以做成。
圖1是根據該揭露內容的一實施例之一範例的緩解輻射引發的單一事件效應(SEE)之抗SEE的AND閘電路100的圖示。該抗SEE的AND閘電路100係包括一主要的邏輯閘102、一冗餘邏輯閘104以及一交錯 的C-閘106。
該主要的邏輯閘102係包括一主要的邏輯輸出122，並且響應於輸入A 126及B 128以輸出該主要的邏輯輸出122。在圖1的實施例中，該主要的邏輯閘102係包括一構成一NAND閘的組合邏輯閘。
該冗餘邏輯閘104係複製該主要的邏輯閘102，並且包括一冗餘邏輯輸出124。若SEE不存在的話，該冗餘邏輯閘104係響應於該輸入A 126及B 128以輸出該冗餘邏輯輸出124以作為該主要的邏輯輸出122的一複製。在圖1的實施例中，該主要的邏輯閘102係包括一NAND閘I1，因此該冗餘邏輯閘104亦包括一NAND閘I0。
該交錯的C-閘106係耦接至該主要的邏輯輸出122以及該冗餘邏輯輸出124。該交錯的C-閘106係可運作以藉由輸出一交錯的C-閘的輸出Y 130來作用為一表決器(例如，一表決電路)，其係在該主要的邏輯輸出122以及該冗餘邏輯輸出124相符時模擬一反相器輸出。當該主要的邏輯輸出122以及該冗餘邏輯輸出124並不相符時，該交錯的C-閘106在該SEE期間並不改變該交錯的C-閘的輸出Y 130。該交錯的C-閘106係包括一耦接至該主要的邏輯輸出122之第一互補的表決子電路108、以及一耦接至該冗餘邏輯輸出124之第二互補的表決子電路110。在圖1的實施例中，該第一互補的表決子電路108係包括一PMOS電晶體T0以及一NMOS電晶體T1，並且該第二互補的表決子電路110係包括一PMOS電晶體T3以及一NMOS電晶體T2。VDD可包括一具有例如但不限於0V、3V、5V的電壓、或是其它適合用於微電子電路的電壓。VSS可包括一具有例如但不限於0V、-3V、-5V的電壓、或是其它適合用於微電子電路的電壓。
該主要的邏輯閘102、冗餘邏輯閘104以及交錯的C-閘106係被配置以分開至少一造成該SEE的輻射事件的直徑。該主要的邏輯閘102、冗餘邏輯閘104、第一互補的表決子電路108以及第二互補的表決子電路110係藉此在VLSI製程步驟期間被佈局，以便於最小化SEE。
圖2是根據該揭露內容的一實施例之圖1的被配置以緩解輻射引發的單一事件效應(SEE)之抗SEE的AND閘電路之一範例的抗SEE的AND閘電路VLSI佈局200的圖示。該抗SEE的AND閘電路VLSI佈局200係包括一主要的邏輯閘佈局202、一冗餘邏輯閘佈局204、一第一互補的表決子電路佈局208以及一第二互補的表決子電路佈局210。
該主要的邏輯閘佈局202係包括該主要的邏輯閘102的一VLSI佈局。輸入A 212及B 214係對應於圖1中的輸入A 126及B 128，並且一交錯的C-閘的輸出Y216係對應於該交錯的C-閘的輸出Y130。該冗餘邏輯閘佈局204係包括該冗餘邏輯閘104的一VLSI佈局。該交錯的C-閘106係在VLSI佈局期間被分割，以提供免於SEE的分散及保護。該交錯的C-閘106之第一互補的表決子電路108係被佈局為第一互補的表決子電路佈局208。該第二互補的表決子電路110係被佈局為第二互補的表決子電路佈局210。該主要的邏輯閘佈局202、冗餘邏輯閘佈局204、第一互補的表決子電路佈局208以及第二互補的表決子電路佈局210係被配置以分開至少一造成該SEE的輻射事件的直徑。
例如，一空間的分開可包括至少0.5微米，以避免SEE影響到兩個電晶體位置。在圖2所示的例子中，該主要的邏輯閘佈局202係和該冗餘邏輯閘佈局204分開例如但不限於1.3微米。在圖2所示的例子中，該 第一互補的表決子電路佈局208係和該第二互補的表決子電路佈局210分開例如但不限於1.57微米。
圖3是根據該揭露內容的一實施例之一範例的緩解輻射引發的單一事件效應(SEE)之抗SEE的正反器電路300的圖示。該抗SEE的正反器電路300係包括一主要的邏輯閘302、一冗餘邏輯閘304、一交錯的C-閘306以及一硬化(hardened)保持器單元312。
該主要的邏輯閘302係包括一主要的邏輯輸出322，並且響應於輸入A 326及B 328以輸出該主要的邏輯輸出322。在圖3的實施例中，該主要的邏輯閘302係包括一構成一正反器電路之循序邏輯閘。
該冗餘邏輯閘304係複製該循序邏輯閘並且包括一冗餘邏輯輸出324。若SEE不存在的話，該冗餘邏輯閘304係響應於該輸入A 326及B 328以輸出該冗餘邏輯輸出324以作為該主要的邏輯輸出322的一複製。在圖3的實施例中，該主要的邏輯閘302係包括一正反器電路，因而該冗餘邏輯閘304亦包括一正反器電路。
該交錯的C-閘306係耦接至該主要的邏輯輸出322以及該冗餘邏輯輸出324。該交錯的C-閘306係可運作以藉由輸出一交錯的C-閘的輸出Y 330來作用為一表決器(例如，一表決電路)，其係在該主要的邏輯輸出322以及該冗餘邏輯輸出324相符時模擬一反相器輸出。當該主要的邏輯輸出322以及該冗餘邏輯輸出324並不相符時，該交錯的C-閘306在該SEE期間及之後並不改變該交錯的C-閘的輸出Y 330。該交錯的C-閘306係包括一耦接至該主要的邏輯輸出322之第一互補的表決子電路308、以及一耦接至該冗餘邏輯輸出324之第二互補的表決子電路310。
該硬化保持器單元312係耦接至該交錯的C-閘306之交錯的C-閘的輸出Y 330，並且維持該交錯的C-閘的輸出Y 330。當該交錯的C-閘306是在一高阻抗的狀態一段長於其本身可維持一值的時間期間時，該硬化保持器單元312係維持該交錯的C-閘的輸出Y 330。該硬化保持器單元312係包括一組兩個交錯以提供一空間的分開之硬化互補保持器子電路。一第一硬化保持器子電路314以及一第二硬化保持器子電路316係被交錯以提供該空間的分開，並且一起包括兩組交錯以提供一空間的分開之兩個串聯的PMOS電晶體以及兩組兩個串聯的NMOS電晶體。
該主要的邏輯閘302、冗餘邏輯閘304、交錯的C-閘306以及硬化保持器單元312係被配置以分開至少一造成該SEE的輻射事件的直徑。該主要的邏輯閘302、冗餘邏輯閘304、第一互補的表決子電路308、第二互補的表決子電路310以及硬化保持器單元312係藉此在VLSI製程步驟期間被佈局，以便於最小化SEE。
圖4是根據該揭露內容的一實施例之圖3的被配置以緩解輻射引發的單一事件效應(SEE)之抗SEE的正反器電路之一範例的抗SEE的正反器電路VLSI佈局400的圖示。該抗SEE的正反器電路VLSI佈局400係包括一主要的邏輯閘佈局402、一冗餘邏輯閘佈局404、一第一互補的表決子電路佈局408、一第二互補的表決子電路佈局410、一第一硬化保持器子電路佈局414以及一第二硬化保持器子電路佈局416。
該主要的邏輯閘佈局402係包括該主要的邏輯閘302的一VLSI佈局。該冗餘邏輯閘佈局404係包括該冗餘邏輯閘304的一VLSI佈局。該交錯的C-閘306係在VLSI佈局期間被分割，以提供免於SEE的分散及保 護。該交錯的C-閘306之第一互補的表決子電路308係被佈局成為該第一互補的表決子電路佈局408。該交錯的C-閘306之第二互補的表決子電路310係被佈局成為該第二互補的表決子電路佈局410。
該硬化保持器單元312係在VLSI佈局期間被分割，以提供免於SEE的分散及保護。該硬化保持器單元312的第一硬化保持器子電路314係被佈局成為該第一硬化保持器子電路佈局414。該硬化保持器單元312的第二硬化保持器子電路316係被佈局成為該第二硬化保持器子電路佈局416。
該主要的邏輯閘佈局402、冗餘邏輯閘佈局404、第一互補的表決子電路佈局408、第二互補的表決子電路佈局410、第一硬化保持器子電路佈局414以及第二硬化保持器子電路佈局416係被配置以分開至少一造成該SEE的輻射事件的直徑。例如，一空間的分開可包括至少0.5微米，以避免SEE影響兩個電晶體位置。在圖4所示的例子中，該主要的邏輯閘佈局402係和該冗餘邏輯閘佈局404分開例如但不限於3.8微米。在圖4所示的例子中，該第一互補的表決子電路佈局408係和該第二互補的表決子電路佈局410分開例如但不限於4.37微米。在圖4所示的例子中，該第一硬化保持器子電路佈局414係和該第二硬化保持器子電路佈局416分開例如但不限於2.66微米。
圖5是根據該揭露內容的一實施例之一範例的緩解輻射引發的單一事件效應(SEE)之抗SEE的非同步的組合邏輯電路500的圖示。該抗SEE的非同步的組合邏輯電路500係包括一主要的邏輯閘502、一冗餘邏輯閘504以及一交錯的C-閘506。
該主要的邏輯閘502係包括一主要的邏輯輸出522，並且響應於輸入A 526及B 528以輸出該主要的邏輯輸出522。在圖5的實施例中，該主要的邏輯閘502係包括一非同步的組合邏輯閘。該非同步的組合邏輯閘可包括例如但不限於一半計時(semi-timed)電路或是其它非同步的邏輯。該主要的邏輯閘502可進一步響應於一非同步的控制信號Z而運作。
該冗餘邏輯閘504係複製該組合邏輯閘，並且包括一冗餘邏輯輸出524。若SEE不存在的話，該冗餘邏輯閘504係響應於該輸入A 526及B 528以輸出該冗餘邏輯輸出524來作為該主要的邏輯輸出522的一複製。在圖5的實施例中，該主要的邏輯閘502係包括一非同步的組合邏輯閘，因而該冗餘邏輯閘504亦包括一非同步的組合邏輯閘。該冗餘邏輯閘504可進一步響應於一非同步的控制信號Z1來運作。
該交錯的C-閘506係耦接至該主要的邏輯輸出522以及該冗餘邏輯輸出524。該交錯的C-閘506係可運作以藉由輸出一交錯的C-閘的輸出Y530來作用為一表決器(例如，一表決電路)，其係在該主要的邏輯輸出522以及該冗餘邏輯輸出524相符時模擬一反相器輸出。當該主要的邏輯輸出522以及該冗餘邏輯輸出524並不相符時，該交錯的C-閘506在該SEE期間及之後並不改變該交錯的C-閘的輸出Y 530。該交錯的C-閘506係包括一耦接至該主要的邏輯輸出522之第一互補的表決子電路508、以及一耦接至該冗餘邏輯輸出524之第二互補的表決子電路510。
該主要的邏輯閘502、冗餘邏輯閘504以及交錯的C-閘506係被配置以分開至少一造成該SEE的輻射事件的直徑。該主要的邏輯閘502，該冗餘邏輯閘504、第一互補的表決子電路508以及第二互補的表決 子電路510係藉此在VLSI製程步驟期間被佈局，以便於最小化SEE。
圖6是根據該揭露內容的一實施例之圖5的被配置以緩解輻射引發的單一事件效應(SEE)之抗SEE的非同步的組合邏輯電路之一範例的抗SEE的非同步的組合邏輯電路VLSI佈局600的圖示。該抗SEE的非同步的組合邏輯閘電路VLSI佈局600係包括一主要的邏輯閘佈局602、一冗餘邏輯閘佈局604、一第一互補的表決子電路佈局608以及一第二互補的表決子電路佈局610。
該主要的邏輯閘佈局602係包括該主要的邏輯閘502的一VLSI佈局。輸入A 612及B 614係對應於該輸入A 526及B 528，並且一交錯的C-閘的輸出Y 616係對應於該交錯的C-閘的輸出Y 530。該冗餘邏輯閘佈局604係包括該冗餘邏輯閘504的一VLSI佈局。該交錯的C-閘506係在VLSI佈局期間被分割以提供免於SEE的分散及保護。該交錯的C-閘506之第一互補的表決子電路508係被佈局成為該第一互補的表決子電路佈局608。該交錯的C-閘506之第二互補的表決子電路510係被佈局成為該第二互補的表決子電路佈局610。該主要的邏輯閘佈局602、冗餘邏輯閘佈局604、第一互補的表決子電路佈局608以及第二互補的表決子電路佈局610係被配置以分開至少一造成該SEE的輻射事件的直徑。例如，一空間的分開可包括至少0.5微米，以避免SEE影響兩個電晶體位置。在圖6所示的例子中，該主要的邏輯閘佈局602係和該冗餘邏輯閘佈局604分開例如但不限於2.47微米。在圖6所示例子中，該第一互補的表決子電路佈局608係和該第二互補的表決子電路佈局610分開例如但不限於2.28微米。
圖7是根據該揭露內容的一實施例之一範例的用於形成緩 解輻射引發的單一事件效應(SEE)之絕緣層覆矽(SOI)互補金屬氧化物半導體(CMOS)積體電路之製程的圖示。與製程700有關所執行的各項工作都可以機械地、藉由軟體、硬體、韌體、電腦可讀取的軟體、電腦可讀取的儲存媒體、或是任何其之組合來加以執行。為了說明的目的，以下製程700的說明可能參考到以上相關圖1-6所提及的元件。在某些實施例中，該製程700的部分可藉由該電路100-600之不同的元件來加以執行，例如：該主要的邏輯閘502、冗餘邏輯閘504、交錯的C-閘506、主要的邏輯閘302、冗餘邏輯閘304、交錯的C-閘306、硬化保持器單元312、等等。應該體認到的是，製程700可包含任意數目之額外或替代的工作，在圖7中所示的工作並不需要以該舉例說明的順序來執行，並且該製程700可以納入一具有並未在此詳細敘述的額外功能之更全面性的程序或製程中。
製程700可藉由形成一例如是該主要的邏輯閘102/302/502之主要的邏輯閘來開始，其係包括一例如是該主要的邏輯輸出122/322/522之主要的邏輯輸出，該主要的邏輯閘102/302/502係響應於一例如是該輸入A 126/212/326/526/612及B 128/214/328/528/614的輸入以輸出該主要的邏輯輸出122/322/522(工作702)。該主要的邏輯閘102/302/502可包括例如但不限於一組合邏輯閘、一非同步的邏輯閘、一循序邏輯閘、或是其它的邏輯閘。
製程700可藉由複製該主要的邏輯閘102/302/502以提供一例如是該冗餘邏輯閘104/304/504的冗餘邏輯閘來繼續，其係包括一例如是該冗餘邏輯輸出124/324/524的冗餘邏輯輸出，若SEE不存在的話，該冗餘邏輯閘104/304/504係響應於該輸入以輸出該冗餘邏輯輸出124/324/524以作為該主要的邏輯輸出122/322/522的一複製(工作704)。
製程700可藉由耦接一例如是交錯的C-閘106/306/506之交錯的C-閘至該主要的邏輯輸出122/322/522以及該冗餘邏輯輸出124/324/524來繼續，該交錯的C-閘106/306/506可運作以藉由輸出一例如是該交錯的C-閘的輸出Y 130/216/330/530/616之交錯的C-閘的輸出來作用為一表決器(例如，一表決電路)，其係在該主要的邏輯輸出122/322/522以及該冗餘邏輯輸出124/324/524相符時模擬一反相器輸出，並且在該主要的邏輯輸出以及該冗餘邏輯輸出並不相符時，在該SEE期間並不改變輸出(工作706)。
製程700可藉由配置該主要的邏輯閘102/302/502、冗餘邏輯閘104/304/504以及交錯的C-閘106/306/506以分開至少一造成該SEE的輻射事件的直徑來繼續(工作708)。
製程700可藉由形成一可運作以維持該交錯的C-閘106/306/506之交錯的C-閘的輸出Y 130/216/330/530/616之硬化保持器單元來繼續，該硬化保持器單元係包括一組交錯以提供一空間的分開之兩個硬化互補保持器子電路，並且一起包括兩組兩個串聯的PMOS電晶體以及兩組兩個串聯的NMOS電晶體(工作710)。
圖8是根據該揭露內容的一實施例之一範例的用於在絕緣層覆矽(SOI)互補金屬氧化物半導體(CMOS)積體電路中緩解輻射引發的單一事件效應(SEE)之製程的圖示。與製程800有關所執行的各項工作都可以機械地、藉由軟體、硬體、韌體、電腦可讀取的軟體、電腦可讀取的儲存媒體、或是任何其之組合來加以執行。為了說明的目的，以下製程800的說明可能參考到以上相關圖1-6所提及的元件。在某些實施例中，該製程800的部分可藉由該電路100-600之不同的元件來加以執行，例如：該主要 的邏輯閘502、冗餘邏輯閘504、交錯的C-閘506、主要的邏輯閘302、冗餘邏輯閘304、交錯的C-閘306、硬化保持器單元312、等等。應該體認到的是，製程800可包含任意數目之額外或替代的工作，在圖8中所示的工作不需要以該舉例說明的順序來執行，並且該製程800可以納入一具有並未在此詳細敘述的額外功能之更全面性的程序或製程中。
製程800可藉由響應於一例如是該輸入A 126/212/326/526/612及B 128/214/328/528/614的輸入以從一例如是該主要的邏輯閘102/302/502之主要的邏輯閘來產生一例如是該主要的邏輯輸出122/322/522之主要的邏輯輸出而開始(工作802)。
製程800可藉由若SEE不存在的話，響應於該輸入以從一複製該主要的邏輯輸出122/322/522的例如是該冗餘邏輯閘104/304/504之冗餘邏輯閘來產生一例如是該冗餘邏輯輸出124/324/524的冗餘邏輯輸出而繼續(工作804)。
製程800可藉由從一例如是該交錯的C-閘106/306/506之交錯的C-閘以輸出一例如是該交錯的C-閘的輸出Y 130/216/330/530/616之交錯的C-閘的輸出而繼續，其係在該主要的邏輯輸出122/322/522以及該冗餘邏輯輸出124/324/524相符時模擬一反相器輸出，並且在該主要的邏輯輸出122/322/522以及該冗餘邏輯輸出124/324/524並不相符時，在該SEE期間並不改變輸出(工作806)。
製程800可藉由利用一硬化保持器單元以維持該交錯的C-閘106/306/506之交錯的C-閘的輸出Y 130/216/330/530/616而繼續，該硬化保持器單元係包括一組交錯以提供一空間的分開之兩個硬化互補保持器子 電路，並且一起包括兩組兩個串聯的PMOS電晶體以及兩組兩個串聯的NMOS電晶體(工作808)。
以此種方式，該揭露內容的實施例係提供一種用於SOI CMOS技術之SET及SEU的緩解技術。例如是靜態組合邏輯閘、動態組合邏輯閘、靜態正反器、非常快速的動態正反器以及非同步的邏輯閘的邏輯單元係被複製並且和一個C-閘交錯。該些複製的邏輯單元輸出係饋入該C-閘的輸入。該C-閘並不傳遞在該些邏輯閘中的SET或SEU。該些邏輯單元以及C-閘電晶體係被交錯，以避免將會破壞該冗餘的多個節點事件。
在又一實施例中：根據本揭露內容之一特點其係提供有一種用於在絕緣層覆矽(SOI)互補金屬氧化物半導體(CMOS)積體電路中緩解輻射引發的單一事件效應(SEE)之方法，該方法係包括：響應於一輸入以從一主要的邏輯閘產生一主要的邏輯輸出；若SEE不存在的話，響應於該輸入以從一複製該主要的邏輯輸出之冗餘邏輯閘產生一冗餘邏輯輸出；以及從一交錯的C-閘輸出一交錯的C-閘的輸出，該交錯的C-閘係在該主要的邏輯輸出與該冗餘邏輯輸出相符時模擬一反相器輸出，並且在該主要的邏輯輸出以及該冗餘邏輯輸出並不相符時，在該SEE期間並不改變輸出。
有利的是，該SEE係包括以下中之一：一單一事件擾亂(SEU)以及一單一事件暫態(SET)。
有利的是，該主要的邏輯閘、冗餘邏輯閘以及交錯的C-閘 係分開至少一造成該SEE的輻射事件的直徑。
有利的是，該交錯的C-閘係包括：一組串聯的PMOS電晶體；一組串聯的NMOS電晶體；以及複數個分別耦接至該組串聯的PMOS電晶體中之一以及該組串聯的NMOS電晶體中之一的輸入，其中該主要的邏輯閘、冗餘邏輯閘、串聯的PMOS電晶體以及串聯的NMOS電晶體係被交錯以提供一空間的分開。
較佳的是，該空間的分開係包括至少0.5微米，以避免SEE影響兩個電晶體位置。
有利的是，該用於在絕緣層覆矽(SOI)互補金屬氧化物半導體(CMOS)積體電路中緩解輻射引發的單一事件效應(SEE)之方法進一步包括利用一硬化保持器單元來維持該交錯的C-閘之交錯的C-閘的輸出，該硬化保持器單元係包括一組交錯以提供一空間的分開之兩個硬化互補保持器子電路，並且一起包括兩組兩個串聯的PMOS電晶體以及兩組兩個串聯的NMOS電晶體。
有利的是，該主要的邏輯閘係包括以下中之一：一組合邏輯閘、一非同步的邏輯閘以及一循序邏輯閘。
根據本揭露內容之一進一步特點，其係提供有一種用於形成一緩解輻射引發的單一事件效應(SEE)的絕緣層覆矽(SOI)互補金屬氧化物半導體(CMOS)積體電路之方法，該方法係包括：形成一包括一主要的邏輯輸出之主要的邏輯閘，該主要的邏輯閘係響 應於一輸入以輸出該主要的邏輯輸出；複製該主要的邏輯閘以提供一包括一冗餘邏輯輸出的冗餘邏輯閘，若SEE不存在的話，該冗餘邏輯閘係響應於該輸入以輸出該冗餘邏輯輸出來作為該主要的邏輯輸出的一複製；以及耦接一交錯的C-閘至該主要的邏輯輸出以及該冗餘邏輯輸出，該交錯的C-閘可運作以藉由輸出一交錯的C-閘的輸出來作用為一表決器，該交錯的C-閘係在該主要的邏輯輸出與該冗餘邏輯輸出相符時模擬一反相器輸出，並且在該主要的邏輯輸出以及該冗餘邏輯輸出並不相符時，在該SEE期間並不改變輸出。
有利的是，該SEE係包括以下中之一：一單一事件擾亂(SEU)以及一單一事件暫態(SET)。
有利的是，該用於形成一緩解輻射引發的單一事件效應(SEE)的絕緣層覆矽(SOI)互補金屬氧化物半導體(CMOS)積體電路之方法進一步包括配置該主要的邏輯閘、冗餘邏輯閘以及交錯的C-閘成為分開至少一造成該SEE的輻射事件的直徑。
有利的是，該交錯的C-閘係包括：一組串聯的PMOS電晶體；一組串聯的NMOS電晶體；以及複數個分別耦接至該組串聯的PMOS電晶體中之一以及該組串聯的NMOS電晶體中之一的輸入，其中該主要的邏輯閘、冗餘邏輯閘、串聯的PMOS電晶體以及串聯的NMOS電晶體係被交錯以提供一空間的分開。
有利的是，該空間的分開係包括至少0.5微米，以避免SEE影響兩個電晶體位置。
有利的是，該用於形成一緩解輻射引發的單一事件效應(SEE)的絕緣層覆矽(SOI)互補金屬氧化物半導體(CMOS)積體電路之方法進一步包括形成一硬化保持器單元，該硬化保持器單元係維持該交錯的C-閘之交錯的C-閘的輸出，該硬化保持器單元係包括一組兩個交錯以提供一空間的分開之硬化互補保持器子電路，並且其係一起包括兩組兩個串聯的PMOS電晶體以及兩組兩個串聯的NMOS電晶體。
有利的是，該主要的邏輯閘係包括以下中之一：一組合邏輯閘、一非同步的邏輯閘以及一循序邏輯閘。
根據本揭露內容之又一特點，其係提供有一種緩解輻射引發的單一事件效應(SEE)的絕緣層覆矽(SOI)互補金屬氧化物半導體(CMOS)積體電路，其係包括：一包括一主要的邏輯輸出之主要的邏輯閘，該主要的邏輯閘係響應於一輸入以輸出該主要的邏輯輸出；一複製該主要的邏輯閘並且包括一冗餘邏輯輸出之冗餘邏輯閘，若SEE不存在的話，該冗餘邏輯閘係響應於該輸入以輸出該冗餘邏輯輸出來作為該主要的邏輯輸出的一複製；以及一耦接至該主要的邏輯輸出以及該冗餘邏輯輸出之交錯的C-閘，該交錯的C-閘可運作以藉由輸出一交錯的C-閘的輸出來作用為一表決器，該交錯的C-閘係在該主要的邏輯輸出與該冗餘邏輯輸出相符時模擬一反相器輸出，並且在該主要的邏輯輸出以及該冗餘邏輯輸出並不相符 時，在該SEE期間並不改變輸出。
有利的是，該主要的邏輯閘、冗餘邏輯閘以及交錯的C-閘係分開至少一造成該SEE的輻射事件的直徑。
有利的是，該主要的邏輯閘係包括以下中之一：一組合邏輯閘、一非同步的邏輯閘以及一循序邏輯閘。
有利的是，該交錯的C-閘係包括：一組串聯的PMOS電晶體；一組串聯的NMOS電晶體；以及複數個分別耦接至該組串聯的PMOS電晶體中之一以及該組串聯的NMOS電晶體中之一的輸入，其中該主要的邏輯閘、冗餘邏輯閘、串聯的PMOS電晶體以及串聯的NMOS電晶體係被交錯以提供一空間的分開。
較佳的是，該空間的分開係包括至少0.5微米，以避免SEE影響兩個電晶體位置。
有利的是，該緩解輻射引發的單一事件效應(SEE)之絕緣層覆矽(SOI)互補金屬氧化物半導體(CMOS)積體電路進一步包括一維持該交錯的C-閘之交錯的C-閘的輸出的硬化保持器單元，該硬化保持器單元係包括一組兩個交錯以提供一空間的分開之硬化互補保持器子電路，並且其係一起包括兩組兩個串聯的PMOS電晶體以及兩組兩個串聯的NMOS電晶體。
除非另有明確地敘述，否則用在此文件的術語及措辭以及其變化應該被解釋為相對於限制之開放性的。以前述內容作為例子：該術語“包含”應該被讀作為表示“包含但不限於”或類似者；該術語“例子” 係被用來提供討論中的項目之範例的實例，而非其之窮舉或是限制的表列；並且例如是“習知的”、“傳統的”、“正常的”、“標準的”、“已知的”形容詞以及類似意義的術語不應該被解釋為限制所述的項目到一給定的時間期間、或是限制到一給定的時間可利用的一項目，而是應該被讀成為涵蓋現在或是在未來的任何時間點可能是可利用或已知之習知的、傳統的、正常的、或是標準的技術。
同樣地，一個利用連接詞“以及”所關聯的項目群組不應該被讀作為需要那些項目的個別及每一個都存在於群組中，除非另有明白表示，否則應該被讀作為“及/或”。類似地，一個利用連接詞“或是”所關聯的項目群組不應該被讀作為需要在該群組中是相互排斥的，除非另有明白表示，否則也應該被讀作為“及/或”。再者，儘管該揭露內容的項目、元件或是構件可能是用單數形加以描述或是主張，但是複數個係被思及是在其範疇內，除非限制到該單數形係明確地加以敘述。在某些實例中，例如是“一或多個”、“至少”、“但不限於”或是其它類似措辭之變廣的字及措辭的存在不應該被讀成為表示在其中此種變廣的措辭可能不存在的實例中，較窄的情形是所要或是所需的。
以上的說明係參考到元件或節點或特點是“連接”或“耦接”在一起。如同在此所用的，除非另有明白表示，否則“連接”係表示一元件/節點/特點是直接接合到另一元件/節點/特點(或是和其直接通訊)，而且不一定是機械的方式。同樣地，除非另有明白表示，否則“耦接”係表示一元件/節點/特點係直接或間接接合到另一元件/節點/特點(或是和其直接或間接通訊)，而且不一定是機械的方式。因此，儘管圖1-8係描繪元件之 範例的配置，但是在該揭露內容的一實施例中，可能存在額外介於中間的元件、裝置、特點或是構件。
在此文件中，該術語“電腦程式產品”、“電腦可讀取的媒體”、“電腦可讀取的儲存媒體”與類似者可大致被使用來指例如是記憶體、儲存裝置、儲存單元或是其它非暫態的媒體之媒體。電腦可讀取的媒體的這些形式以及其它形式可能牽涉到儲存一或多個指令以供一處理器模組使用，來使得該處理器模組執行所指明的動作。當執行此種大致被稱為“電腦程式碼”或是“程式碼”(其可以用電腦程式的形式分組或是其它的分組)之指令時，其係致能一系統。
如同在此所用的，除非另有明白表示，“可運作”係表示能夠被使用、適合或備妥以供使用或服務、可用於一特定目的、並且能夠執行在此所述之一所闡述或是所要的功能。相關於系統及裝置，該術語“可運作”係表示該系統及/或該裝置是完全可運作且校準的，其係包括針對並且符合可適用的操作性要求之元件，以在被啟動時執行一所闡述的功能。相關於系統及電路，該術語“可運作”係表示該系統及/或該電路是完全可運作且校準的，其係包括針對並且符合可適用的操作性要求之邏輯，以在被啟動時執行一所闡述的功能。
100‧‧‧抗SEE的AND閘電路
102‧‧‧主要的邏輯閘
104‧‧‧冗餘邏輯閘
106‧‧‧交錯的C-閘
108‧‧‧第一互補的表決子電路
110‧‧‧第二互補的表決子電路
122‧‧‧主要的邏輯輸出
124‧‧‧冗餘邏輯輸出
126‧‧‧輸入A
128‧‧‧輸入B
130‧‧‧交錯的C-閘的輸出Y

Claims (11)

  1. 一種用於在絕緣層覆矽(SOI)互補金屬氧化物半導體(CMOS)積體電路中緩解輻射引發的單一事件效應(SEE)之方法，該方法係包括：響應於一輸入以從一主要的邏輯閘產生一主要的邏輯輸出；若一SEE不存在的話，響應於該輸入以從一冗餘邏輯閘產生一冗餘邏輯輸出，其係複製該主要的邏輯輸出；從一交錯的C-閘輸出一交錯的C-閘的輸出，其係在該主要的邏輯輸出與該冗餘邏輯輸出相符時模擬一反相器輸出，並且在該主要的邏輯輸出以及該冗餘邏輯輸出並不相符時，在該SEE期間並不改變輸出；以及利用一硬化保持器單元以維持該交錯的C-閘之該交錯的C-閘的輸出，該硬化保持器單元係包括一組兩個硬化互補保持器子電路，該些硬化互補保持器子電路係被交錯以提供一空間的分開，並且一起包括兩組兩個串聯的PMOS電晶體以及兩組兩個串聯的NMOS電晶體。
  2. 如申請專利範圍第1項之方法，其中該SEE係包括下列之一：一單一事件擾亂(SEU)以及一單一事件暫態(SET)。
  3. 如申請專利範圍第1項之方法，其中該主要的邏輯閘、該冗餘邏輯閘以及該交錯的C-閘係分開至少一造成該SEE的輻射事件的一直徑。
  4. 如申請專利範圍第1項之方法，其中該交錯的C-閘係包括：一組串聯的PMOS電晶體；一組串聯的NMOS電晶體；以及複數個分別耦接至該組串聯的PMOS電晶體中之一以及該組串聯的NMOS電晶體中之一的輸入，其中該主要的邏輯閘、該冗餘邏輯閘、該些 串聯的PMOS電晶體以及該些串聯的NMOS電晶體係被交錯，以提供一空間的分開。
  5. 如申請專利範圍第4項之方法，其中該空間的分開係包括至少0.5微米，以避免SEE影響兩個電晶體位置。
  6. 如申請專利範圍第1項之方法，其中該主要的邏輯閘係包括下列之一：一組合邏輯閘、一非同步的邏輯閘以及一循序邏輯閘。
  7. 一種緩解輻射引發的單一事件效應(SEE)之絕緣層覆矽(SOI)互補金屬氧化物半導體(CMOS)積體電路，其係包括：一包括一主要的邏輯輸出之主要的邏輯閘，該主要的邏輯閘係響應於一輸入以輸出該主要的邏輯輸出；一複製該主要的邏輯閘並且包括一冗餘邏輯輸出之冗餘邏輯閘，若一SEE不存在的話，該冗餘邏輯閘係響應於該輸入以輸出該冗餘邏輯輸出來作為該主要的邏輯輸出的一複製；一耦接至該主要的邏輯輸出以及該冗餘邏輯輸出之交錯的C-閘，該交錯的C-閘可運作以藉由輸出一交錯的C-閘的輸出來作用為一表決器，其係在該主要的邏輯輸出與該冗餘邏輯輸出相符時模擬一反相器輸出，並且在該主要的邏輯輸出以及該冗餘邏輯輸出並不相符時，在該SEE期間並不改變輸出；以及一維持該交錯的C-閘之該交錯的C-閘的輸出的硬化保持器單元，該硬化保持器單元係包括一組兩個硬化互補保持器子電路，硬化其係被交錯以提供一空間的分開，並且一起包括兩組兩個串聯的PMOS電晶體以及兩組兩個串聯的NMOS電晶體。
  8. 如申請專利範圍第7項之SOI CMOS積體電路，其中該主要的邏輯閘、該冗餘邏輯閘以及該交錯的C-閘係分開至少一造成該SEE的輻射事件的一直徑。
  9. 如申請專利範圍第7項之SOI CMOS積體電路，其中該主要的邏輯閘係包括下列之一：一組合邏輯閘、一非同步的邏輯閘以及一循序邏輯閘。
  10. 如申請專利範圍第7項之SOI CMOS積體電路，其中該交錯的C-閘係包括：一組串聯的PMOS電晶體；一組串聯的NMOS電晶體；以及複數個分別耦接至該組串聯的PMOS電晶體中之一以及該組串聯的NMOS電晶體中之一的輸入，其中該主要的邏輯閘、該冗餘邏輯閘、該些串聯的PMOS電晶體以及該些串聯的NMOS電晶體係被交錯，以提供一空間的分開。
  11. 如申請專利範圍第10項之SOI CMOS積體電路，其中該空間的分開係包括至少0.5微米，以避免SEE影響兩個電晶體位置。
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