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TWI518864B - 變容器 - Google Patents

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TWI518864B
TWI518864B TW101150042A TW101150042A TWI518864B TW I518864 B TWI518864 B TW I518864B TW 101150042 A TW101150042 A TW 101150042A TW 101150042 A TW101150042 A TW 101150042A TW I518864 B TWI518864 B TW I518864B
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TW
Taiwan
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capacitor
trace
wafer
wafer via
varactor
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TW101150042A
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TW201426944A (zh
Inventor
李思翰
曾珮玲
林哲輝
林志昇
Original Assignee
財團法人工業技術研究院
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Publication of TW201426944A publication Critical patent/TW201426944A/zh
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    • H10W20/20—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/62—Capacitors having potential barriers
    • H10D1/64—Variable-capacitance diodes, e.g. varactors 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/62—Capacitors having potential barriers
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
    • H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
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Description

變容器
本發明係有關於一種變容器(Varactor)，且特別有關於一種具有晶圓穿孔(Through Wafer Via，TWV)結構的變容器。
三維(3D)積體電路以及堆疊的晶片(chip)或晶圓是用來解決二維積體電路發展的一些限制。通常，三維積體電路係使用晶圓穿孔(Through Wafer Via，TWV)在半導體基底中來提供堆疊的晶片/晶圓封裝結構，例如使用晶圓穿孔來連接晶片或晶圓。因此，可縮短金屬導線長度及接線/走線(trace)的阻抗，並減少晶片面積，於是具有體積小、整合度高、效率高、低耗電量以及低成本的優點。
在進行立體堆疊之前，不同的晶片或晶圓通常係分別以適合的前段製程(包含主動元件、連接金屬線等製程)完成之後，再使用晶圓穿孔以及重新分佈金屬層(Re-distributed layer,RDL)來完成後段製程的堆疊步驟，此製程步驟亦被稱為Via last製程。現今，更可使用後段製程來形成各種被動元件(Integrated passive device，IPD)，以有效率地利用後段製程面積。此外，更可將前段製程的被動元件由後段製程來加以實現，再以晶圓穿孔進行連接，以降低較為昂貴的前段製程面積，進而降低製造成本。
在被動元件中，電容在數位、類比以及射頻電路中被 廣泛使用。除了具有固定電容值的電容外，由電壓來調整電容值的可變電容裝置，亦稱為變容器(Varactor)，其可整合於各種電路設計中，例如振盪器等等。現今變容器是高速電路中常使用的元件之一，然而其製作需要多層光罩及製程步驟。
因此，需要一種具有晶圓穿孔結構的變容器。
本發明提供一種變容器。上述變容器包括：一基底，具有一第一表面與大體上平行於上述第一表面之一第二表面，以及位於上述基底之一第一開口以及一第二開口；一導電材料，填充於上述第一開口以及上述第二開口，以分別形成一第一晶圓穿孔以及一第二晶圓穿孔；一第一電容，耦接於上述第一晶圓穿孔以及一第一端點之間；以及一第二電容，耦接於上述第二晶圓穿孔以及一第二端點之間。上述第一晶圓穿孔以及上述第二晶圓穿孔之間的一空乏區電容的電容值係由施加於上述第一晶圓穿孔以及上述第二晶圓穿孔的一偏壓電壓所決定。
再者，本發明提供另一種變容器。上述變容器包括：一第一晶圓以及設置於上述第一晶圓的下方之一第二晶圓。上述第一晶圓包括：一第一基底，具有一第一表面與大體上平行於上述第一表面之一第二表面，以及位於上述第一基底之一第一開口以及一第二開口；一第一導電材料，填充於上述第一開口以及上述第二開口，以分別形成一第一晶圓穿孔以及一第二晶圓穿孔；一第一導體層，設 置於上述第一基底之上述第二表面上，包括耦接於上述第二晶圓穿孔之一第一走線；以及，一第一電容，耦接於上述第一晶圓穿孔以及一第一端點之間。上述第二晶圓包括：一第二基底，具有大體上平行於上述第一表面之一第三表面與一第四表面；以及一第二導體層，設置於上述第二基底之上述第三表面上，包括耦接於一第二端點的一第二走線。上述第一導體層之上述第一走線以及上述第二導體層之上述第二走線之間的耦合電容形成一第二電容。上述第一晶圓穿孔以及上述第二晶圓穿孔之間之一第一空乏區電容的電容值係由施加於上述第一晶圓穿孔以及上述第二晶圓穿孔的一偏壓電壓所決定。
為讓本發明之特徵能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
實施例：
第1圖係顯示根據本發明一實施例所述之雙晶圓穿孔架構之透視圖。在第1圖中，晶圓穿孔101以及晶圓穿孔102係設置在半導體基底40中。介電層201設置在晶圓穿孔101的周圍並包圍住晶圓穿孔101，而介電層202設置在晶圓穿孔102的周圍並包圍住晶圓穿孔102，其中介電層201以及介電層202多為二氧化矽(SiO2)所形成之絕緣層(insulator layer)。此外，當電壓分別施加在晶圓穿孔101 以及晶圓穿孔102時，介電層201以及介電層202的周圍會分別形成空乏區(depletion region)301以及空乏區302。在此實施例中，晶圓穿孔101以及晶圓穿孔102為圓柱形。
第2圖係顯示沿第1圖中A-AA剖面線之雙晶圓穿孔架構的剖面圖。在第2圖中，半導體基底40具有第一表面50(例如上表面)以及第二表面60(例如下表面)，其中第一表面50以及第二表面60大體上互相平行。此外半導體基底40更具有貫穿半導體基底40之第一開口701以及第二開口702，即第一開口701以及第二開口702皆由第一表面50延伸至第二表面60。在半導體基底40中，介電層201係設置於第一開口701的側表面，而介電層202係設置於第二開口702的側表面。此外，導電材料形成於介電層201以及介電層202並填充第一開口701以及第一開口702，以分別形成晶圓穿孔101以及晶圓穿孔102。介電層201具有寄生電容COX1，而介電層202具有寄生電容COX2。此外，當電壓分別施加在晶圓穿孔101以及晶圓穿孔102時，空乏區301之寄生電容CDEP1以及空乏區302之寄生電容CDEP2的電容值會隨著所施加的電壓而變化。具體而言，寄生電容CDEP1的電容值係由半導體基底40以及晶圓穿孔101之間的電壓差所決定，而寄生電容CDEP2的電容值係由半導體基底40以及晶圓穿孔102之間的電壓差所決定。在此實施例中，半導體基底40係耦接於一固定偏壓源，其中固定偏壓源的電壓係根據實際應用而決定，而在本實施例中，半導體基底40為接地。
第3圖係顯示根據本發明一實施例所述之變容器100的等效寄生完整模型。在第3圖中，電阻RTWV係表示晶圓穿孔之電阻性損耗，而電感LTWV係表示晶圓穿孔之電感性損耗。此外，電阻RSub以及電容CSub係表示基底的損耗(substrate loss)。再者，電壓源80分別經由電阻R1以及電阻R2提供偏壓電壓VTune至晶圓穿孔101與晶圓穿孔102，其中電阻R1與電阻R2可使直流偏壓通過並阻隔交流信號。在一實施例中，電阻R1可表示晶圓穿孔101之對齊第一表面50的端點Ter1與電壓源80之間之走線(trace)的等效寄生電阻，而電阻R2可表示晶圓穿孔102之對齊第一表面50的端點Ter2與電壓源80之間之走線的等效寄生電阻。此外，在另一實施例中，可使用其他適合的元件(例如電感)來取代電阻R1與電阻R2，以便使直流偏壓通過並阻隔交流信號。再者，電壓源80可分為兩獨立電壓源以分別提供不同之偏壓至端點Ter1與端點Ter2。為了避免端點A與B上的信號施加於晶圓穿孔101以及晶圓穿孔102上會導致偏壓電壓VTune被影響，變容器100更包括電容CBlock1以及電容CBlock2，以便將信號的直流位準調整至偏壓電壓VTune的直流位準。在變容器100中，電容CBlock1係耦接於晶圓穿孔101的端點Ter1以及變容器100的端點A之間，而電容CBlock2係耦接於晶圓穿孔102的端點Ter2以及變容器100的端點B之間。
第4圖係顯示根據本發明一實施例所述之變容器200的等效電路圖，其中變容器200具有可變之電容值CTune。 同時參考第3圖以及第4圖，相較於寄生電容COX1、電容COX2、電容CDEP1以及電容CDEP2而言，電阻R1、電阻R2、電阻RTWV、電感LTWV、電阻RSub以及電容CSub的寄生效應較小，對於整體等效容值CTune較無影響，因此可忽略以方便進行整體等效容值CTune之估算。因此，變容器200僅需考慮電容COX1、電容COX2、電容CDEP1、電容CDEP2、電容CBlock1以及電容CBlock2的耦合效應。在第4圖中，變容器200包括直流阻擋單元210、晶圓穿孔單元220、直流阻擋單元230以及直流偏壓單元240。直流阻擋單元210耦接於變容器200的端點A以及晶圓穿孔單元220之間，以及直流阻擋單元210可等效為電容CBlock1。晶圓穿孔單元220耦接於直流阻擋單元210以及直流阻擋單元230之間，以及晶圓穿孔單元220包括以串聯方式連接之電容COX1、電容CDEP1、電容CDEP2以及電容COX2。直流阻擋單元230耦接於變容器200的端點B以及晶圓穿孔單元220之間，以及直流阻擋單元230可等效為電容CBlock2。直流偏壓單元240係用以提供偏壓電壓VTune至晶圓穿孔單元220，以便調整電容CDEP1與電容CDEP2的電容值。因此，變容器200的電容值CTune係由電容COX1、電容COX2、電容CDEP1、電容CDEP2、電容CBlock1以及電容CBlock2所決定，其中電容CDEP1以及電容CDEP2的電容值係由偏壓電壓VTune所控制。
第5圖係顯示根據本發明一實施例所述之變容器300的剖面圖。在第5圖中，導體層M1係設置在半導體基底40之第一表面50上。導體層M2係設置在導體層M1上。 導體層M3係設置在導體層M2上。在此實施例中，導體層M1、M2以及M3可以是金屬層或是多晶矽層。此外，在相鄰之兩導體層之間具有介電層並可以貫孔(VIA)互相連接。如先前所描述，變容器300包括直流阻擋單元310、晶圓穿孔單元320、直流阻擋單元330以及直流偏壓單元340。晶圓穿孔單元320係由設置在半導體基底40之雙晶圓穿孔結構所形成。直流阻擋單元310係由導體層M1之走線L1以及導體層M2之走線L3所形成，其中導體層M1之走線L1更耦接於晶圓穿孔101。此外，直流阻擋單元310內的電容CBlock1為走線L1以及走線L3之間的耦合電容，其係用以阻擋變容器300之端點A上信號的直流成分。直流阻擋單元330係由導體層M1之走線L2以及導體層M2之走線L4所形成，其中導體層M1之走線L2更耦接於晶圓穿孔102。再者，直流阻擋單元330內的電容CBlock2為走線L2以及走線L4之間的耦合電容，其係用以阻擋變容器300之端點B上信號的直流成分。其可使用多層平行板或是指狀(finger)排列方式來增加電容CBlock1以及電容CBlock2的電容量。在直流偏壓單元340中，電壓源80可經由導體層M3之走線L5、貫孔VIA1、導體層M2之走線L6以及貫孔VIA2而耦接於導體層M1之走線L1，以便提供偏壓電壓VTune至晶圓穿孔101。同時地，電壓源80可經由導體層M3之走線L7、貫孔VIA3、導體層M2之走線L8以及貫孔VIA4而耦接於導體層M1之走線L2，以便提供偏壓電壓VTune至晶圓穿孔102。於是，藉由調整偏壓電壓VTune， 可控制空乏區301之寄生電容CDEP1以及空乏區302之寄生電容CDEP2的電容值，以便調整變容器300的電容值CTune。值得注意的是，在第5圖中使用兩個晶圓穿孔進行說明僅是個例子，並非用以限定本發明。在其他實施例中，可設置更多晶圓穿孔於半導體基底40中，並透過不同導體層之走線來控制空乏區之寄生電容的連接方式(例如串聯、並聯或其組合)，以便改變變容器的電容值CTune。
第6圖係顯示根據本發明另一實施例所述之變容器400的剖面圖。變容器400包括直流阻擋單元410、晶圓穿孔單元420、直流阻擋單元430以及直流偏壓單元440。晶圓穿孔單元420係由設置在半導體基底40之雙晶圓穿孔結構所形成。直流阻擋單元410係由導體層M1之走線L3以及導體層M2之走線L6所形成，其中導體層M2之走線L6更經由貫孔VIA2以及導體層M1之走線L1而耦接於晶圓穿孔101。此外，直流阻擋單元410內的電容CBlock1為走線L3以及走線L6之間的耦合電容，其係用以阻擋變容器400之端點A上信號的直流成分。直流阻擋單元430係由導體層M1之走線L4以及導體層M2之走線L8所形成，其中導體層M2之走線L8更經由貫孔VIA4以及導體層M1之走線L2而耦接於晶圓穿孔102。再者，直流阻擋單元430內的電容CBlock2為走線L4以及走線L8之間的耦合電容，其係用以阻擋變容器400之端點B上信號的直流成分。因此，根據實際佈局的情況，可任意使用兩導體層之走線以及兩導體層之間的介電層來形成電容CBlock1以及電容 CBlock2。
第7圖係顯示根據本發明另一實施例所述之變容器500的剖面圖。在此實施例中，變容器500係由晶圓DIE1以及晶圓DIE2堆疊所形成。如先前所描述，變容器500包括直流阻擋單元510、晶圓穿孔單元520、直流阻擋單元530以及直流偏壓單元540。然而，相較於第5圖之變容器300的直流阻擋單元310，變容器500的直流阻擋單元510係由導體層W1_BM之走線L9以及導體層W2_FM之走線L10所形成。導體層W1_BM係設置在晶圓DIE1之半導體基底40之第二表面60上，而導體層W2_FM係設置在導體層W1_BM上，其中導體層W1_BM之走線L9更耦接於晶圓穿孔101。此外，直流阻擋單元510內的電容CBlock1為走線L9以及走線L10之間的耦合電容，其係用以阻擋變容器500之端點A上信號的直流成分。在一實施例中，導體層W1_BM為上層晶圓DIE1之底層金屬層(bottom metal)，而導體層W2_FM為下層晶圓DIE2之頂層金屬層(Front metal)。
第8圖係顯示根據本發明另一實施例所述之變容器600的剖面圖。在此實施例中，變容器600係由晶圓DIE1以及晶圓DIE2堆疊所形成。變容器600包括直流阻擋單元610、晶圓穿孔單元620、直流阻擋單元630以及直流偏壓單元640。在此實施例中，晶圓穿孔單元620係由兩晶圓DIE1與DIE2的晶圓穿孔結構並聯所形成。晶圓DIE1的晶圓穿孔101係依序經由導體層W1_BM、W2_FM、...、 W2_M3、W2_M2與W2_M1的走線以及導體層之間的貫孔而耦接於晶圓DIE2的晶圓穿孔103，而晶圓DIE1的晶圓穿孔102係依序經由導體層W1_BM、W2_FM、...、W2_M3、W2_M2與W2_M1的走線以及導體層之間的貫孔而耦接於晶圓DIE2的晶圓穿孔104。因此，以串聯方式連接之電容COX1、電容CDEP1、電容CDEP2以及電容COX2會並聯於以串聯方式連接之電容COX3、電容CDEP3、電容CDEP4以及電容COX4，以提供電容值CTune。於是，變容器600可提供較大的電容值CTune。此外，變容器600的端點A以及端點B亦可以設置在晶圓DIE1或晶圓DIE2任何導體層，以便形成電容CBlock1以及CBlock2。
第9圖係顯示根據本發明另一實施例所述之變容器700的等效寄生完整模型。變容器700包括直流阻擋單元710、晶圓穿孔單元720、直流阻擋單元730以及直流偏壓單元740。在第9圖中，半導體基底40更包括擴散區(Diffusion region)901以及擴散區902。擴散區901係設置於半導體基底40中且環繞介電層201，而擴散區902係設置於半導體基底40中且環繞介電層202。在此實施例中，擴散區901以及擴散區902係摻雜N+井區。如先前所描述，當電壓分別施加在晶圓穿孔101以及晶圓穿孔102時，空乏區301之寄生電容CDEP1以及空乏區302之寄生電容CDEP2的電容值會隨著所施加的電壓而變化。相似地，當電壓分別施加在晶圓穿孔101以及晶圓穿孔102時，擴散區901以及擴散區902會因為多數之載子電子以及少數之載子電洞 (例如摻雜N+井區)而形成不同大小的空乏區，因此擴散區901之寄生電容CDiff1以及擴散區902之寄生電容CDiff2的電容值亦會隨著電壓源95所施加的電壓而變化。如第9圖所顯示，電容CDEP1係並聯於電容CDiff1，而電容CDEP2係並聯於電容CDiff2。因此，電容值CTune係由電容COX2、並聯之電容CDEP2與電容CDiff2、並聯之電容CDEP1與電容CDiff1以及電容COX1所決定。在第9圖中，HTWV係表示晶圓穿孔101以及晶圓穿孔102的高度、HDEP係空乏區301以及空乏區302的高度以及HDiff係擴散區901以及擴散區902的高度。在此實施例中，空乏區的高度遠大於擴散區的高度(即HDEP>>HDiff)，所以電容CDiff1以及電容CDiff2的效應及電容值係遠小於電容CDEP1以及電容CDEP2。於是，變容器700的可變電容值CTune主要還是由電容CDEP1以及電容CDEP2所決定。隨著製程的進步，當晶圓穿孔的高度不斷減少下，將會出現空乏區的高度相似於擴散區的高度(即HDEP HDiff)或是空乏區的高度遠小於擴散區的高度(即HDEP<<HDiff)的情形。於是，對變容器700的電容值CTune而言，電容CDiff1以及電容CDiff2的效應將會更明顯。此外，在一實施例中，當變容器係由複數晶圓堆疊而形成時，每一晶圓內的晶圓穿孔結構是否需要擴散區係由各自的製程步驟所決定。舉例來說，變容器可由兩晶圓堆疊所形成，例如第8圖的變容器600，其中每一晶圓的晶圓穿孔結構更包括擴散區。
第10圖係顯示根據本發明另一實施例所述之雙晶圓穿 孔架構之透視圖。在此實施例中，晶圓穿孔101以及晶圓穿孔102為方柱形。相較於圓柱形的晶圓穿孔，方柱形的兩晶圓穿孔之間會具有較大而且較接近的耦合面，因此可得到較大的電容值。值得注意的是，晶圓穿孔的形狀可根據實際應用而決定。
此外，本發明所述之雙晶圓穿孔架構亦可應用在絕緣體基底上，如玻璃基板(Glass substrate)(即中介層，interposer)或是氮化鋁(Aluminum Nitride)基底等。因此，不需使用到介電層(例如介電層201與202)，即可在兩晶圓穿孔之間形成空乏區電容。
第11圖係顯示根據本發明另一實施例所述之雙晶圓穿孔架構之透視圖。在第11圖中，晶圓穿孔1101以及晶圓穿孔1102係設置在絕緣體基底140中。此外，當電壓分別施加在晶圓穿孔1101以及晶圓穿孔1102時，晶圓穿孔1101以及晶圓穿孔1102的周圍會分別形成空乏區1301以及空乏區1302。在此實施例中，不需要使用到介電層(例如第1圖之介電層201與202)，即可在兩晶圓穿孔之間形成空乏區電容。此外，在此實施例中，晶圓穿孔1101以及晶圓穿孔1102為圓柱形。在一實施例中，晶圓穿孔1101以及晶圓穿孔1102可以為方柱形。如先前所描述，相較於圓柱形的晶圓穿孔，方柱形的兩晶圓穿孔之間會具有較大而且較接近的耦合面，因此可得到較大的電容值。值得注意的是，晶圓穿孔的形狀可根據實際應用而決定。
第12圖係顯示沿第11圖中B-BB剖面線之雙晶圓穿孔 架構的剖面圖。在第12圖中，絕緣體基底140具有第一表面150(例如上表面)以及第二表面160(例如下表面)，其中第一表面150以及第二表面160大體上互相平行。此外絕緣體基底140更具有貫穿絕緣體基底140之第一開口1701以及第二開口1702，即第一開口1701以及第二開口1702皆由第一表面150延伸至第二表面160。當電壓分別施加在晶圓穿孔1101以及晶圓穿孔1102時，空乏區1301之寄生電容CDEP1以及空乏區1302之寄生電容CDEP2的電容值會隨著所施加的電壓而變化。具體而言，寄生電容CDEP1的電容值係由絕緣體基底140以及晶圓穿孔1101之間的電壓差所決定，而寄生電容CDEP2的電容值係由絕緣體基底140以及晶圓穿孔1102之間的電壓差所決定。
第13圖係顯示根據本發明另一實施例所述之變容器1100的等效寄生完整模型。在第13圖中，電阻RTWV係表示晶圓穿孔之電阻性損耗，而電感LTWV係表示晶圓穿孔之電感性損耗。此外，電阻RSub以及電容CSub係表示基底的損耗(substrate loss)。再者，電壓源80分別經由電阻R1以及電阻R2提供偏壓電壓VTune至晶圓穿孔1101與晶圓穿孔1102，其中電阻R1與電阻R2可使直流偏壓通過並阻隔交流信號。在一實施例中，電阻R1可表示晶圓穿孔1101之對齊第一表面150的端點Ter1與電壓源80之間之走線的等效寄生電阻，而電阻R2可表示晶圓穿孔1102之對齊第一表面150的端點Ter2與電壓源80之間之走線的等效寄生電阻。此外，在另一實施例中，可使用其他適合的元 件(例如電感)來取代電阻R1與電阻R2，以便使直流偏壓通過並阻隔交流信號。再者，電壓源80可分為兩獨立電壓源以分別提供不同之偏壓至端點Ter1與端點Ter2。為了避免端點A與B上的信號施加於晶圓穿孔1101以及晶圓穿孔1102上會導致偏壓電壓VTune被影響，變容器1100更包括電容CBlock1以及電容CBlock2，以便將信號的直流位準調整至偏壓電壓VTune的直流位準。在變容器1100中，電容CBlock1係耦接於晶圓穿孔1101的端點Ter1以及變容器1100的端點A之間，而電容CBlock2係耦接於晶圓穿孔1102的端點Ter2以及變容器1100的端點B之間。
第14圖係顯示根據本發明另一實施例所述之變容器1200的等效電路圖，其中變容器1200具有可變之電容值CTune。同時參考第13圖以及第14圖，相較於電容CDEP1以及電容CDEP2而言，電阻R1、電阻R2、電阻RTWV、電感LTWV、電阻RSub以及電容CSub的寄生效應較小，對於整體等效容值CTune較無影響，因此可忽略以方便進行整體等效容值CTune之估算。因此，變容器1200僅需考慮電容CDEP1、電容CDEP2、電容CBlock1以及電容CBlock2的耦合效應。相較於第4圖之變容器200，變容器1200之晶圓穿孔單元1220僅包括以串聯方式連接之電容CDEP1與電容CDEP2。因此，變容器1200的電容值CTune係由電容CDEP1、電容CDEP2、電容CBlock1以及電容CBlock2所決定，其中電容CDEP1以及電容CDEP2的電容值係由偏壓電壓VTune所控制。
第15圖係顯示根據本發明一實施例所述之變容器1300的剖面圖。在第15圖中，導體層M1係設置在絕緣體基底140之第一表面150上。導體層M2係設置在導體層M1上。導體層M3係設置在導體層M2上。在此實施例中，導體層M1、M2以及M3可以是金屬層或是多晶矽層。此外，在相鄰之兩導體層之間具有介電層並可以貫孔(VIA)互相連接。相較於第5圖之變容器300，變容器1300之晶圓穿孔單元1320係由設置在絕緣體基底140之雙晶圓穿孔結構所形成。此外，晶圓穿孔單元1320僅包括空乏區1301之寄生電容CDEP1以及空乏區1302之寄生電容CDEP2。在第15圖中，藉由調整偏壓電壓VTune，可控制空乏區1301之寄生電容CDEP1以及空乏區1302之寄生電容CDEP2的電容值，以便調整變容器1300的電容值CTune。值得注意的是，在第5圖中使用兩個晶圓穿孔進行說明僅是個例子，並非用以限定本發明。在其他實施例中，可設置更多晶圓穿孔於絕緣體基底140中，並透過不同導體層之走線來控制空乏區之寄生電容的連接方式(例如串聯、並聯或其組合)，以便改變變容器的電容值CTune。
第16圖係顯示根據本發明另一實施例所述之變容器1400的剖面圖。變容器1400之晶圓穿孔單元1420係由設置在絕緣體基底140之雙晶圓穿孔結構所形成。此外，相較於第7圖之晶圓穿孔單元420，晶圓穿孔單元1420僅包括空乏電容CDEP1以及空乏電容CDEP2。在此實施例中，根據實際佈局的情況，可任意使用兩導體層之走線以及兩導 體層之間的介電層來形成電容CBlock1以及電容CBlock2。
第17圖係顯示根據本發明另一實施例所述之變容器1500的剖面圖。在此實施例中，變容器1500係由晶圓DIE1以及晶圓DIE2堆疊所形成。相較於第7圖之晶圓穿孔單元520，變容器1500之晶圓穿孔單元1520僅包括空乏電容CDEP1以及空乏電容CDEP2。在一實施例中，導體層W1_BM為上層晶圓DIE1之底層金屬層，而導體層W2_FM為下層晶圓DIE2之頂層金屬層。
第18圖係顯示根據本發明另一實施例所述之變容器1600的剖面圖。在此實施例中，變容器1600係由晶圓DIE1以及晶圓DIE2堆疊所形成。變容器1600之晶圓穿孔單元1620係由兩晶圓DIE1與DIE2的晶圓穿孔結構並聯所形成。晶圓DIE1的晶圓穿孔1101係依序經由導體層W1_BM、W2_FM、...、W2_M3、W2_M2與W2_M1的走線以及導體層之間的貫孔而耦接於晶圓DIE2的晶圓穿孔1103，而晶圓DIE1的晶圓穿孔1102係依序經由導體層W1_BM、W2_FM、...、W2_M3、W2_M2與W2_M1的走線以及導體層之間的貫孔而耦接於晶圓DIE2的晶圓穿孔1104。因此，以串聯方式連接之電容CDEP1與電容CDEP2會並聯於以串聯方式連接之電容CDEP3與電容CDEP4，以提供電容值CTune。於是，變容器1600可提供較大的電容值CTune。
第19圖係顯示根據本發明另一實施例所述之變容器1700的等效寄生完整模型。在第19圖中，絕緣體基底140更包括擴散區1901以及擴散區1902。擴散區1901係設置於 絕緣體基底140中且環繞於晶圓穿孔1101，而擴散區1902係設置於絕緣體基底140中且環繞於晶圓穿孔1102。在此實施例中，擴散區1901以及擴散區1902係摻雜N+井區。如先前所描述，當電壓分別施加在晶圓穿孔1101以及晶圓穿孔1102時，空乏區1301之寄生電容CDEP1以及空乏區1302之寄生電容CDEP2的電容值會隨著所施加的電壓而變化。相似地，當電壓分別施加在晶圓穿孔1101以及晶圓穿孔1102時，擴散區1901以及擴散區1902會因為多數之載子電子以及少數之載子電洞(例如摻雜N+井區)而形成不同大小的空乏區，因此擴散區1901之寄生電容CDiff1以及擴散區1902之寄生電容CDiff2的電容值亦會隨著電壓源95所施加的電壓而變化。如第19圖所顯示，電容CDEP1係並聯於電容CDiff1，而電容CDEP2係並聯於電容CDiff2。因此，電容值CTune係由電容COX2、並聯之電容CDEP2與電容CDiff2、並聯之電容CDEP1與電容CDiff1以及電容COX1所決定。在第19圖中，HTWV係表示晶圓穿孔1101以及晶圓穿孔1102的高度、HDEP係空乏區1301以及空乏區1302的高度以及HDiff係擴散區1901以及擴散區1902的高度。在此實施例中，空乏區的高度遠大於擴散區的高度(即HDEP>>HDiff)，所以電容CDiff1以及電容CDiff2的效應及電容值係遠小於電容CDEP1以及電容CDEP2。於是，變容器1700的可變電容值CTune主要還是由電容CDEP1以及電容CDEP2所決定。隨著製程的進步，當晶圓穿孔的高度不斷減少下，將會出現空乏區的高度相似於擴散區的高度(即HDEP HDiff)或是空乏區 的高度遠小於擴散區的高度(即HDEP<<HDiff)的情形。於是，對變容器1700的電容值CTune而言，電容CDiff1以及電容CDiff2的效應將會更明顯。此外，在一實施例中，當變容器係由複數晶圓堆疊而形成時，每一晶圓內的晶圓穿孔結構是否需要擴散區係由各自的製程步驟所決定。舉例來說，變容器可由兩晶圓堆疊所形成，例如第18圖的變容器1600，其中每一晶圓的晶圓穿孔結構更包括擴散區。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中包括通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
101、102、103、104、1101、1102、1103、1104‧‧‧晶圓穿孔
201、202‧‧‧介電層
301、302、1301、1302‧‧‧空乏區
40‧‧‧半導體基底
50、150‧‧‧第一表面
60、160‧‧‧第二表面
701、1701‧‧‧第一開口
702、1702‧‧‧第二開口
80、95‧‧‧電壓源
901、902、1901、1902‧‧‧擴散區
100、200、300、400、500、600、700、1100、1200、1300、1400、1500、1600、1700‧‧‧變容器
140‧‧‧絕緣體基底
210、230、310、330、410、430、510、530、610、630、710、730‧‧‧直流阻擋單元
220、320、420、520、620、720、1220、1320、1420、1520、1620、1720‧‧‧晶圓穿孔單元
240、340、440、540、640、740‧‧‧直流偏壓單元
CBlock1、CBlock2、CDEP1-CDEP4、CDiff1、CDiff2、COX1-COX4、CSub‧‧‧電容
DIE1、DIE2‧‧‧晶圓
GND‧‧‧接地端
L1-L10‧‧‧走線
LTWV‧‧‧電感
M1、M2、M3、W1_M1、W1_M2、W1_M3、W1_BM、W2_M1、W2_M2、W2_M3、W2_FM‧‧‧導體層
R1、R2、RSub、RTWV‧‧‧電阻
A、B、Ter1、Ter2‧‧‧端點
VIA1-VIA4‧‧‧貫孔
VTune‧‧‧偏壓電壓
第1圖係顯示根據本發明一實施例所述之雙晶圓穿孔架構之透視圖；第2圖係顯示根據第1圖之雙晶圓穿孔架構的剖面圖；第3圖係顯示根據本發明一實施例所述之變容器的等效寄生完整模型；第4圖係顯示根據本發明一實施例所述之變容器的等效電路圖；第5圖係顯示根據本發明一實施例所述之變容器的剖面圖；第6圖係顯示根據本發明另一實施例所述之變容器的剖面圖；第7圖係顯示根據本發明另一實施例所述之變容器的剖面圖；第8圖係顯示根據本發明另一實施例所述之變容器的剖面圖；第9圖係顯示根據本發明另一實施例所述之變容器的等效寄生完整模型；第10圖係顯示根據本發明另一實施例所述之雙晶圓穿孔架構之透視圖；第11圖係顯示根據本發明另一實施例所述之雙晶圓穿孔架構之透視圖；第12圖係顯示根據第11圖之雙晶圓穿孔架構的剖面圖；第13圖係顯示根據本發明另一實施例所述之變容器的 等效寄生完整模型；第14圖係顯示根據本發明另一實施例所述之變容器的等效電路圖；第15圖係顯示根據本發明另一實施例所述之變容器的剖面圖；第16圖係顯示根據本發明另一實施例所述之變容器的剖面圖；第17圖係顯示根據本發明另一實施例所述之變容器的剖面圖；第18圖係顯示根據本發明另一實施例所述之變容器的剖面圖；以及第19圖係顯示根據本發明另一實施例所述之變容器的等效寄生完整模型。
101、102‧‧‧晶圓穿孔
201、202‧‧‧介電層
301、302‧‧‧空乏區
40‧‧‧半導體基底
50‧‧‧第一表面
60‧‧‧第二表面
80‧‧‧電壓源
100‧‧‧變容器
CBlock1、CBlock2、CDEP1、CDEP2、COX1、COX2、CSub‧‧‧電容
GND‧‧‧接地端
LTWV‧‧‧電感
R1、R2、RSub、RTWV‧‧‧電阻
A、B、Ter1、Ter2‧‧‧端點
VTune‧‧‧偏壓電壓

Claims (37)

  1. 一種變容器，包括：一基底，具有一第一表面與大體上平行於上述第一表面之一第二表面，以及位於上述基底之一第一開口以及一第二開口；一導電材料，填充於上述第一開口以及上述第二開口，以分別形成一第一晶圓穿孔以及一第二晶圓穿孔；一第一電容，耦接於上述第一晶圓穿孔以及一第一端點之間；以及一第二電容，耦接於上述第二晶圓穿孔以及一第二端點之間，其中上述第一晶圓穿孔以及上述第二晶圓穿孔之間的一空乏區電容的電容值係由施加於上述第一晶圓穿孔以及上述第二晶圓穿孔的一偏壓電壓所決定。
  2. 如申請專利範圍第1項所述之變容器，更包括：一第一介電層，環繞於上述基底中上述第一開口的內側表面上；以及一第二介電層，環繞於上述基底中上述第二開口的內側表面上，其中上述基底為半導體基底。
  3. 如申請專利範圍第2項所述之變容器，更包括：一第一導體層，設置於上述基底之上述第一表面上，包括一第一走線以及一第二走線；以及一第二導體層，設置於上述第一導體層上，包括一第三走線以及一第四走線；以及 一第三介電層，設置於上述第一導體層以及上述第二導體層之間。
  4. 如申請專利範圍第3項所述之變容器，其中上述第一走線以及上述第二走線分別直流耦接於上述第一晶圓穿孔以及上述第二晶圓穿孔，以及上述第一電容係上述第一走線以及上述第三走線之間的一第一耦合電容，而上述第二電容係上述第二走線以及上述第四走線之間的一第二耦合電容。
  5. 如申請專利範圍第3項所述之變容器，其中上述第三走線以及上述第四走線分別耦接於上述第一晶圓穿孔以及上述第二晶圓穿孔，以及上述第一電容係上述第一走線以及上述第三走線之間的一第一耦合電容，而上述第二電容係上述第二走線以及上述第四走線之間的一第二耦合電容。
  6. 如申請專利範圍第3項所述之變容器，更包括：一第三導體層，設置於上述基底之上述第二表面上，包括一第五走線；一第四導體層，設置於上述第三導體層上，包括一第六走線；以及一第四介電層，設置於上述第三導體層以及上述第四導體層之間。
  7. 如申請專利範圍第6項所述之變容器，其中上述第一走線以及上述第五走線分別耦接於上述第一晶圓穿孔以及上述第二晶圓穿孔，以及上述第一電容係上述第一走線以 及上述第三走線之間的一第一耦合電容，而上述第二電容係上述第五走線以及上述第六走線之間的一第二耦合電容。
  8. 如申請專利範圍第2項所述之變容器，更包括：一第一擴散區，設置於上述基底中且環繞對應於上述第一晶圓穿孔之上述第一介電層；以及一第二擴散區，設置於上述基底中且環繞對應於上述第二晶圓穿孔之上述第二介電層，其中當上述偏壓電壓施加於上述第一晶圓穿孔以及上述第二晶圓穿孔時，在上述第一晶圓穿孔以及上述第二晶圓穿孔之間之上述第一擴散區形成一第二空乏區電容，以及在上述第一晶圓穿孔以及上述第二晶圓穿孔之間之上述第二擴散區形成一第三空乏區電容，其中上述第一與第二擴散區係耦接於一偏壓源。
  9. 如申請專利範圍第8項所述之變容器，其中上述第一空乏區電容更包括對應於上述第一晶圓穿孔之一第一子電容以及對應於上述第二晶圓穿孔之一第二子電容，其中上述第一子電容係並聯於上述第二空乏區電容，以及上述第二子電容係並聯於上述第三空乏區電容。
  10. 如申請專利範圍第2項所述之變容器，其中上述基底係耦接於一偏壓源。
  11. 如申請專利範圍第1項所述之變容器，其中上述基底為絕緣層基底。
  12. 如申請專利範圍第11項所述之變容器，更包括： 一第一導體層，設置於上述基底之上述第一表面上，包括一第一走線以及一第二走線；以及一第二導體層，設置於上述第一導體層上，包括一第三走線以及一第四走線；以及一第一介電層，設置於上述第一導體層以及上述第二導體層之間。
  13. 如申請專利範圍第12項所述之變容器，其中上述第一走線以及上述第二走線分別直流耦接於上述第一晶圓穿孔以及上述第二晶圓穿孔，以及上述第一電容係上述第一走線以及上述第三走線之間的一第一耦合電容，而上述第二電容係上述第二走線以及上述第四走線之間的一第二耦合電容。
  14. 如申請專利範圍第12項所述之變容器，其中上述第三走線以及上述第四走線分別耦接於上述第一晶圓穿孔以及上述第二晶圓穿孔，以及上述第一電容係上述第一走線以及上述第三走線之間的一第一耦合電容，而上述第二電容係上述第二走線以及上述第四走線之間的一第二耦合電容。
  15. 如申請專利範圍第12項所述之變容器，更包括：一第三導體層，設置於上述基底之上述第二表面上，包括一第五走線；一第四導體層，設置於上述第三導體層上，包括一第六走線；以及一第二介電層，設置於上述第三導體層以及上述第四 導體層之間。
  16. 如申請專利範圍第15項所述之變容器，其中上述第一走線以及上述第五走線分別耦接於上述第一晶圓穿孔以及上述第二晶圓穿孔，以及上述第一電容係上述第一走線以及上述第三走線之間的一第一耦合電容，而上述第二電容係上述第五走線以及上述第六走線之間的一第二耦合電容。
  17. 如申請專利範圍第11項所述之變容器，更包括：一第一擴散區，設置於上述基底中且環繞於上述第一晶圓穿孔；以及一第二擴散區，設置於上述基底中且環繞於上述第二晶圓穿孔，其中當上述偏壓電壓施加於上述第一晶圓穿孔以及上述第二晶圓穿孔時，在上述第一晶圓穿孔以及上述第二晶圓穿孔之間之上述第一擴散區形成一第二空乏區電容，以及在上述第一晶圓穿孔以及上述第二晶圓穿孔之間之上述第二擴散區形成一第三空乏區電容，其中上述第一與第二擴散區係耦接於一偏壓源。
  18. 如申請專利範圍第17項所述之變容器，其中上述第一空乏區電容更包括對應於上述第一晶圓穿孔之一第一子電容以及對應於上述第二晶圓穿孔之一第二子電容，其中上述第一子電容係並聯於上述第二空乏區電容，以及上述第二子電容係並聯於上述第三空乏區電容。
  19. 如申請專利範圍第1項所述之變容器，其中上述第 一電容以及上述第二電容係分別用以阻擋上述輸入信號以及上述輸出信號的直流成分。
  20. 一種變容器，包括：一第一晶圓，包括：一第一基底，具有一第一表面與大體上平行於上述第一表面之一第二表面，以及位於上述第一基底之一第一開口以及一第二開口；一第一導電材料，填充於上述第一開口以及上述第二開口，以分別形成一第一晶圓穿孔以及一第二晶圓穿孔；一第一導體層，設置於上述第一基底之上述第二表面上，包括耦接於上述第二晶圓穿孔之一第一走線；以及一第一電容，耦接於上述第一晶圓穿孔以及一第一端點之間；以及一第二晶圓，設置於上述第一晶圓的下方，包括：一第二基底，具有大體上平行於上述第一表面之一第三表面與一第四表面；以及一第二導體層，設置於上述第二基底之上述第三表面上，包括耦接於一第二端點的一第二走線，其中上述第一導體層之上述第一走線以及上述第二導體層之上述第二走線之間的耦合電容形成一第二電容，其中上述第一晶圓穿孔以及上述第二晶圓穿孔之間之一第一空乏區電容的電容值係由施加於上述第一晶圓穿孔以及上述第二晶圓穿孔的一偏壓電壓所決定。
  21. 如申請專利範圍第20項所述之變容器，其中上述第 一晶圓更包括：一第一介電層，環繞於上述第一基底中上述第一開口的內側表面上；以及一第二介電層，環繞於上述第一基底中上述第二開口的內側表面上，其中上述第一基底與上述第二基底為半導體基底。
  22. 如申請專利範圍第21項所述之變容器，其中上述第一晶圓更包括：一第三導體層，設置於上述第一基底之上述第一表面上，包括一第三走線；以及一第四導體層，設置於上述第三導體層上，包括一第四走線；以及一第三介電層，設置於上述第三導體層以及上述第四導體層之間。
  23. 如申請專利範圍第22項所述之變容器，其中上述第二基底更包括位於上述第二基底之一第三開口以及一第四開口，以及上述第二晶圓更包括：一第四介電層，環繞於上述第二基底中上述第三開口的內側表面上；一第五介電層，環繞於上述第二基底中上述第四開口的內側表面上；以及一第二導電材料，形成於上述第四介電層與上述第五介電層內緣並填充上述第三開口以及上述第四開口，以分別形成一第三晶圓穿孔以及一第四晶圓穿孔， 其中對應於上述第三晶圓穿孔之上述第四介電層以及對應於上述第四晶圓穿孔之上述第五介電層之間之一第二空乏區電容的電容值係由施加於上述第三晶圓穿孔以及上述第四晶圓穿孔的上述偏壓電壓所決定。
  24. 如申請專利範圍第22項所述之變容器，其中上述第三走線耦接於上述第一晶圓穿孔，以及上述第一電容係上述第三走線以及上述第四走線之間的耦合電容。
  25. 如申請專利範圍第22項所述之變容器，其中上述第四走線耦接於上述第一晶圓穿孔，以及上述第一電容係上述第四走線以及上述第三走線之間的耦合電容。
  26. 如申請專利範圍第21項所述之變容器，其中上述第一晶圓更包括：一第一擴散區，設置於上述第一基底中且環繞對應於上述第一晶圓穿孔之上述第一介電層；以及一第二擴散區，設置於上述第一基底中且環繞對應於上述第二晶圓穿孔之上述第二介電層，其中當上述偏壓電壓施加於上述第一晶圓穿孔以及上述第二晶圓穿孔時，在上述第一晶圓穿孔以及上述第二晶圓穿孔之間之上述第一擴散區形成一第三空乏區電容，以及在上述第一晶圓穿孔以及上述第二晶圓穿孔之間之上述第二擴散區形成一第四空乏區電容，其中上述第一與第二擴散區係耦接於一偏壓源。
  27. 如申請專利範圍第26項所述之變容器，其中上述第一空乏區電容更包括對應於上述第一晶圓穿孔之一第一子 電容以及對應於上述第二晶圓穿孔之一第二子電容，其中上述第一子電容係並聯於上述第三空乏區電容，以及上述第二子電容係並聯於上述第四空乏區電容。
  28. 如申請專利範圍第21項所述之變容器，其中上述第一晶圓之上述第一基底以及上述第二晶圓之上述第二基底係耦接於一偏壓源。
  29. 如申請專利範圍第20項所述之變容器，其中上述第一電容以及上述第二電容係分別用以阻擋上述輸入信號以及上述輸出信號的直流成分。
  30. 如申請專利範圍第20項所述之變容器，其中上述第一與第二基底為絕緣層基底。
  31. 如申請專利範圍第30項所述之變容器，其中上述第一晶圓更包括：一第三導體層，設置於上述第一基底之上述第一表面上，包括一第三走線；以及一第四導體層，設置於上述第三導體層上，包括一第四走線；以及一第一介電層，設置於上述第三導體層以及上述第四導體層之間。
  32. 如申請專利範圍第31項所述之變容器，其中上述第二基底更包括位於上述第二基底之一第三開口以及一第四開口，以及上述第二晶圓更包括：一第二導電材料，填充於上述第三開口以及上述第四開口，以分別形成一第三晶圓穿孔以及一第四晶圓穿孔， 其中上述第三晶圓穿孔以及上述第四晶圓穿孔之間之一第二空乏區電容的電容值係由施加於上述第三晶圓穿孔以及上述第四晶圓穿孔的上述偏壓電壓所決定。
  33. 如申請專利範圍第31項所述之變容器，其中上述第三走線耦接於上述第一晶圓穿孔，以及上述第一電容係上述第三走線以及上述第四走線之間的耦合電容。
  34. 如申請專利範圍第31項所述之變容器，其中上述第四走線耦接於上述第一晶圓穿孔，以及上述第一電容係上述第四走線以及上述第三走線之間的耦合電容。
  35. 如申請專利範圍第30項所述之變容器，其中上述第一晶圓更包括：一第一擴散區，設置於上述第一基底中且環繞於上述第一晶圓穿孔；以及一第二擴散區，設置於上述第一基底中且環繞於上述第二晶圓穿孔，其中當上述偏壓電壓施加於上述第一晶圓穿孔以及上述第二晶圓穿孔時，在上述第一晶圓穿孔以及上述第二晶圓穿孔之間之上述第一擴散區形成一第三空乏區電容，以及在上述第一晶圓穿孔以及上述第二晶圓穿孔之間之上述第二擴散區形成一第四空乏區電容，其中上述第一與第二擴散區係耦接於一偏壓源。
  36. 如申請專利範圍第35項所述之變容器，其中上述第一空乏區電容更包括對應於上述第一晶圓穿孔之一第一子電容以及對應於上述第二晶圓穿孔之一第二子電容，其中 上述第一子電容係並聯於上述第三空乏區電容，以及上述第二子電容係並聯於上述第四空乏區電容。
  37. 如申請專利範圍第30項所述之變容器，其中上述第一晶圓之上述第一基底以及上述第二晶圓之上述第二基底係耦接於一偏壓源。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9472689B1 (en) * 2015-09-02 2016-10-18 Sandia Corporation Varactor with integrated micro-discharge source

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007067216A (ja) * 2005-08-31 2007-03-15 Sanyo Electric Co Ltd 半導体装置およびその製造方法、回路基板およびその製造方法
US7772124B2 (en) 2008-06-17 2010-08-10 International Business Machines Corporation Method of manufacturing a through-silicon-via on-chip passive MMW bandpass filter
US7858441B2 (en) 2008-12-08 2010-12-28 Stats Chippac, Ltd. Semiconductor package with semiconductor core structure and method of forming same
US8008748B2 (en) * 2008-12-23 2011-08-30 International Business Machines Corporation Deep trench varactors
US8299583B2 (en) 2009-03-05 2012-10-30 International Business Machines Corporation Two-sided semiconductor structure
US8294240B2 (en) 2009-06-08 2012-10-23 Qualcomm Incorporated Through silicon via with embedded decoupling capacitor
US8749316B2 (en) * 2009-06-23 2014-06-10 Qualcomm Incorporated Programmable varactor and methods of operation thereof
US8298906B2 (en) 2009-07-29 2012-10-30 International Business Machines Corporation Trench decoupling capacitor formed by RIE lag of through silicon via (TSV) etch
US20110068880A1 (en) 2009-09-18 2011-03-24 Gavin Ho Micromechanical network
US8618629B2 (en) 2009-10-08 2013-12-31 Qualcomm Incorporated Apparatus and method for through silicon via impedance matching
US8613996B2 (en) 2009-10-21 2013-12-24 International Business Machines Corporation Polymeric edge seal for bonded substrates
US8159060B2 (en) 2009-10-29 2012-04-17 International Business Machines Corporation Hybrid bonding interface for 3-dimensional chip integration
US8287980B2 (en) 2009-10-29 2012-10-16 International Business Machines Corporation Edge protection seal for bonded substrates
US8558345B2 (en) * 2009-11-09 2013-10-15 International Business Machines Corporation Integrated decoupling capacitor employing conductive through-substrate vias
US8841777B2 (en) 2010-01-12 2014-09-23 International Business Machines Corporation Bonded structure employing metal semiconductor alloy bonding
US8748288B2 (en) 2010-02-05 2014-06-10 International Business Machines Corporation Bonded structure with enhanced adhesion strength
US8859390B2 (en) 2010-02-05 2014-10-14 International Business Machines Corporation Structure and method for making crack stop for 3D integrated circuits
US8587121B2 (en) 2010-03-24 2013-11-19 International Business Machines Corporation Backside dummy plugs for 3D integration
US20110241185A1 (en) 2010-04-05 2011-10-06 International Business Machines Corporation Signal shielding through-substrate vias for 3d integration
US8546188B2 (en) 2010-04-09 2013-10-01 International Business Machines Corporation Bow-balanced 3D chip stacking
US8362591B2 (en) 2010-06-08 2013-01-29 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuits and methods of forming the same
US8823133B2 (en) * 2011-03-29 2014-09-02 Xilinx, Inc. Interposer having an inductor
TW201427269A (zh) * 2012-12-28 2014-07-01 Ind Tech Res Inst 壓控振盪電路結構

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