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TWI518685B - 靜態隨機存取記憶體電壓輔助 - Google Patents

靜態隨機存取記憶體電壓輔助 Download PDF

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TWI518685B
TWI518685B TW102141085A TW102141085A TWI518685B TW I518685 B TWI518685 B TW I518685B TW 102141085 A TW102141085 A TW 102141085A TW 102141085 A TW102141085 A TW 102141085A TW I518685 B TWI518685 B TW I518685B
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sram
boosting
line
capacitor
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TW102141085A
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Inventor
威廉 詹姆士 達力
Original Assignee
輝達公司
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Publication date
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Publication of TW201430842A publication Critical patent/TW201430842A/zh
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Description

靜態隨機存取記憶體電壓輔助
靜態隨機存取記憶體(SRAM，Static Random Access memory)陣列有時設計成包括電壓輔助電路以改善性能。具體而言，電壓輔助可以改善讀取和寫入SRAM晶胞的能力，且可以防止已儲存的值在讀取和寫入操作期間不慎轉變(flipped)。考慮廣泛的操作情況和製造變化，現存的輔助機構通常針對最壞的情況情境設計。此可導致該輔助電路相對大型並消耗顯著電量。
100‧‧‧靜態隨機存取記憶體陣 列；陣列；記憶元件
102‧‧‧位元線；位元線信號
102a、102b‧‧‧位元線
104‧‧‧字元線
106‧‧‧SRAM晶胞；晶胞
108‧‧‧位址
110‧‧‧周邊電路；電路
112‧‧‧資料
114‧‧‧列解碼器
116‧‧‧行解碼器
118‧‧‧感測和介接邏輯
128‧‧‧交叉耦合反相器；反相器
128a‧‧‧第一反相器
128b‧‧‧第二反相器；反相器
130、134‧‧‧電晶體；N型金氧半導體電晶體
132、136‧‧‧電晶體；P型金氧半 導體電晶體
138、140‧‧‧儲存節點；節點
142‧‧‧存取電晶體
144‧‧‧存取電晶體；電晶體
148‧‧‧正供應電壓；正供電；供應電壓
150‧‧‧負供應電壓；負供電；供應電壓
201‧‧‧正供應電壓
202‧‧‧字元線
203‧‧‧負供電
204‧‧‧高準位動作信號D
206‧‧‧電晶體
208、214‧‧‧電晶體；PMOS電晶體
210‧‧‧低準位動作信號A'
212‧‧‧低準位動作信號B'
216‧‧‧字元線升壓電容器；電容器；升壓電容器
218‧‧‧字元線端；端點
219‧‧‧升壓節點；輸出升壓節點
220‧‧‧字元線升壓命令端
222‧‧‧高準位動作信號C；升壓命令信號C
224‧‧‧字元線驅動器
301‧‧‧正供應電壓
302、302a、302b‧‧‧位元線
303‧‧‧負供電；負供應電壓
304‧‧‧低準位動作信號PC'；信 號PC'；預充電信號PC'
306‧‧‧預充電電晶體
306a、306b‧‧‧預充電PMOS電晶體
308‧‧‧信號eN
310‧‧‧信號eP；高準位動作信號eP
312、314、316‧‧‧電晶體
315‧‧‧高準位動作信號fP；信號fP
317‧‧‧位元線端
318‧‧‧位元線升壓電容器；電容 器；升壓電容器
319‧‧‧升壓節點
320‧‧‧位元線升壓命令端
322‧‧‧信號G'；低準位動作信號
326‧‧‧電晶體
400‧‧‧升壓電容器陣列；電容器陣列；陣列
401‧‧‧升壓節點
402‧‧‧電容器群組
404‧‧‧電容器
406‧‧‧升壓命令信號
406a、406b、406c‧‧‧線
408‧‧‧升壓解碼邏輯
409‧‧‧信號；輸入
410‧‧‧全域致能信號
412‧‧‧開關元件；開關
500‧‧‧升壓內容可定址記憶體
502‧‧‧位址信號
504‧‧‧信號
506‧‧‧信號；升壓位準信號
C0、C1、C2‧‧‧信號
C1a-C1g‧‧‧電容器
CB‧‧‧升壓電容器之電容
CB‧‧‧一或多個經耦合的SRAM 線之本體電容
G'‧‧‧低準位動作升壓命令信號
G'‧‧‧升壓命令信號G'
VB‧‧‧升壓量
VRANGE‧‧‧正供應電壓與負供應 電壓之間的電壓範圍
VDD‧‧‧正供電位準
VSS‧‧‧負供電位準
第一A圖示意性顯示可具備說明書中所說明的升壓機構之具體實施例的範例SRAM陣列。
第一B圖示意性顯示第一A圖之SRAM陣列之SRAM晶胞。
第二A圖示意性顯示用於在SRAM字元線上提供升壓電壓的升壓電路之範例。
第二B圖顯示在第二A圖之升壓電路之操作期間發生的範例波形。
第三A圖示意性顯示用於在SRAM位元線上提供升壓電壓的升壓電路之範例。
第三B圖顯示在第三A圖之升壓電路之操作期間發生的範例波形。
第四A圖和第四B圖顯示用於提供電壓輔助之可變位準給SRAM線的範例電容器陣列。
第五圖示意性描繪出用於依據位址和其他參數/情況提供可變升壓位準的機構。
隨著技術的進展，SRAM元件已變得較小並降低工作電壓，可以節省電量和改善性能。然而，隨著減少這些參數，製造容差和操作條件的可變性本質(intrinsic)具有較大可能性對該等元件之性能造成負面影響。尤其是，這些改善允許使用較低的電荷位準儲存記憶狀態。然而，此可能增加雜訊源(例如周圍電磁雜訊、其他系統組件所放射的雜訊、電源雜訊等)、漏電流等負面影響該元件的可能性。特定設計挑戰包括確保對晶胞可靠度讀和寫及避免在讀和寫操作期間不慎破壞記憶體狀態的能力。
電壓輔助可以用於解決這些挑戰並確保面對降低電壓和實體尺寸時的成功操作。例如，各種信號、節點等可以經升壓超出由另外用以操作該等記憶儲存晶胞的該等正和負供電所界定的範圍。如說明書中所使用，該用語「升壓(voltage boost)」和此類將用於參考在記憶晶胞之電壓供電範圍之外的任何電壓，且可因此表示例如增加信號/節點至高於正供電的位準或低於負供電的位準。
一先前的輔助方法係例如使用電荷泵(charge pump)或其他輔助供電以對該SRAM陣列之所有該等字元線和位元線連續提供單一升壓電壓位準。考慮隨不同晶胞在性能和表現上的變化，該經升壓位準是在設計時選定，例如如同在製造期間發生的元件變化所造成之結果。該位準亦必須列入考慮所有該等可能的操作情況和模式。此必然需要增加能量使用，且有時當不需要或在超出或不同於特定字元線、位元線或晶胞所需要的位準時，有時要施行該輔助。再者，電荷泵和此類在大小上可以相對大型(例如，由於一或多個大型電容器)，如此可能負面影響該元件之大小、成本、重量等。
本發明所討論內容提供有關用於升壓的新穎與改善方法。在一具體實施例中，升壓選擇性產生並在依據所存取的該(等)特定記憶晶胞的位準(亦即依據該晶胞之位址)以動態施行。除了依據位址的升壓之外，升壓可以藉由電容性耦合電荷於字元線和位元線而產生，因此消除對於輔助供電的需要及其相關的缺點。
討論該等特定的升壓機構之前，將參考第一A圖和第一B 圖說明可使用其的示例性SRAM陣列和晶胞。第一A圖示意性描述可使用說明書中所說明的該等升壓系統和方法一起實行的SRAM陣列100之範例。陣列100包括位元線102和字元線104，其通常稱為SRAM線，用於存取SRAM晶胞106。每個晶胞106皆在一或多個位元線102與一或多個字元線104之間的交叉點加以定義。在典型的配置中，每個SRAM晶胞106皆在單一字元線104和一對位元線102之交叉點加以定義，其中SRAM晶胞106之每一列皆耦合於通用字元線104且SRAM晶胞106之每一行皆耦合於一對通用位元線102，然而其他的配置亦可能。
為了與該記憶體互動，一協作單元(例如CPU、GPU等)係針對特定SRAM晶胞106提供位址108，其由周邊電路110接收及使用，以讀取資料112或將其寫入該(等)定址的SRAM晶胞。電路110可包括(例如)列解碼器114和行解碼器116，其構成接收位址108並藉此啟動操作以存取該位址所識別的該(等)SRAM晶胞。一旦選定該(等)想要的晶胞，則資料112經由感測和介接邏輯118從該定址的SRAM晶胞取回(讀取)，或經由該感測和介接邏輯118提供給(寫入)該定址的SRAM晶胞。應明白，在第一A圖中所例示的該等組件係為了便於理解而提供，且在一些實作中，典型記憶體元件可包括其他及/或不同的組件。
請即參考第一B圖，第一A圖之單一SRAM晶胞106係以該電晶體層級示意性顯示。具體而言，SRAM晶胞106例示六個電晶體「6T」晶胞，然而升壓之本發明所討論內容可適用於其他SRAM配置。例如其可以適用於八個電晶體「8T」晶胞。SRAM晶胞106包括一對交叉耦合反相器128，用於儲存單一記憶位元。第一反相器128a包括電晶體130和132；第二反相器128b包括電晶體134和136。該等反相器係協合使互補狀態儲存在節點138和140，其中每個反相器128皆經由正反饋加強另一者之操作。例如，若SRAM晶胞106正儲存邏輯1，則節點138保持在邏輯1且節點140保持在邏輯0。
晶胞106之讀取可如下進行。首先，位元線102a和102b「預充電(precharged)」至該正供應電壓148(例如VDD)。隨後，維持字元線104(asserted)，以致能存取電晶體142和144，其分別將節點138和140耦合於 位元線102a和102b。假設節點140由反相器128b(亦即經由電晶體134之傳導)保持在該負供電(邏輯0)，且該等位元線不再有效驅動，則位元線102b透過電晶體134和144放電。當位元線102b放電時，在位元線102a與102b之間可觀察到差電壓，因為位元線102a由於位元線102a之本體電容故可實質維持接近該供應電壓。此電壓差可例如經由耦合於該對位元線102a和102b的差動感測放大器偵測到，且形成二進制數位值的資料112(例如經由感測和介接邏輯116)依據該電壓差提供。
SRAM晶胞106之寫入可如下進行。首先，該等位元線(例如位元線102a)之一者驅動至即將經由驅動電路(例如經由電路110)儲存的想要值，且位元線102b使用該互補值驅動。為了此範例之目的，該想要值係邏輯1，其對應於正供應電壓148，且位元線102a因此驅動至該正供應電壓，而位元線102b驅動至負供應電壓150。一旦該等位元線適當驅動，則維持字元線104以將SRAM晶胞106耦合於位元線102。一旦耦合該存取電晶體，下拉的該側則壓制(overpowers)其反相器，藉此將該想要值寫入該SRAM晶胞。
從以上，應明白，可靠的讀取操作可以取決於該SRAM晶胞(例如經由N型金氧半導體(NMOS，N-type metal oxide semiconductor)電晶體130及/或134)使該等預充電位元線之一者驅向負供應電壓150(例如接地)之能力。同樣地，將資訊可靠寫入該SRAM晶胞的能力可依賴該等位元線之一者(例如，經由其驅動電路)藉由壓制P型金氧半導體(PMOS，P-type metal oxide semiconductor)電晶體132和136之一者(取決於將寫入的狀態)，以使節點138和140之一者拉曳至該負供應電壓的能力。在一般情境中，存取電晶體142和144按大小製作小於NMOS電晶體130和134，以確保該等存取電晶體在讀取操作期間不會壓制該等NMOS電晶體並損壞該所儲存的資訊。同樣地，該等存取電晶體可按大小製作大於PMOS電晶體132和136，以確保該等PMOS電晶體且因此該等交叉耦合反相器在寫入操作期間能夠受到壓制。
然而，如以上所提及，在製造及/或操作情況下的變化(例如溫度)可能導致個別電晶體之性能顯著變化。因此，SRAM晶胞106可根據 最壞情境按大小製作，例如，藉由增加該等各種電晶體之相對大小。此種配置可能犧牲大小及/或性能(例如，由於在該等各種節點改變電荷所增加的時間)提供該想要的讀/寫可靠度。
因此，想要依需要以選擇性提供電壓輔助給記憶元件100之SRAM晶胞106，藉此在未犧牲讀取/寫入可靠度而實現較小的晶胞大小及/或降低的電量消耗。如所例示，一典型SRAM晶胞具備五個「信號(signals)」，亦即兩位元線信號102、一字元線信號144、一正供電148和一負供電150(例如接地)。因此，這些信號之任何一或多者之調整對性能有幫助。
應記住，第二A圖示意性顯示根據本發明之具體實施例之用於在一或多個字元線202(例如字元線104)上提供升壓的升壓電路200。如以上參照典型SRAM晶胞106所說明，將資料寫入SRAM晶胞的能力可依賴壓制一交叉耦合反相器對之該等PMOS電晶體(例如電晶體132和136)之能力。以往的方法因此已包括按大小製作該等存取電晶體(例如存取電晶體142和144)大於該等PMOS電晶體，以確保每個存取電晶體皆能夠壓制該適當的PMOS電晶體(亦即藉由傳導較大的電流量)。以往的方法亦已包括藉由連接於固定較高電壓供電而升壓字元線。
除了或代替按大小製作的方法之外，升壓電壓可以施加於該等存取電晶體。NMOS FET電晶體(例如存取電晶體142和144)所傳導的電流隨著該閘極端(例如經由字元線104或202)與該源極端(例如經由位元線102)之間的電壓差而增加。該所例示的第二A圖之升壓電路200構成增加施加於字元線202的信號之電壓位準高於該正供電之位準，以改善所存取的該等SRAM晶胞之性能。
請即參考第二A圖和第二B圖之該等相關波形，現將說明範例升壓操作。當未存取特定字元線202時，不維持(deasserted)該字元線(例如藉由驅動該字元線至該負供應電壓)以使該等經耦合的存取電晶體(例如存取電晶體142和144)失能。如在第二B圖中的252所例示，維持施加於電晶體206的高準位動作信號D(204)，其致能電晶體206且拉曳/保持字元線202至該負供電203。接著，如在254所例示，不維持信號D以從該負 供電斷開字元線202。
低準位動作信號A'(210)隨後在256施加於電晶體208，以致能PMOS電晶體208。如在第二B圖中的258所例示，該正供電已連接且當傳導過電晶體208的電流充電字元線202之本體電容時，字元線202的電壓便開始上升。在260，低準位動作信號B'(212)施加於電晶體214，在升壓節點219將字元線202耦合於字元線升壓電容器216之字元線端218。雖然電容器216之端點218耦合於該字元線，但電容器216之字元線升壓命令端220藉由信號C保持在該負供應電壓；此將使跨電容器216的電荷恢復至該滿供應電位。在一些具體實施例中，在本說明書更普遍稱為「升壓命令信號(boost command signal)」的信號C可分散至例如每個字元線驅動器224；然而，在其他具體實施例中，該升壓命令信號可提供給字元線驅動器224之子集或個別驅動器。
隨後在262維持低準位動作信號A'，因此從該正供電和該負供電兩者去耦字元線202。字元線202之此已去耦或「浮接(floating)」狀態允許該字元線升壓高於正供應電壓201。在264，維持施加於字元線升壓命令端220的高準位動作信號C(222)。隨著此發生，經由字元線升壓電容器216所儲存的電荷是與字元線202之本體電容共享，藉此在266促使升壓節點219的電壓上升高於該正供電，且因此，在268升高該耦合字元線202的電壓。換言之，升壓電路200操作係藉由將字元線升壓電容器216耦合於字元線202之本體位元線電容，而升高在字元線202所見的電壓高於正供應電壓201。信號C觸發該升壓並因此可稱為「字元線升壓命令信號(wordline boost command signal)」或更普遍係，稱為「升壓命令信號(boost command signal)」。
此時，耦合於字元線202的一或多個SRAM晶胞可藉由適當驅動例如如以上參照一般SRAM晶胞106所說明的該(等)位元線，而寫入想要的資訊。字元線202上的升壓可確保耦合的存取電晶體(例如存取電晶體142和144)能夠提供適當的電流以寫入該想要的資訊。一旦寫入該資料，則在270不維持信號C，以將該字元線放電至該正供應電壓。接著，不維持低準位動作信號B'，藉以使電晶體214失能並從字元線202去耦升壓 電容器216之字元線端218。最後，在274維持信號D，以啟動電晶體206並降低字元線202。
相較於在先前的方法中用以提供電壓輔助且通常採用相對大型組件的該等輔助供電，藉由使用每個字元線202之本體電容，該所例示的升壓電路200可以使用較少的空間。雖然升壓電容器216在一些具體實施例中可能較大型，但其輸出升壓節點219可分散至複數個字元線驅動器224，其每一者皆耦合於個別字元線202。如此，單一升壓電容器可跨多列用以提供對獨立字元線驅動器224的選擇性控制(例如經由電晶體214)。相較於先前的恆定產生方法，藉由選擇性及暫態產生升壓電壓，該所說明的升壓電路可減少電量損失(例如由於減少轉換、洩漏及/或分散損失)、減少實體尺寸；及/或在其他方面可提供改善的性能。
升壓電路200及/或信號可在特定記憶元件之控制邏輯(例如電路110)中或作為其之部分加以實行。應明白，該等以上所說明的信號係為了範例之目的而進行描述，且其他的配置(例如不同的啟動位準、邏輯系列等)亦可能，而不致悖離本發明之範疇。例如，雖然第二B圖之該等波形例示為一般在負供電位準VSS(例如接地)與正供電位準VDD之間擺動，但各種配置可包括用於動態調整特定信號之擺動的機構。此種機構(例如)可能想要以確保在升壓之暫態產生期間的升壓電路200正常運作。
尤其是，電壓平移/位準偏移機構(例如單端及/或差動疊接驅動器)可以用於動態調整信號，以在升壓期間維持正確操作。在「正常(normal)」(例如非升壓)操作期間，信號受到該正供應電壓和該負供應電壓限制，但在升壓期間，其係位準偏移，所以其受到該經升壓電壓和該負供應電壓限制。此位準移動橫越改變的電壓範圍確保該升壓電路之所需操作。例如，不存在位準移動，若PMOS電晶體208及/或214該各自的閘極對源極電壓差動(例如該經升壓電壓與該正供應電壓之間的電壓差動)超過電晶體208及/或214之臨界值電壓，則其可在該經升壓電壓之產生期間非故意地致能。由於此種考量可不施加於NMOS電晶體，故提供給NMOS電晶體的信號(例如在電晶體206的信號D)可能並非位準偏移，然而應明白，這些情境係為了範例之目的而進行描述，且不欲以任何方式加以限制。
除了升壓字元線高於該正供電之外，藉由升壓位元線低於負供應電壓而可改善性能。在兩者情況下，電壓在該等晶胞存取電晶體之端點調整。該等存取電晶體(例如存取電晶體142和144)導通電流之能力隨著增加閘極對源極電壓差而增加；因此，藉由增加該閘極電壓(例如增加字元線電壓)及/或降低該源極電壓(例如降低位元線電壓)可能增加電流傳導。
因此，請即參考第三A圖和第三B圖之該等伴隨波形，升壓電路300可以藉由將其降低至低於該負供電的位準而用於升高位元線電壓。如參照第一A圖所討論，在SRAM晶胞(例如SRAM晶胞106)經由一或多個存取電晶體(例如存取電晶體142和144)耦合於該等位元線之前，位元線302a和302b預充電至正供應電壓301。因此，如在第三B圖之該等波形中的352所例示，維持施加於預充電PMOS電晶體306a和306b的低準位動作信號PC'(304)，以致能該等電晶體並確保該等位元線保持在該正供應電壓。接著，如在354所例示，不維持信號PC'，以從該正供電斷開位元線302。如同字元線202，應明白，每個位元線302皆具有本體電容，其在預充電電晶體306失能之時，使該位元線維持接近該正供應電壓一段時間。
一旦從該正供電去耦該等位元線，則維持信號eN(308)和eP(310)之一者，以分別致能電晶體312或314之任一者，此取決於邏輯1或邏輯0是否正寫入該定址的SRAM晶胞。為了便於理解，將持續參照藉由在356維持施加於電晶體314的高準位動作信號eP而使位元線302b驅向負供電303以說明該升壓電路。
如在第三B圖之358所例示，當傳導過電晶體314的電流使位元線302b之本體電容放電時，位元線302b上的電壓便開始下降。在360，維持施加於電晶體316的高準位動作信號fP(315)，藉此致能電晶體316在升壓節點319將位元線302b耦合於位元線升壓電容器318之位元線端317。電容器318之位元線升壓命令端320由文中稱為「位元線升壓命令信號(bitline boost command signal)」或更普遍地，稱為「升壓命令信號(boost command signal)」的信號G'(322)保持在該正供應電壓。當低準位動作信號G'仍然不維持時，電容器318之位元線端317經由電晶體316和314耦合於該負供電使跨電容器318的電荷恢復至該滿供應電位。在362，不維持高 準位動作信號eP，因此從該負供電去耦位元線302b和位元線端317並允許位元線302b升壓低於負供應電壓303。
在364，維持低準位動作升壓命令信號G'，藉此在升壓節點319從位元線升壓電容器318電容性耦合電荷於位元線302b之本體位元線電容，以升高在366低於該負供電的位元線302b。位元線302b上的此升壓提供所需的該電壓輔助，以確保該等存取電晶體提供足夠電流依需要操作。
一旦已執行該晶胞存取操作，則在368不維持低準位動作升壓命令信號G'，其將使該位元線返回至該預升壓負供應電壓。接著，在370不維持信號fP，以使電晶體316失能並斷開該升壓電容器。最後，在372不維持預充電信號PC'，以使該位元線返回至該正供電之準位。
當寫入相反狀態時，升壓電路300之操作將如以上所說明進行，但具有以下差異：(一)該所說明的信號fP之反應由施加於電晶體326的信號fN代替執行；及(二)信號eP之反應由施加於電晶體312的信號eN代替執行。此種操作會因此升高位元線302a上的電壓，低於該負供應電壓。信號eN、eP、fN和fP可例如經由行解碼邏輯(例如經由行解碼器116)提供，然而，在一些具體實施例中，信號PC'和G'可跨全部的行通用。應明白，如同第二A圖之升壓電路200，施加於升壓電路300的該等信號之至少一些者可動態位準偏移/平移，以確保在「正常(normal)」和「升壓(boosted)」兩者情況期間的正確操作。
如上所提及，一典型的SRAM晶胞具備五個「信號(signals)」，其每個皆可調整以改善該SRAM晶胞之性能。除了升壓字元線高於正供應電壓和位元線低於負供應電壓之外，想要升高提供給該等SRAM晶胞的正供應電壓(例如供應電壓148)及/或負供應電壓(例如供應電壓150)。例如，正供應電壓可增加以改善讀取邊際(margin)，或者可降低以改善寫入邊際。同樣地，負供應電壓可增加以改善寫入餘裕，或者可降低以改善讀取餘裕。第二A圖和第三A圖之該等電路亦可用於增加和降低供應電壓。
除了一般提供升壓之外，本發明所說明內容包括藉由控制該以上所說明的電容性耦合中所採用的電容之大小，以提供特定升壓量。具 體而言，所感應的升壓量取決於該升壓電容器(例如升壓電容器216和318)對該(等)一條或多條經耦合的SRAM線之本體電容之相對大小。隨著升壓電容涉及該(等)經耦合的SRAM線之電容而增加，可提供的升壓量亦增加。增加該升壓電容器之大小使其能夠儲存更多電荷，且因此當該升壓命令信號確立以促成該電容性電荷耦合/共享時，在該耦合的SRAM線上產生較大的電壓變化。
量的方面，高於或低於該供電的升壓量VB取決於該升壓電容器之電容(CB)、該(等)一或多個耦合SRAM線之本體電容(CI)和該正供應電壓與該負供應電壓之間的電壓範圍(VRANGE)，如下式所示：。例如，若特定升壓電容器之電容等於該(等)耦合的SRAM線之本體電容，則可使用的升壓量(忽略非理想性)等於該供應電壓範圍的一半。
除了在設計階段選擇升壓電容之外，本發明所說明內容包括用於在該元件之操作期間動態選擇升壓電容的機構。各種考量皆可以影響該升壓電容之選擇以動態提供不同的升壓位準。例如，隨著操作溫度在使用期間波動，所提供的電壓輔助量可能同樣波動以確保適當的元件操作。考慮該SRAM陣列或運用該SRAM陣列的電路和邏輯之電量狀態，可採用不同的升壓位準。升壓需要可隨著改變的元件操作模式(例如變化的正及/或負供應電壓、變化的時脈頻率等)而波動。依據顯示不同反應(例如一晶胞較另一者需要更多升壓)的測試，該SRAM陣列之不同部分可能需要不同的升壓位準。
請即參考第四A圖，該圖示顯示升壓電容器陣列400之一非限制性範例，其用於提供可變的升壓電容量給升壓節點401(例如升壓節點219及/或319)，且因此，提供給任何一或多個耦合的SRAM線(例如經由升壓電路224及/或319)。在一些具體實施例中，電容器陣列400可替代例如用於升壓電路200之升壓電容器216、及/或升壓電路300之升壓電容器318。基本上，該陣列提供一實作，其中耦合於該等字元線或位元線及其致能信號的升壓電容係經過分段，以允許控制在電容性電荷耦合期間使用 多少電容。雖然電容器陣列400的大小通常會大於電容器216和318，但其依據位址及其他條件以動態變化升壓位準的能力可以提供顯著的優勢。再者，電容器陣列400可用於多重SRAM線(亦即字元線及/或位元線)，允許其大小分攤(amortized)跨這些SRAM線。
如所例示，電容器陣列400可包括複數個電容器群組402，每一者包括一或多個電容器404，其耦合於經過分段的升壓命令信號406(線406a、406b和406c構成信號「段(segments)」並運送可個別確立或以任何組合的信號C0、C1和C2)。信號C0、C1和C2因此係升壓命令信號C(第二A圖)和升壓命令信號G'(第三A圖)之經分段的相等物。在一些具體實施例中，每個電容器C1a-C1g具有相等值。因此，當該等電容器如所以2次方組群，分別確立C0、C1和C2時，提供1、2和4個「單位(units)」之電容。
升壓解碼邏輯408可提供用以控制所選定升壓電容量之致能。在該範例中，信號409定義將採用的升壓電容量，且為3位元長度，其實際應於陣列400具有三個電容器群組。每個位元皆控制是否確立信號C0-C1；例如當信號409具有{111}值時，此對應於從7個「單位(units)」電容之電荷耦合於該相關字元線/位元線的升壓命令信號。因此，信號409可以用於選擇從0至7個單位電容範圍的任何大小。如圖所示，升壓解碼邏輯408亦可回應全域致能信號410，其指示是否採用任何升壓量。如以下所討論，信號409之值可以依據所存取的該(等)特定晶胞和廣泛的其他考量而控制。
電容器陣列可以不同於該特定範例中所顯示的廣泛配置實行。一變化例是要使用更多(或更少)電容器之群組；例如6位元信號可用於在0與65個單位之電容之間選擇。如另一範例，單一電容器陣列可以用於全部的字元線(或位元線)，或者多個陣列可以使用，每個皆正用於該等字元線(或位元線)之子集。該電容器陣列可以使用二進制選擇信號而控制，如在第四A圖中所顯示，或者其可使用溫度計編碼控制信號。
請重新參考第四A圖，通常，一或多個電容器群組402會在任何特定時間「停用(disabled)」(例如無助於電壓輔助)。然而，由於該等 已停用的電容器仍然耦合升壓節點401，故儘管如此其增加負載並可能降低電容器陣列400之性能(例如由於增加升壓節點401的充電時間)。
因此，第四B圖例示第四A圖之電容器陣列400之替代實作，其包括一開關元件412(例如場效電晶體(FET transistor，Field Effect Transistor))，耦合於每個電容器404與升壓節點401之間。在其他具體實施例中，單一開關412耦合於每個電容器群組402與升壓節點401之間。不論該特定配置為何，該等開關皆可操作從該升壓節點去耦所選定的電容器404，以降低電容性負載。該等已去耦的電容器因此於該升壓命令週期期間不會充電及放電，如此可以潛在性地改善不具開關陣列的電容器之性能。雖然未例示，但該開關可由升壓解碼邏輯408所提供的其他信號而控制。
第四A圖和第四B圖中使用該等電容器陣列允許升壓位準可以依據廣泛的因素在操作期間動態變化。升壓位準可依據下列調整：(1)該SRAM陣列或存取該SRAM陣列的電路之電量狀態；(2)溫度；(3)所執行的特定操作，例如讀與寫；(4)所測得的供應電壓；及/或(5)所要存取晶胞之位址。關於(5)，任何量度(granularity)等級皆可採用，範圍從列和行之群組以至個別晶胞。
依據位址的變化可依據該SRAM元件之觀察到的性能，如透過測試或其他方法取得。在一些具體實施例中，該SRAM陣列可構成測試該等SRAM晶胞之操作(例如經由內建自我測試(Built-In Self Test)「BIST」機構等)，以判定提供的電壓輔助量。測試可例如在各種間隔於元件啟動時發生，以回應特定操作條件(例如關於預定義臨界值的操作溫度、在供應電壓及/或操作模式上的改變)等。測試結果可以各種方式(例如查表表、內容可定址記憶體(content-addressable memory)「CAM」等)儲存供稍後用於控制升壓位準。
第五圖採用升壓CAM 500之形式，描述用於動態產生特定升壓位準以回應位址及/或其他條件的機構之示意性範例。指定情況/參數而非位址的位址信號502和信號504提供給該CAM當作輸入。升壓CAM 500儲存升壓位準並提供特定輸入值和其組合與升壓位準相關聯的查表，其輸出作為信號506用以編碼即將採用的特定升壓位準。參照第四A圖和第四 B圖，升壓位準信號506可當作該輸入409施加於該升壓解碼邏輯408，以選擇升壓電容之位準。在一實作中，除非在該升壓CAM中有具有項目的匹配，否則升壓CAM 500不會經由信號506輸出預設的升壓位準，在此情況下，指定的非預設升壓位準是經由信號506輸出。
升壓CAM 500中的位址關聯性可為任何量度等級。升壓位準可以針對個別列和行、或列和行之群組加以指定。在最通常情況下，特定升壓位準可以針對個別晶胞加以指定。類似的靈活性和特定性可搭配使用其他條件(電量狀態、溫度、供應電壓、讀與寫等)。該CAM中的項目可在該設計階段或在操作期間(例如經由測試)植入。該CAM可以配置成使得一較高特定的匹配覆寫低度特定的匹配。例如，一CAM項目可指定即將施加於四列之群組的升壓，而第二項目指定即將施行於該等四列之一者的升壓。隨著這兩項目，該等列之三者將接收指定給該四列群組的升壓，而該其餘列接收其個別的升壓。
本發明之態樣已藉由範例並參照以上所列出的該等所例示的具體實施例說明。在一或多個具體實施例中實質相同的組件同等識別出並以最小限度加以重複說明。然而，應注意，同等所識別出的元件亦可能某程度不同。本說明的文後申請專利範圍只定義於本說明書所主張的標的。申請專利範圍不限於以下所闡述的範例結構或數值範圍，亦不限於解決現有最新技術之文中所識別出的問題或缺點的實作。
100‧‧‧SRAM陣列
102‧‧‧位元線
104‧‧‧字元線
106‧‧‧SRAM晶胞
108‧‧‧位址
110‧‧‧周邊電路
112‧‧‧資料
114‧‧‧列解碼器
116‧‧‧行解碼器
118‧‧‧感測和介接邏輯

Claims (20)

  1. 一種靜態隨機存取記憶體(SRAM，Static Random Access Memory)陣列，包括：複數個SRAM線包括複數個字元線和複數個位元線；複數個晶胞，每個晶胞皆由該等字元線之一者與該等位元線之一者之間的一交叉點加以定義；及升壓電路，其操作耦合該等晶胞，該升壓電路包括一升壓電容器設定為依據即將存取的一晶胞之一位址提供一升壓量，其中該升壓電容器經由一電晶體與該複數個SRAM線中的至少一SRAM線耦接及去耦。
  2. 如申請專利範圍第1項之SRAM陣列，其中該升壓電路係構成針對一即將存取的晶胞，依據定義該晶胞的該字元線提供一升壓量。
  3. 如申請專利範圍第1項之SRAM陣列，其中該升壓電路為即將存取的一晶胞構成依據定義該晶胞的該位元線提供一升壓量。
  4. 如申請專利範圍第1項之SRAM陣列，其中該升壓電路構成經由電容性電荷耦合以升高該等SRAM線之一或多者的電壓。
  5. 如申請專利範圍第4項之SRAM陣列，其中該升壓電路構成藉由控制該電容性電荷耦合中所使用的一升壓電容量，提供關於該經升壓電壓之位準的可控制變化。
  6. 如申請專利範圍第1項之SRAM陣列，其中該升壓電路設定為提供升壓，其係藉由(一)當該電晶體被停用至將該升壓電容器從該SRAM線去耦時，將一SRAM線端充電至一預升壓電壓而提供升壓；及(二)在充電至該預升壓電壓之後，賦能該電晶體以將該升壓電容器耦接至該SRAM線及施加一升壓命令信號至該升壓電容器之一升壓命令端。
  7. 如申請專利範圍第1項之SRAM陣列，其中該升壓電路構成，回應一測試是否指示該SRAM陣列之一第一部分呈現反應不同於該SRAM陣列之一第二部分，以對該SRAM陣列之該等第一和第二部分提供不同升壓量。
  8. 如申請專利範圍第1項之SRAM陣列，其中該升壓電路構成依據該 SRAM陣列和運用該SRAM陣列的電路之一或多者之電量狀態提供一升壓量。
  9. 如申請專利範圍第1項之SRAM陣列，其中該升壓電路構成依據所測得的溫度以提供一升壓量。
  10. 如申請專利範圍第1項之SRAM陣列，其中該升壓電路構成依據所測得的供應電壓以提供一升壓量。
  11. 一種SRAM陣列，包括：複數個SRAM線包括複數個字元線和複數個位元線；複數個晶胞，每個晶胞皆由該等字元線之一者與該等位元線之一者之間的一交叉點加以定義；及升壓電路，其耦合該等晶胞，該升壓電路包括一升壓電容器設定為經由電容性電荷耦合在該等SRAM線之一或多者上產生一升壓電壓，其中該升壓電容器經由一電晶體與該複數個SRAM線中的至少一SRAM線耦接及去耦。
  12. 如申請專利範圍第11項之SRAM陣列，其中該升壓電路構成對不同SRAM線的升壓電壓之位準提供可控制變化。
  13. 如申請專利範圍第11項之SRAM陣列，其中該升壓電路構成藉由控制該電容性電荷耦合中所使用的一升壓電容量，提供該經升壓電壓之位準的可控制變化。
  14. 如申請專利範圍第11項之SRAM陣列，其中該升壓電路設定為產生該升壓電壓，其係藉由(一)當該電晶體被停用至將該升壓電容器從該SRAM線去耦時，將該SRAM線充電至一預升壓電壓；及(二)在充電該SRAM線之後，賦能該電晶體將該升壓電容器耦接於該SRAM線及施加一升壓命令信號於該升壓電容器的一升壓命令端。
  15. 如申請專利範圍第11項之SRAM陣列，其中該升壓電容器經過分段，以實現電容量之可控制變化，該電容為耦合至所要升壓的該(等)SRAM線。
  16. 如申請專利範圍第11項之SRAM陣列，其中該升壓電路構成回應一測試是否指示該SRAM陣列之一第一部分呈現反應不同於該SRAM陣列 之一第二部分，以對該SRAM陣列之該等第一和第二部分提供不同升壓量。
  17. 如申請專利範圍第11項之SRAM陣列，其中該升壓電路構成依據該SRAM陣列和運用該SRAM陣列的電路之一或多者之一電量狀態提供一升壓量。
  18. 如申請專利範圍第11項之SRAM陣列，其中該升壓電路構成依據所測得的溫度提供一升壓量。
  19. 如申請專利範圍第11項之SRAM陣列，其中該升壓電路構成依據所測得的供應電壓提供一升壓量。
  20. 一種SRAM陣列，包括：複數個SRAM線包括複數個字元線和複數個位元線；複數個晶胞，每個晶胞皆由該等字元線之一者與該等位元線之一者之間的一交叉點加以定義；升壓電路，包括係耦接於字元線升壓命令信號和一電晶體之間的一字元線升壓電容器，其中該字元線升壓電容器經由該電晶體與該複數個字元線中的至少一字元線耦接及去耦，該升壓電路設定為在該等字元線之一或多者上產生一升壓電壓，其係藉由(一)當該電晶體被停用以將該字元線升壓電容器從該至少一字元線去耦時，將該字元線充電至一預升壓電壓；及(二)在充電該字元線升壓電容器之後，賦能該電晶體將該字元線升壓電容器耦接於該至少一字元線及施加判斷提示一字元線升壓命令信號至產生該升壓該字元線升壓命令端；及一位元線升壓電容器，其具有一位元線升壓命令端和一位元線端，該升壓電路構成在該等位元線之一或多者上產生一升壓電壓，其係藉由(一)在該位元線端將該位元線升壓電容器充電至一預升壓電壓；及(二)當該等位元線之一或多者連接該位元線端，且在充電該位元線升壓電容器之後，施加一位元線升壓命令信號至該位元線升壓命令端，其中該字元線升壓電容器、位元線升壓電容器、字元線升壓命令信號和位元線升壓命令信號經過分段，以實現對字元線和位元線升壓之位準的可控制變化。
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