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TWI514381B - 低漏洩之電路、裝置與技術 - Google Patents

低漏洩之電路、裝置與技術 Download PDF

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TWI514381B
TWI514381B TW102105294A TW102105294A TWI514381B TW I514381 B TWI514381 B TW I514381B TW 102105294 A TW102105294 A TW 102105294A TW 102105294 A TW102105294 A TW 102105294A TW I514381 B TWI514381 B TW I514381B
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Mark Alan Lemkin
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Linear Techn Inc
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Description

低漏洩之電路、裝置與技術 【相關申請案之交互參照】
本申請案主張標題為「Low Leakage Circuits,Devices,and Techniques」且申請於2012年2月9日之美國臨時專利申請案第61/596,892號之優先權，該申請案為了所有目的以引用之方式全部併入本文。
本申請案係關於具有降低之漏洩電流之電路與裝置，且係關於用於提供具有降低之漏泄電流之電路與裝置的技術。
具有較小特徵尺寸(諸如互補性金屬氧化物半導體(complementary metal oxide semiconductor；CMOS)製程節點為90nm及90nm以下)之積體電路在成本、速度及動態功率消耗方面具有許多優點。然而，歸因於在該等積體電路中之電晶體及裝置之較小特徵尺寸，電路在處於休眠模式或備用模式中時具有相當大的漏洩電流。
當今的深次微米CMOS製程允許較小及較低成本之IC，提供了具有較低有效功率消耗之更多功能。然而， 該等細線CMOS技術之主要缺點在於大的備用功率消耗。增加之備用功率由各種來源產生。一些主要的原因包括：VT縮放、汲極感應屏障降低(drain-induced barrier lowering；DIBL)、通過閘極之載子的直接穿隧(閘極漏洩)，及短/窄通道效應。裝置漏洩對於常用於靜態隨機存取記憶體(static random access memory；SRAM)單元中之最小尺寸裝置尤其高。此外，漏洩隨著溫度增加而超線性地增加，且在工業或軍用溫度範圍之頂端處的裝置漏洩可如此高以使得妨礙了細線CMOS之使用。
混合訊號及數位產品(例如Dust Networks DN6000、Linear Technology LTC5800)常具有「有效」或工作模式及「休眠」或備用模式。在有效模式期間，啟用數位電路及可能的類比電路且該等數位電路及可能的類比電路執行一或更多個功能。該等功能可藉由硬體(例如，直接記憶體存取(direct memory access；DMA)傳送)或藉由軟體(例如，服務中斷)定義。為了節省功率，當未有效執行功能時，數位裝置常進入備用模式。在備用模式期間降低功率之一個方法為自數位電路之一部分完全地移除功率。使用此方法，將與數位邏輯或數位記憶體串聯之電晶體關閉，以此將開關之電流漏洩降低至幾乎為零。雖然功率節約是可觀的，但是關閉數位區塊導致狀態之丟失。特定言之，丟失了靜態記憶體的內容以及正反器之狀態。對於諸如微控制器、微處理器、快取記憶體、獨立SRAM或包含狀態機之數位電路之產品，狀態之丟失是不可接受的。
較低的備用功率消耗在諸如微控制器或無線感測器節點之產品中將是非常有益的。另外，包括深次微米數位電路之電池供電產品皆將極大受益於降低之休眠或備用功率消耗，該等電池供電產品諸如功能電話或智慧型電話、諸如Amazon Kindle之電子閱讀器、諸如ipad之平板電腦或膝上型電腦。較低的備用功率直接轉換為較長電池壽命，允許產品製造商以較小、更低成本之電池來代替以獲得在充電之間的相同使用時間或，對於相同大小之電池增加充電之間的使用時間。
因此，存在對於具有小特徵尺寸且具有與習知電路相比降低一數量級或更多之漏洩電流的電路之需要。
本文之教示藉由降低流經電路及裝置之漏洩電流，藉由顯著降低流經在低功率備用模式下操作之電路及裝置的漏洩電流來減輕上述問題中之一或更多者。
根據本發明之原理，藉由當積體電路在有效模式下操作時將複數個子區塊中之子區塊在上有效模式電源與下有效模式電源之間並聯地耦接，來降低包括電路之複數個子區塊之積體電路中的漏洩電流。當積體電路在備用模式下操作時，將複數個子區塊之兩個或兩個以上子區塊在上備用模式電源與下備用模式電源之間串聯地耦接。另外，當積體電路在備用模式下操作時，將隔離電路在兩個或兩個以上子區塊中之一個子區塊之內啟動以將一個子區塊之電路與一個子區塊之輸入或輸出端子隔離。
並聯地耦接子區塊可包括對於每一子區塊，將子區塊之上電源端子耦接至上有效模式電源且將子區塊之下電源端子耦接至下有效模式電源。串聯地耦接子區塊可包括：對於串聯耦接中之第一子區塊，將第一子區塊之下電源端子耦接至下備用模式電源且將第一子區塊之上電源端子耦接至串聯中之下一子區塊之下電源端子；且對於串聯耦接中之最後一個子區塊，將最後一個子區塊之下電源端子耦接至串聯中之前一子區塊之上電源端子且將最後一個子區塊之上電源端子耦接至上備用模式電源。
在各種實例中，兩個或兩個以上子區塊中之每一子區塊包括至少一個狀態保持元件，且當積體電路在備用模式下操作時，複數個子區塊中不包含狀態保持元件之子區塊的上電源端子與下電源端子經耦接至下備用模式電源。在一些實例中，監視備用模式電源振幅以基於該備用模式電源振幅動態地調整在上備用模式電源與下備用模式電源之間串聯耦接的子區塊之數目。在其他實例中，當積體電路在備用模式下操作時，串聯耦接之子區塊中之至少一個子區塊的主體端子經耦接至一電壓，該電壓不同於在一個子區塊之電晶體之源極端子處的電壓，該子區塊具有連接至該一個子區塊之主體端子之主體端子。此外，每一子區塊可具有形成於積體電路之基板中之相關聯深n井區域，且因此每一子區塊之電路可形成在與該子區塊相關聯之深n井區域之上。
本發明提供一種積體電路，該積體電路包括：電路之複數個子區塊，每一子區塊包含積體電路之一部分；及 電源選擇電路，對於複數個子區塊中之每一子區塊，該電源選擇電路操作以有選擇地將子區塊之上電源端子及下電源端子耦接至積體電路之電源。特定言之，當積體電路在有效模式下操作時，電源選擇電路操作以將複數個子區塊中之子區塊在上有效模式電源與下有效模式電源之間並聯地耦接；且當積體電路在備用模式下操作時，電源選擇電路操作以將複數個子區塊中之兩個或兩個以上子區塊在上備用模式電源與下備用模式電源之間串聯地耦接。電源選擇電路進一步操作以當積體電路在備用模式下操作時，啟動在兩個或兩個以上子區塊中之一個子區塊之內的隔離電路以將一個子區塊之電路與該一個子區塊之輸入或輸出端子隔離。
額外優點及新穎特徵將在隨後之描述中部分地闡述，且額外優點及新穎特徵部分地將在查看以下及隨附圖式之後對熟習該項技術者變得顯而易見，或可藉由實例之生產或操作而學習到。本教示之優點可藉由實踐或使用在下文論述之詳細實例中闡述之方法、工具及組合之各種態樣來實現且獲得。
100‧‧‧積體電路
103‧‧‧電源電路
105a‧‧‧電路區塊
105b‧‧‧電路區塊
107‧‧‧子區塊
200‧‧‧記憶體
203‧‧‧位元格
207‧‧‧子區塊
220‧‧‧第一實例
225‧‧‧第二實例
231‧‧‧電源監視電路
232‧‧‧裝置模式監視器
233‧‧‧電源選擇電路
600‧‧‧電路
該等圖式僅以舉例方式且並非限制地圖示根據本教示之一或更多個實施。在該等圖式中，相同元件符號代表相同或類似元件。
第1A圖圖示經設置用於當在備用模式下操作時提供低漏洩電流之說明性積體電路。
第1B圖及第1C圖圖示分別用於有效模式及備用 模式中之積體電路之子區塊的兩個說明性設置。
第2A圖圖示經設置用於當在備用模式下操作時提供低漏洩電流之說明性記憶體。
第2B圖及第2C圖圖示用於有效模式及備用模式中之記憶體子區塊之說明性設置。
第2D圖圖示用於積體電路中之電源選擇之說明性電路。
第3A圖至第3F圖圖示用於備用模式中之記憶體子區塊及子區塊之n主體端子及p主體端子之連接的說明性設置。
第4圖圖示用於在備用模式中將子區塊之內的電路與子區塊之輸入及/或輸出端子隔離的說明性隔離電路。
第5圖圖示用於將積體電路之一組子區塊自有效模式設置轉換至備用模式設置之說明性電阻分壓器電路。
第6圖圖示說明性SRAM位元格電路。
第7圖圖示經設置用於當在備用模式下操作時提供低漏洩電流且併入隔離電路之說明性電路。
第8圖圖示具有與半導體基板隔離且形成於其中之N型金屬氧化物半導體(NMOS)及P型金屬氧化物半導體(PMOS)裝置的說明性積體電路結構。
在以下詳細描述中，藉由舉例方式闡述了許多特定細節以提供對相關教示之徹底瞭解。然而，應對熟習該項技術者顯而易見的是，本教示可在無該等細節之情況下實 施。在其他情況中，已不詳述且相對概括地描述眾所熟知之方法、程序、元件及/或電路，以免不必要地模糊本教示之態樣。
積體電路可經設置以在有效模式及備用模式(亦稱為有效狀態及備用狀態)中之任一狀態下操作。在有效模式中，積體電路之電路經連接至電源以啟用電路執行各種功能。在備用模式中，將積體電路之至少一些電路斷電以便降低在備用模式中積體電路消耗之總功率。電路可藉由降低供應給電路之電壓振幅至非零值或零值而斷電。總功率消耗係藉由降低流經已斷電之電路之漏洩電流而降低。大體上，電路之斷電包括將電路與電源斷開，或在一些實施例中，電路之斷電包括停止或閘控時脈訊號。在電路包括諸如暫存器或正反器之狀態保持元件之實例中，將電路斷電至零伏特電壓供應可引起狀態保持元件丟失該等狀態保持元件之狀態。
漏洩電流大體代表流經NMOS電晶體及PMOS電晶體之閘極端子之電流，及/或自關閉之NMOS電晶體及PMOS電晶體之源極端子或汲極端子流出之電流(例如，漏洩電流可自閘極、源極，或汲極端子流入電晶體之主體端子中，及/或漏洩電流可自閘極、源極，或汲極端子流入閘極、源極，或汲極端子中之另一者中)。然而，更一般而言，漏洩電流可代表流經開關、流經切換電路或流經希望處於非傳導狀態或關閉之其他電路的電流。
第1A圖圖示由各種類型之電路形成之說明性積體電路100。積體電路可形成晶片或微晶片之一部分或在晶片 或微晶片上形成。大體而言，積體電路100可包括任何類型之數位電路、處理器、微處理器、控制器、微控制器、記憶體，或有限狀態機之功能或執行該等功能，且積體電路100可包括邏輯電路以及狀態保持電路，該狀態保持電路諸如暫存器傳送邏輯(register-transfer logic)、暫存器、加法器、正反器等等。
積體電路100包括電源電路103，以及各種電路區塊105a、105b。電源電路103可包括用於接收外部電源電壓或電勢之引腳或埠、晶片上電源、電池等等中之一或更多者。電源電路103可在上電源與下電源之間提供單個電源電壓至積體電路100之其餘電路。或者，電源電路103可提供多個電源電壓至其餘電路，每一電源電壓在各個上電源與下電源之間。可將各種電源電壓提供至電路之不同部分(例如，電路之第一部分以1.6 V之供應電壓操作，且電路之第二部分以3.2 V之供應電壓操作)，及/或可將各種電源電壓在電路之不同操作模式中提供(例如，當積體電路在有效模式下操作時提供1.6 V的電壓供應，且當積體電路在備用模式下操作時提供3.2 V的電壓供應)。
積體電路100之電路可經劃分成各種區塊105a、105b。該等區塊可基於電路之功能特性而得以識別。在一個實例中，電路區塊105a包括具有狀態保持元件之電路，而電路區塊105b包括不包含狀態保持元件之電路。在有效模式期間，電路區塊105a及電路區塊105b兩者皆自電源電路103接收功率。然而，在備用模式期間，將電路區塊105b 斷開功率(有時還另外使該電路區塊105b之上電源端子與下電源端子耦接在一起)以降低積體電路100之功率消耗；然而，為了保持由區塊105a之電路儲存之狀態，電路區塊105a繼續在備用模式期間自電源電路103接收功率。
為了降低在備用時藉由區塊105a之電路消耗之功率，區塊105a之電路可經設置以在備用模式期間自降低之電源振幅操作。例如，區塊105a之電路可經設置以在有效模式下自1.6 V之電壓供應操作，且區塊105a之電路可經設置以在備用模式下自低至200 mV之電壓供應振幅操作(且保持電路之狀態)。
區塊105a之電路係圖示於第1A圖中，該區塊105a經劃分成複數個子區塊107。每一子區塊包括電路之一部分，且複數個子區塊共同地包括區塊105a之所有電路。如第1B圖中所示，當在有效模式下操作時，電路區塊105a及電路區塊105b之每一子區塊107具有耦接至上電源之上電源端子VDD 及耦接至下電源之下電源端子VSS 。所有子區塊皆可耦接在相同上電源與下電源之間，如第1B圖中所示。或者，不同子區塊可經耦接至不同電源(例如，電路105a之子區塊可經耦接至具有1.6 V之電壓的第一電源，而電路105b之子區塊可經耦接至具有1.2 V之電壓的第二電源)。
當在備用模式下操作時，區塊105a之兩個或兩個以上子區塊107係在上電源與下電源之間串聯地耦接，如第1C圖中所示。特定言之，在第1C圖之實例中，將三個子區塊107圖示為在上電源與下電源之間串聯地耦接。第一子 區塊具有耦接至下電源之下電源端子VSS ，及耦接至串聯中的下一子區塊之下電源端子(亦即，在圖示三個子區塊之所圖示實例中的中間子區塊的下電源端子)的上電源端子VDD 。串聯中的最後一個子區塊具有耦接至串聯中的前一子區塊之上電源端子VDD (亦即，在所圖示實例中之中間子區塊的上電源端子VDD )的下電源端子VSS ，及耦接至上電源之上電源端子VDD 。
在備用模式期間藉由所有各種子區塊107使用之上電源及下電源可為相同電源，或不同電源(例如，電路105a之子區塊可在第一電源之間串聯地耦接，而電路之另一部分之子區塊可在不同第二電源之間串聯地耦接)。同時，在備用模式期間使用之電源可為在有效模式期間使用之相同電源；或者，可使用不同備用模式電源及有效模式電源。在一個實例中，1.6 V之有效模式電源(例如，藉由低漏失調壓器調節)可用以在有效模式期間給電路供電，而3.2 V之備用模式電源(例如，電池)可用以在備用模式期間給電路供電。在其他實例下，備用模式電源提供高於積體電路之一般工作電壓(及/或高於晶片之一般工作電壓或核心電壓)之電壓；然而，即使在該實例中，供應至串聯耦接中之任何單個子區塊之電壓仍然不高於在備用模式期間之積體電路的一般工作電壓。
在一個實例中，積體電路100包含記憶體。第1A圖之積體電路100之各種特徵係結合關於第2A圖至第2D圖之記憶體實例而描述。圖示於第2A圖中之諸如SRAM單元之 記憶體200包括位元格203之多個列及行。為了節省功率，可將整個記憶體分成複數個子區塊207或部分。每一子區塊207具有單獨的上電源端子(例如，VDD )及單獨的下電源端子(例如，VSS )以供應功率至子區塊之內的位元格，如第2B圖中所示。該等子區塊207大小相等且每一子區塊207包括跨越多個列及/或行之大量位元格203。在第一實例中，取決於記憶體是在有效模式(例如，工作模式)下還是備用模式(亦稱為有效狀態及備用狀態)下操作，記憶體200操作以不同方式重新設置子區塊207。在有效模式期間，子區塊207係在上電源端子與下電源端子之間並聯地連接，如第2B圖中所示，以使得子區塊的VDD 端子經彼此連接至電路之上電源(例如，用以供應功率至積體電路晶片之數位核心之上1.2 V調節電壓供應)且子區塊的VSS 端子經連接至電路之下電源(例如，接地)。然而，在備用模式期間，子區塊經重新串聯連接在電路之上電源與下電源之間，如第2C圖中所示。因而，在備用模式中，第一子區塊的VDD 端子經直接地連接至電路之上電源，第二子區塊的VDD 端子經連接至第一子區塊的VSS 端子，第三子區塊的VDD 端子經連接至第二子區塊的端子，且在該串聯重新連接中之最終子區塊使該最終子區塊之VDD 端子連接至前一子區塊的VSS 端子且使該最終子區塊之VSS 端子連接至電路的下電源，如第2C圖中所示。
大體而言，在備用模式期間，子區塊在上電源與下電源之間串聯地連接，該上電源與下電源用以在有效模式期間給電路供電。然而，在一些實例中，子區塊經串聯地連 接至除了在有效模式期間使用之電源以外的電源，該電源諸如藉由調壓器設定之調節電壓與接地或下電源之間的電源。
在備用模式期間，當子區塊串聯地連接時，流入子區塊中之電流流經子區塊且流入在串聯互連中之該子區塊之下的子區塊中。以此方式，來自供應之能量用以維持串聯互連中的下子區塊以及上子區塊中的狀態。相反，在每一子區塊經連接在上電源與下電源之間的習知電路中，來自供應之能量在通過單個子區塊之後作為熱量散開。
在備用模式中於上電源與下電源之間串聯連接的子區塊之數目為一種設計選擇，且該數目可結合諸多因素來決定，該等因素諸如藉由確保子區塊之內的狀態保持之每一子區塊所需的最小電壓，以及裝置之工作電壓範圍。例如，若記憶體(或在記憶體之內的記憶體子區塊)需要200 mV來可靠地維持狀態，且記憶體之工作範圍為2.1 V至3.75 V，則高達10個子區塊可與直接地連接至上電源之頂部子區塊串聯堆疊。當供應處在最小允許之電壓(2.1 V)時，每一子區塊橫跨該子區塊具有210 mV之電壓，且與習知記憶體相比，功率消耗減少10倍。若供應上升至3.75 V，則10個子區塊中之每一子區塊具有橫跨該子區塊之375 mV之電壓，該電壓使得子區塊能夠可靠地操作。然而，因為每一子區塊以375 mV之電壓，而非橫跨該子區塊之端子之用於備用的最小200 mV之電壓來操作，所以浪費了功率。特定言之，浪費了功率的原因是通過子區塊之漏洩與210 mV之電壓相比在375 mV之電壓下增加，且因為更多子區塊可添加在上電源與下電源之間 的串聯連接(例如，18個子區塊可串聯地連接，每一子區塊具有橫跨該子區塊之端子的208 mV之電壓)中以進一步降低在備用模式中通過子區塊之電流。
在第2C圖中所示之第一實例220中，八個子區塊在上電源VUP_SUP 與下電源VLW_SUP 之間串聯地連接，而電路之一部分(在圖中識別為「周邊電路」，且包括該電路作為放大器及解碼器)在備用模式期間於該部分之連接至上電源VUP_SUP 之端子與下電源VLW_SUP 之間接收全電源電壓。或者，在一些實施例中，電路之一部分(例如，周邊電路，或不包括狀態保持元件之電路)在備用模式期間使該部分之端子均連接至下電源VLW_SUP ，以將在備用模式期間之電路斷電；一個端子自電源端子斷開而另一端子經連接至電源端子；兩個端子均自該兩個端子之各別電源端子斷開；或任何其他適當的設置以部分地或完全地將功率與電路之該部分斷開。在其他實施例中，周邊電路可在備用模式期間經耦接至不同於上電源VUP_SUP 之電源，例如在於備用模式期間在上電源VUP_SUP 與下電源VLW_SUP 之間的電壓超出周邊電路之最大供應電壓之情況下。
在圖示於第2C圖中之第二實例225中，子區塊在備用模式期間以四個子區塊組(或任何其他適當數目之子區塊)連接。每一組中之子區塊在上電源VUP_SUP 供應與下電源VLW_SUP 之間串聯地連接，而每一組子區塊在上電源與下電源之間與其他組並聯地連接。
在一些實施例中，電源監視電路231在備用期間 動態地監視供應電壓(VUP_SUP 及VLW_SUP )，且電源監視電路231調整子區塊之設置以維持最佳設置。例如，第2D圖說明性地圖示包括兩個或兩個以上記憶體單元或子區塊之記憶體陣列。電源選擇電路233經連接至上電源及下電源，且電源選擇電路233有選擇地將位元格在該等電源之間並聯地或串聯地連接。電源選擇電路233基於訊號調整位元格之連接性，該訊號接收自裝置模式監視器232且指示記憶體電路及/或該記憶體電路所在之積體電路的操作模式(備用模式或有效模式)。另外，電源選擇電路233基於訊號調整位元格之連接性，該訊號接收自電源監視電路231且指示上電源與下電源之間的電壓差。
在實例中，電源選擇電路233決定何時決定記憶體電路在備用模式下操作(或經切換以在以備用模式下操作)，以及決定在上電源與下電源之間的電壓差。然後，電源選擇電路決定用於在上電源與下電源之間連接記憶體子區塊以降低漏洩電流之最佳設置。在該實例中，電源選擇電路233可決定可在上電源與下電源之間串聯地耦接之記憶體子區塊的最大數目，同時確保每一子區塊接收該子區塊之最小備用電壓。然後，電源選擇電路233根據所決定調整位元格及/或子區塊之連接性。電源監視器231及選擇電路233可在記憶體在備用模式下操作時連續地操作，以回應於電壓供應振幅中之變化來動態地調整位元格及/或子區塊之連接性。
在一些實施例中，供應監視器231包括類似於美國專利申請案第13/666,916號(申請於2012年11月1日) 中描述之基於閘極漏洩之監控器以監視供應且回應於電源電壓中之變化調整子區塊之設置。在一個實例中，將SRAM分成十六個子區塊，且當供應大於3.2 V之電壓時，SRAM經設置具有串聯的十六個子區塊(以使得每一子區塊在備用期間具有最小200 mV之電壓)。若供應下降至3.2 V之閾值之下，則將SRAM重新設置以使得使用串聯堆疊之八對並聯連接子區塊。
在一些實施例中，電源選擇電路提供對子區塊之間的連接性之更細微控制，以使得可並聯地置放子區塊之群組且可串聯地置放子區塊之該等並聯群組，從而賦能供應電壓之改良的裝置效能及最佳追蹤。在一些實施例中，在串聯地置放之前，將子區塊以不等大小重新設置。
雖然第2D圖圖示使用單個電源選擇電路233、裝置模式監視器232，及供應監視器231來動態地監視電源且調整位元格或子區塊之連接性之說明性記憶體陣列，但是可以使用多個供應監視器(例如，在積體電路具有用於備用模式中之多個不同電源之情況下)，可以使用多個裝置模式監視器(例如，在電路之不同部分可獨立地置於備用或有效模式中之積體電路中，且在其中對電路之每一部分使用單獨裝置監視器之積體電路中)，及/或可以使用多個電源選擇電路。
除調整子區塊之上電源端子與下電源端子之連接性之外，電源選擇電路還可經設置以調整在每一子區塊之內的NMOS裝置及PMOS裝置之主體端子或井端子之連接性。NMOS裝置可經製造於積體電路基板之內的一或更多個p 井內，且連接至子區塊之內的一或更多個p井之主體端子可經耦接在一起且經耦接至n主體端子VNBODY 。p井可藉由在深n井之內以細線CMOS技術形成p井來與周圍的p基板電氣隔離，該等細線CMOS技術在該等技術之製程選擇中提供了深n井。類似地，PMOS裝置可經製造於積體電路基板之內的n井內，且連接至子區塊之內的n井之主體端子可經耦接在一起且經耦接至p主體端子VPBODY 。
在有效模式期間，子區塊之VNBODY 端子大體經耦接至基板電壓(例如，接地，或子區塊之下電源端子)，而VPBODY 端子經耦接至上電源電壓(例如，子區塊之VUP_SUP ，或上電源端子)。當電源選擇電路調整子區塊之上電源端子與下電源端子之連接性時，電源選擇電路可另外地調整每一子區塊之VNBODY 及VPBODY 之連接性。
在一個實施例中，在子區塊之內的NMOS主體端子及PMOS主體端子在備用模式期間經連結至子區塊的VSS 端子及VDD 端子，如第3A圖中的說明性圖示。此實施例具有每一子區塊相對於源極具有相同後端閘極電壓之優點。因此，若子區塊具有相同大小，則橫跨每一子區塊之電壓降將大約相等。
在另一實施例中，在備用模式期間，在子區塊之內的NMOS主體電壓經連結至所有子區塊共用之電勢(例如，晶片接地)，且在子區塊之內的PMOS主體電壓經連結至所有子區塊共用之電勢(例如，晶片VUP_SUP )，如第3B圖中的說明性圖示。此實施例具有以下優點：即將NMOS主 體與基板隔離不需要諸如藉由深n井隔離之p井之隔離結構。
在另一實施例中，在備用模式期間，在子區塊之內的NMOS主體電壓經連結至所有子區塊共用之電勢(例如，晶片接地)，且在子區塊之內的PMOS主體電壓經連結至子區塊之VDD 端子，如第3C圖中的說明性圖示。此實施例具有以下優點：即將NMOS主體與基板隔離不需要隔離結構。
在一個實施例中，在備用模式期間，在子區塊之內的NMOS主體電壓經連結至子區塊之串聯連接串中下部的分接，從而提供比子區塊中之NMOS源極低的電勢且降低經由主體效應之漏洩。在第3D圖中所示之第一實例中，一個子區塊的VNBODY 端子經耦接至子區塊之串聯連接串之中之下一/較低子區塊的VSS 端子，及/或一個子區塊的VNBODY 端子經耦接至串聯連接串中之第二較低子區塊之VDD 端子。在第3E圖中所示之第二實例中，使用具有耦接至一個子區塊的VSS 端子之閘極端子及汲極端子之二極體連接的電晶體來在電晶體的源極端子處產生電勢，該電勢低於在VSS 端子處之電壓且用以將子區塊之VNBODY 端子偏壓。在第3D圖及第3E圖之實例中，串聯連接串中之最底層子區塊具有接地之NMOS主體端子，產生為零的VBS 電壓。
在相同或其他實施例中，在備用模式期間，在子區塊之內的PMOS主體電壓經連結至子區塊之串聯連接串中較高處的分接，從而提供比子區塊中之PMOS源極高的電勢且降低經由主體效應之漏洩。在第3F圖中所示之第一實例中，一個子區塊的VPBODY 端子經耦接至子區塊之串聯連接串 中之前一/較高子區塊的VDD 端子，及/或一個子區塊的VPBODY 端子經耦接至串聯連接串中之第二較高子區塊之VSS 端子。在第3E圖中所示之第二實例中，使用具有耦接至一個子區塊的VDD 端子之源極端子之二極體連接的電晶體來在電晶體的閘極端子及汲極端子處產生電勢，該電勢高於在VDD 端子處之電壓且用以將子區塊之VPBODY 端子偏壓。在第3F圖及第3E圖之實例中，頂部子區塊的p主體端子經連接至VUP_SUP ，產生為零的VBS 電壓(亦即，零主體源極電壓)。
如上文所詳述，記憶體之子區塊可經串聯耦接在上電源與下電源之間以降低子區塊中之電晶體的漏洩電流。特定言之，漏洩電流係藉由降低供應至每一子區塊之電壓之振幅而部分地降低，從而降低橫跨子區塊中之多數電晶體施加之電壓振幅。然而，耦接至以不同電壓供應位準操作之其他子區塊或其他電路之子區塊之內的電晶體(諸如位元線電晶體或字線電晶體)可仍然以全振幅電壓偏壓，即使當子區塊係以降低之供應電壓振幅操作時亦如此。因此，該等電晶體可經受漏洩電流。
因此，在一些實施例中，使用隔離電路將子區塊之內的電路與子區塊之輸入端子及/或輸出端子隔離。當積體電路在備用模式下操作時可啟動隔離電路以將子區塊的電路與在輸入端子及/或輸出端子處之訊號隔離。
在一實例中，在備用模式期間，隔離電路將一個記憶體子區塊之位元線與其他子區塊之位元線隔離，及/或將一個記憶體子區塊之位元線與在子區塊之輸入節點/輸出節點 處接收/傳輸之其他訊號隔離。隔離電路可包括一或更多個切換電晶體401，如第4圖中所示。切換電晶體401與經選擇以確保主體不被正向偏壓之主體電壓連接(具有連結至晶片VSS (基板電壓)之主體之NMOS)。在有效模式期間，開關係藉由施加電壓VActiveMode 至閘極而關閉。大體上，雖然形成子區塊電路405之部分之大部分電晶體係由使用細線CMOS技術形成的薄/窄接面電晶體形成，但是連接至位元線之切換電晶體401可由具有較厚氧化物及/或較寬接面之電晶體形成以便降低流經電晶體之漏洩電流。在一些實施例中，使用I/O電晶體以提供位元線之隔離，以便當串聯堆疊自超過核心電壓之供應電壓操作時裝置不受過壓(overstress)。I/O電晶體為具有比細線CMOS技術之最小尺寸更厚之氧化物及/或更寬接面的電晶體，且該電晶體大體用於自晶片外電路接收輸入電壓或向晶片外電路提供輸出電壓之電路。
在一些實施例中，隔離電路包括將輸入或輸出電壓訊號位準移位至子區塊之電路。例如，隔離電路可將驅動子區塊之字線之閘極電壓位準移位至子區塊之電壓，以便避免裝置受過壓且以將由通過閘極氧化物之直接穿遂所引起之字線電晶體的閘極漏洩最小化。此舉可經由具有藉由在VLW_SUP 供應電壓至VUP_SUP 供應電壓之間變化的控制訊號驅動之輸入之反相器或緩衝器403完成，且反相器或緩衝器403將子區塊的本端VSS 線及VDD 線斷電，如第4圖中所示。反相器或緩衝器403可包含高壓(I/O)電晶體。
在一些實施例中，每一子區塊可具有不同數目之 SRAM列或數位邏輯以較好地使每一子區塊上之狀態保持電壓相等。在一些實施例中，使用子區塊之不等大小來補償由在具有不同主體偏壓之不同子區塊中之NMOS裝置及PMOS裝置所引起的主體效應(例如，在不使用深n井來提供具有不同VNBODY 電勢之不同部分的實施例中)。
在一些實施例中，使用電阻分壓器電路511(例如，電阻器串，或阻抗元件之其他串聯連接)來使有效狀態與備用狀態之間的轉變容易，如第5圖中所示。電阻分壓器電路串511大體具有數個分接，該數個分接之數目等於或大於待在備用模式下串聯耦接之子區塊之數目。電阻分壓器電路大體用於其中一個子區塊的VSS 端子經連接至串聯耦接中之下子區塊的VDD 端子的實例中(例如，如關於第1C圖及第2C圖圖示且描述)。在轉換至備用之前，啟用電阻分壓器電路511，從而橫跨電路中之每一電阻器提供相等電壓降(在所有電阻器具有相同電阻之實例中)。轉變至備用係藉由將子區塊自並聯連接(例如，如第1B圖中所示)切換至串聯連接(例如，如第1C圖中所示)且將其中子區塊相遇之節點連接至適當電阻分壓器電路節點(如第5圖中所示)來完成。在分配用於安定之短期時間之後，將電阻分壓器電路511與子區塊之間的節點斷開且將電阻分壓器電路511禁用或斷電。在一些實施例中，使用開關、電晶體，或傳輸閘極來調整子區塊之連接性以便順序地供應功率至電阻分壓器電路，將子區塊串聯地連接且連接至電阻分壓器串，且一旦橫跨子區塊兩端之電壓已安定，則將子區塊與電阻分壓器串斷開且最終 將功率自電阻分壓器串移除。
第6圖說明性地圖示包含於記憶體或記憶體子區塊之一個位元格之內的電路600，該電路諸如包含於記憶體200之子區塊207之位元格203之內的電路。電路600可包括一對PMOS電晶體P1 及P2 以及一對NMOS電晶體N1 及N2 ，該兩對電晶體耦接以形成狀態保持元件。電晶體P1 及電晶體P2 之源極端子經耦接至位元格及/或子區塊之上電源端子，而電晶體N1 及電晶體N2 之源極端子經耦接至位元格及/或子區塊之下電源端子。另外，當啟動各別字線(分別耦接至電晶體Nw1 及電晶體NW2 之閘極端子)時，字線電晶體NW1 及字線電晶體NW2 有選擇地將耦接至節點Data及之位元線耦接至狀態保持元件。PMOS電晶體P1 及PMOS電晶體P2 中之每一者具有耦接至位元格及/或子區塊之p主體端子之主體端子，而NMOS電晶體N1 、N2 、NW 及NB 中之每一者具有耦接至位元格及/或子區塊之n主體端子之主體端子。
第1圖之積體電路100可至少在以標準單元庫佈置之數位邏輯之積體電路的一部分中形成。可將數位邏輯之佈置分成類似於如上所述之SRAM子區塊之區塊或部分。在備用模式期間，數位子區塊經串聯地設置(如第1C圖中所示)；在有效模式期間，數位子區塊經並聯地佈置(如第1B圖中所示)。除在相同子區塊之內的標準單元之間的連接之外，在SRAM與數位邏輯堆疊之間的差異在於數位邏輯可具有在來自一個子區塊之標準單元與在另一子區塊中之標準單元之間的許多連接。為了確保電晶體之可靠性且將閘極漏洩 最小化，可使用諸如結合第4圖所述之隔離電路來將自一個子區塊中之輸出跨越至另一子區塊中之輸入的訊號隔離。
在一些實施例中，積體電路100具有兩組供應軌，如第7圖中所示。第一組供應軌(VDD1 及VSS1 )經連接至組合邏輯及部分正反器及鎖存器且提供功率至該組合邏輯及部分正反器及鎖存器，在有效模式期間之操作需要該部分正反器及鎖存器，而在備用模式期間之操作則不需要該部分正反器及鎖存器。第二組供應軌(VDD2 及VSS2 )經連接至狀態保持元件且提供功率至該狀態保持元件。
參看第7圖，在有效模式期間，VSS1 及VSS2 供應經連接至晶片接地或晶片VLW_SUP ，而VDD1 及VDD2 供應經連接至VUP_SUP 或晶片之調節核心電壓。在休眠模式期間，VDD2 供應及VSS2 供應經如上所述串聯地堆疊(例如，如第1C圖中所示)以向狀態保持電路提供降低之電源振幅。同時，將子區塊之內的VDD1 軌道及VSS1 軌道彼此短路且連結至子區塊的VDD2 或VSS2 電壓中之任一者，以將子區塊中之組合邏輯電路斷電。因此，將無電流流經VDD1 至VSS1 ，因為橫跨該等軌道之電勢為零。另外，在子區塊之內的所有組合輸出之電壓在驅動狀態保持元件或藉由狀態保持元件驅動時處於一位準(子區塊的VDD2 或VSS2 電壓)，該位準將提供非常低的閘極漏洩且仍將保持在可靠性準則之內。
然而，當組合輸出或狀態保持輸出交叉子區塊至另一子區塊中之輸入時，可在輸入處產生相當大的電壓。電壓可為正電壓或負電壓且電壓可引起增加之閘極漏洩且，若 將串聯堆疊之邏輯堆疊至高於積體電路之最大允許核心電壓之電壓，則該電壓可引起可靠性問題。在一些實施例中，子區塊交叉係藉由識別交叉網且將隔離單元或隔離電路置放於網之輸入側上來處理，該隔離電路諸如如上關於第4圖所述之隔離電路。隔離電路可包括由I/O裝置形成之反相器。隔離電路可自VDD1 供應/VSS1 供應或VDD2 供應/VSS2 供應斷電。在其他實施例中，不特定地識別交叉網，確切而言，所有標準單元具有用於輸入之I/O裝置，因此所有輸入能忍受堆疊。在一些實施例中，存在兩種風格之標準單元：一種標準單元具有核心輸入裝置且一種標準單元具有I/O輸入裝置。當發生交叉時，則識別標準單元且將標準單元以l/O裝置輸入風格之版本替換。
參看第7圖，在一些實施例中，積體電路使用類似於位元格之結構維持正反器及鎖存器之狀態。數位邏輯之組合部分(以及在備用模式下不需要之正反器與鎖存器的一部分)經耦接至VDD1 供應及VSS1 供應，該等供應在休眠期間保持不供電以便降低或消除與該等電晶體相關聯之漏洩電流。然而，因為來自一個子區塊中之數位閘極的輸出可進入另一子區塊之數位閘極輸入，所以可能在狀態保持電路之輸入及/或輸出處需要隔離電路。在一些實例中，將數位子區塊串上之總電壓降限制於最大允許核心邏輯電壓，以免在於子區塊之間不使用隔離電路之情況下裝置受過壓。
在另一實例中，如第7圖中所示，將標準單元之狀態保持部分係藉由開關S2 與輸出隔離，該開關S2 能夠可靠 地延遲供應電壓，且該開關諸如由一或更多個I/O電晶體形成之開關。至狀態保持部分之輸入亦同樣地藉由可包括I/O電晶體之開關S1 與經斷電邏輯隔離。標準單元之輸出係藉由開關S3 拉至接地或晶片較低供應電壓VLW_SUP 。因為標準單元之輸出進入其他子區塊的組合邏輯(該其他子區塊的組合邏輯具有在備用模式期間拉至接地之該其他子區塊的組合邏輯之各個VDD1 端子及VSS1 端子)，所以避免了可靠性問題且可將晶片的全供應振幅值應用於數位子區塊之串。
直流(Direct current；DC)至直流轉換器(DCDC轉換器)可用以基於接收自另一電壓位準之直流電壓源之功率來提供具有一電壓位準之直流電壓。DCDC轉換器可用以在備用模式下操作之電路中提供降低之電壓供應位準。然而，DCDC轉換器具有大體實質上小於100%之效率。效率丟失是歸因於驅動開關且監視供應及/或輸出所需之功率，以及與較高電壓與較低電壓之間的物理轉換相關聯之丟失，無論該轉換器是基於感應之DCDC轉換器還是基於電容之DCDC轉換器皆如此。另一方面，如上所述且如第1圖至第7圖中所示之設置數位電路提供來自供應之功率接近100%的高效利用。
然而，在一些實施例中，使用晶片上DCDC轉換器降低在備用模式期間消耗之供應電流，來代替或結合在第一設置與第二設置之間切換數位電路之SRAM列或子區塊之設置。在此實施例中，切換後的電容降壓型轉換器藉由以下操作：自供應直接地充電複數個電容器且然後獲得此電荷且 藉由使用開關重新配置電容器設置來將該電荷以較低電壓呈現給數位電路。因為與有效模式電流相比數位漏洩電流大體較小，所以DCDC轉換器可相比較而較小地製造。在有效模式期間，將DCDC轉換器禁用且將功率自積體電路的電源電路直接地供應至電路(例如，SRAM電路)。在至備用模式之轉變期間，啟用DCDC轉換器且DCDC轉換器提供維持電路中之狀態所需之電流(例如，SRAM電路)。藉由將DCDC轉換器在與數位電路相同之晶片上整合，在數位電路之狀態(有效/備用)與DCDC轉換器之間賦能緊耦合。有效電流與備用電流之間的差異可能相當大。在晶片上整合備用模式DCDC轉換器允許DCDC轉換器之改良之效率，因為轉換器不需要在大的動態範圍上高效地操作(亦即，DCDC轉換器僅需要在小範圍之供應電流振幅上高效地操作)。
現代半導體裝置係通常在具有兩個或兩個以上植入井形成於輕摻雜基板中之製程中製造。對於常見65 nm之積體電路(integrated circuit；IC)製程，在p基板上形成雙井；NMOS裝置係製造於p井中且PMOS裝置係製造於n井中。因為n井係與p基板接面隔離，所以可在無任何問題之情況下獨立地設定子區塊之VDD 。然而，p井係通常在p基板中形成；因此，NMOS裝置與製造於p基板中之所有其他裝置具有共用背閘極電壓。然而，在p井之下添加深N井(deep N-well；DNW)植入可用以將NMOS背閘極與p基板隔離。在習知結構中，一或更多個NMOS裝置係製造於p井中，該p井藉由N井植入與基板橫向地隔離且藉由所謂的深N井與基 板垂直地隔離。此結構允許NMOS主體端子得以連接至不同於p基板電壓之電壓。應注意，深N井大體上係藉由使用能量>1MeV(亦即，大於1MeV之能量)在表面之下相當大距離處離子植入摻雜劑物種而形成。深N井之植入通常係以一角度進行。因此，深N井可自所要隔離區橫向地擴展一相當大的距離，導致在製程的幾何設計規則中自DNW邊緣至並非隔離結構之一部分的任何n井之大的側向間隔要求。該大的間隔(通常若干微米)使用對於習知結構不實際之深n井使數位電路中之NMOS裝置隔離。
第8圖圖示具有與半導體基板隔離之NMOS裝置及PMOS裝置的說明性CMOS積體電路結構。NMOS裝置及PMOS裝置為高VT (HVT)裝置，該等高VT裝置具有在1.2 V之製程中形成的升高臨限電壓。每一PMOS裝置係形成於n井中，且每一NMOS裝置係形成於p井中，其中子區塊之n井及p井兩者係形成在子區塊之內埋深N井上。內埋深n井充當隔離結構且內埋深n井可用以將n井及p井與基板及基板電壓電氣隔離。內埋深n井可經電氣連接至n井。大體而言，為積體電路電路系統之每一子區塊提供單獨的深n井，且該深n井可延伸到子區塊之內的所有電晶體之下，該子區塊具有待與基板電壓電氣隔離之主體端子。
參看第8圖，若深n井係在SRAM或數位電路之整個子區塊之下形成，則：1)將使NMOS裝置與基板隔離且可將主體及源極連結至不同於接地之電壓；並且2)PMOS裝置可形成於n井中，PMOS主體電壓經電氣連接至深n井。應 注意，圖示於第8圖中之此結構在不增加子區塊之面積的情況下為NMOS及PMOS兩者提供獨立的主體端子。因為不同子區塊可具有不同PMOS主體電勢，所以在子區塊之間的區域可包括具有在製程幾何設計規則下規定之距離之間隔區域。應注意，因為子區塊之數目大體較小，所以自在深n井結構之間的間隔之晶片面積之增加較小。
參看第8圖，當n井經連結至PMOS主體時，n井大體以大於或等於基板電壓之電壓偏壓。因為NMOS主體處於比PMOS主體較低之電勢，所以將經隔離之p井相對於n井及深n井反向偏壓。因此，將接面反向偏壓且將接面與基板接面隔離。亦應注意，n井至基板之接面及深n井至基板之接面為將出現大電壓之僅有接面。例如，第3A圖之頂部子區塊將具有橫跨n井至p基板之接面的VUP_SUP 至VLW_SUP 之全值。因為該等井大體為輕摻雜且尺寸與關聯於電晶體之小尺寸相比更大，所以子區塊在不考慮裝置擊穿或可靠性之情況下相對於基板可具有相當大的絕對電壓。
在一些實施例中，使用絕緣體上矽(silicon on insulator；SOI)層(SIMOX或經接合晶圓中之任一者)在NMOS p井之間提供隔離。
除非另有說明，否則在本說明書中闡述、包括在隨後申請專利範圍中之所有量測、值、額定值、位置、量值、大小及其他規格僅為近似而並非精確。該等所有量測、值、額定值、位置、量值、大小及其他規格意欲具有該等規格相關之功能一致且與在該等規格所屬之技術領域中之慣例一致 的合理範圍。
保護範圍係僅藉由現隨後之申請專利範圍而限制。當鑒於本說明書及隨後的實行歷史解釋時，本範圍意欲且應儘可能廣泛地解釋為與在本申請專利範圍中使用之語言之一般意義一致，且解釋為涵蓋所有結構及功能等效物。然而，無申請專利範圍意欲包含未能滿足專利法之部分101、部分102，或部分103之要求的標的，亦不應將該標的以此方式解釋。在本文中不主張該標的之任何非意欲涵蓋。
除非正如上文中所述，已敍述或說明之任何內容皆不意欲或應解釋為致使任何元件、步驟、特徵、物件、益處、優點，或上述各者之等效物奉獻給公眾，無論該任何元件、步驟、特徵、物件、利益、優點，或上述各者之等效物是否在申請專利範圍中敍述皆如此。
應將理解，本文使用之術語及表達具有相對於該等術語及表達之相應各個領域之調查及研究的如給予該等術語及表達之一般意義，除非在本文中已另外闡述了特定意義。可僅使用諸如第一及第二等類似術語之關係術語來將一個實體或動作與另一實體或動作進行區別，而並非必要地要求或暗示在該等實體或動作之間的任何實際之該關係或次序。術語「包含(comprises)」、「包含(comprising)」，或該術語之任何其他變體意欲涵蓋非排斥性包含，以使得包含一列元件之製程、方法、製品，或設備不僅僅包括彼等元件，但亦可包括未明確列出或對該製程、方法、製品，或設備固有之其他元件。在無進一步約束之情況下，藉由「一(a)」或 「一(an)」描述之元件不排除在包含該元件之製程、方法、製品，或設備中之額外相同元件之存在。
提供本案之摘要以允許讀者快速確定本技術揭示案之本質。提交時應理解，將不使用該摘要來解釋或限制申請專利範圍之範疇或意義。另外，在上述【實施方式】中，可見為了簡化本案之目的，將各種特徵在各種實施例中群組化在一起。不將本揭示案之方法解釋為反映所主張之實施例需要比在每一請求項中明確敍述之特徵更多之特徵的意圖。更正確而言，如以下申請專利範圍所反映，本發明之標的在於小於單個揭示之實施例之所有特徵。因此以下申請專利範圍在此併入至【實施方式】中，其中每一請求項自身作為單獨主張之標的。
雖然上文已描述被視為最佳模式及/或其他實例之內容，但是應理解，可以在該最佳模式及/或其他實例之內容中進行各種修改且本文揭示之標的可以各種形式及實例實施，並且該等教示可應用於許多應用中，已在上文中描述了該等應用中之僅一些應用。意欲藉由以下申請專利範圍來主張屬於本教示之真正範圍之內的任何及所有應用、修改及變化。
100‧‧‧積體電路
103‧‧‧電源電路
105a‧‧‧電路區塊
105b‧‧‧電路區塊
107‧‧‧子區塊

Claims (27)

  1. 一種用於降低在包含電路之複數個子區塊之一積體電路中的漏洩電流之方法，該複數個子區塊的每一子區塊包括一上電源端子、一下電源端子、及一輸入或輸出訊號端子，該方法包含以下步驟：當該積體電路在一有效模式下操作時，耦接該複數個子區塊中之該等子區塊的該上電源端子與該下電源端子以在上有效模式電源與下有效模式電源之間並聯地耦接該等子區塊；當該積體電路在一備用模式下操作時，耦接該複數個子區塊中之兩個或兩個以上子區塊的該上電源端子與該下電源端子以在上備用模式電源與下備用模式電源之間串聯地耦接該兩個或兩個以上子區塊；以及當該積體電路在該備用模式下操作時，啟動在該兩個或兩個以上子區塊中之一個子區塊之內的隔離電路以將該一個子區塊之電路與該一個子區塊之該輸入或輸出訊號端子隔離。
  2. 如請求項1所述之方法，其中該並聯地耦接該等子區塊之步驟包含以下步驟：對於每一子區塊，將該子區塊之該上電源端子耦接至該上有效模式電源且將該子區塊之該下電源端子耦接至該下有效模式電源，及 其中該串聯地耦接該等子區塊的步驟包含以下步驟：對於該串聯耦接中之一第一子區塊，將該第一子區塊之該下電源端子耦接至該下備用模式電源且將該第一子區塊之該上電源端子耦接至該串聯中之一下一子區塊之該下電源端子，及對於該串聯耦接中之一最後一個子區塊，將該最後一個子區塊之該下電源端子耦接至該串聯中之一前一子區塊之該上電源端子且將該最後一個子區塊之該上電源端子耦接至該上備用模式電源。
  3. 如請求項1所述之方法，其中該兩個或兩個以上子區塊中之每一子區塊包含至少一個狀態保持元件，該方法進一步包含以下步驟：當該積體電路在該備用模式下操作時，將該複數個子區塊中不包含一狀態保持元件之一子區塊的該上電源端子及該下電源端子耦接至該下備用模式電源。
  4. 如請求項1所述之方法，其中該上有效模式電源及該下有效模式電源提供不同於該上備用模式電源及該下備用模式電源之電壓。
  5. 如請求項1所述之方法，進一步包含以下步驟：基於藉由該串聯耦接中之每一子區塊所需之一備用模式電源振幅及一最低供應振幅，在兩個或兩個以上子區塊之該 串聯耦接中選擇在該上備用模式電源與該下備用模式電源之間串聯耦接之子區塊的一數目。
  6. 如請求項5所述之方法，進一步包含以下步驟：監視該備用模式電源振幅以基於該備用模式電源振幅動態地調整在該上備用模式電源與該下備用模式電源之間串聯耦接的子區塊之該數目。
  7. 如請求項1所述之方法，進一步包含以下步驟：當該積體電路在該備用模式下操作時，對於串聯耦接之該兩個或兩個以上子區塊之至少一個子區塊，將該一個子區塊之一主體端子耦接至一電壓，該電壓不同於在該一個子區塊之一電晶體之一源極端子處的一電壓，該子區塊具有連接至該一個子區塊之該主體端子之一主體端子，其中每一子區塊之該主體端子經耦接至該子區塊中之至少一個電晶體之一主體端子。
  8. 如請求項7所述之方法，其中對於該兩個或兩個以上子區塊中之每一子區塊，當該積體電路在該備用模式下操作時，該子區塊之該主體端子經耦接至該子區塊之該上電源端子或該下電源端子中之一者。
  9. 如請求項8所述之方法，進一步包含以下步驟： 對於該兩個或兩個以上子區塊中之每一子區塊，當該積體電路在該備用模式下操作時，將該子區塊之一第二主體端子耦接至該子區塊之該上電源端子或該下電源端子中之另一者，其中每一子區塊之該第二主體端子經耦接至該子區塊中之至少一個電晶體之一主體端子。
  10. 如請求項7所述之方法，其中對於該兩個或兩個以上子區塊中之每一子區塊，該子區塊之該主體端子經耦接至具有一電壓之一節點，該電壓高於該子區塊之該上電源端子之一電壓或低於該子區塊之該下電源端子之一電壓。
  11. 如請求項1所述之方法，其中每一子區塊具有形成於該積體電路之一基板中之一相關聯深n井區域，且每一子區塊之該電路經形成在與該子區塊相關聯之該深n井區域之上。
  12. 如請求項1所述之方法，其中在每一子區塊之下使用一深n井植入、一深p井植入，或一二氧化矽層中之一或更多者將該子區塊與該複數個子區塊之其他子區塊隔離。
  13. 如請求項1所述之方法，進一步包含以下步驟：在決定該積體電路待切換至該備用模式之後，啟動耦接在該上備用模式電源與該下備用模式電源之間的一電阻分壓器電路， 其中該電阻分壓器電路包含複數個節點，該複數個節點在該下備用模式電源與該上備用模式電源之間提供增加數值之偏壓，及其中耦接該兩個或兩個以上子區塊之步驟包含以下步驟：將在串聯耦接該兩個或兩個以上子區塊時之子區塊對共用之節點耦接至提供增加數值之偏壓之該電阻分壓器電路的該複數個節點中之節點。
  14. 如請求項13所述之方法，進一步包含以下步驟：在該等節點已達到一平衡狀態之後，將該等耦接節點與該電阻分壓器電路斷開。
  15. 一種積體電路，包含：電路之複數個子區塊，每一子區塊包含該積體電路之一部分且每一子區塊包括一上電源端子、一下電源端子、及一輸入或輸出訊號端子；以及電源選擇電路，對於該複數個子區塊中之每一子區塊，該電源選擇電路操作以有選擇地將該子區塊之該上電源端子及該下電源端子耦接至該積體電路之電源，其中該電源選擇電路操作以：當該積體電路在一有效模式下操作時，耦接該複數個子區塊中之該等子區塊的該上電源端子與該下電源端子以在上有效模式電源與下有效模式電源之間並聯地耦接該等子區塊； 當該積體電路在一備用模式下操作時，耦接該複數個子區塊中之兩個或兩個以上子區塊的該上電源端子與該下電源端子以在上備用模式電源與下備用模式電源之間串聯地耦接該兩個或兩個以上子區塊；以及當該積體電路在該備用模式下操作時，啟動在該兩個或兩個以上子區塊中之一個子區塊之內的隔離電路以將該一個子區塊之電路與該一個子區塊之該輸入或輸出訊號端子隔離。
  16. 如請求項15所述之積體電路，其中該電源選擇電路操作以：對於每一子區塊，藉由將該子區塊之該上電源端子耦接至該上有效模式電源且將該子區塊之該下電源端子耦接至該下有效模式電源來將該等子區塊並聯地耦接，及對於該串聯耦接中之一第一子區塊，藉由將該第一子區塊之該下電源端子耦接至該下備用模式電源且將該第一子區塊之該上電源端子耦接至該串聯中之一下一子區塊之該下電源端子；且對於該串聯耦接中之一最後一個子區塊，藉由將該最後一個子區塊之該下電源端子耦接至該串聯中之一前一子區塊之該上電源端子且將該最後一個子區塊之該上電源端子耦接至該上備用模式電源來將該等子區塊串聯地耦接。
  17. 如請求項15所述之積體電路，其中： 該兩個或兩個以上子區塊中之每一子區塊包含至少一個狀態保持元件，及該電源選擇電路進一步操作以當該積體電路在該備用模式下操作時，將該複數個子區塊中不包含一狀態保持元件之一子區塊的該上電源端子及該下電源端子耦接至該下備用模式電源。
  18. 如請求項15所述之積體電路，其中在該上有效模式電源端子與該下有效模式電源端子之間的一電壓不同於在該上備用模式電源端子與該下備用模式電源端子之間的一電壓。
  19. 如請求項15所述之積體電路，其中該電源選擇電路進一步可操作以：基於藉由該串聯耦接中之每一子區塊所需之一備用模式電源振幅及一最低供應振幅，在兩個或兩個以上子區塊之該串聯耦接中選擇在該上備用模式電源與該下備用模式電源之間串聯耦接之子區塊之一數目。
  20. 如請求項19所述之積體電路，其中該電源選擇電路進一步操作以：監視該備用模式電源振幅以基於該備用模式電源振幅動態地調整在該上備用模式電源與該下備用模式電源之間串聯耦接的子區塊之該數目。
  21. 如請求項15所述之積體電路，其中該電源選擇電路進一步操作以：當該積體電路在該備用模式下操作時，對於串聯耦接之該兩個或兩個以上子區塊中之至少一個子區塊，將該一個子區塊之一主體端子耦接至一電壓，該電壓不同於在該一個子區塊之一電晶體之一源極端子處的一電壓，該一個子區塊具有連接至該一個子區塊之該主體端子之一主體端子，其中該主體端子經耦接至該子區塊中之至少一個電晶體之一主體端子。
  22. 如請求項21所述之積體電路，其中對於該兩個或兩個以上子區塊中之每一子區塊，當該積體電路在該備用模式下操作時，該子區塊之該主體端子經耦接至該子區塊之該上電源端子或下電源端子中之一者。
  23. 如請求項22所述之積體電路，其中該電源選擇電路進一步操作以：對於該兩個或兩個以上子區塊中之每一子區塊，當該積體電路在該備用模式下操作時，將該子區塊之一第二主體端子耦接至該子區塊之該上電源端子或該下電源端子中之另一者，其中每一子區塊之該第二主體端子經耦接至該子區塊中之至少一個電晶體之一主體端子。
  24. 如請求項21所述之積體電路，其中對於該兩個或兩個以上子區塊中之每一子區塊，該子區塊之該主體端子經耦接至具有一電壓之一節點，該電壓高於該子區塊之該上電源端子之一電壓或低於該子區塊之該下電源端子之一電壓。
  25. 如請求項15所述之積體電路，其中每一子區塊具有形成於該積體電路之一基板中之一相關聯隔離結構，且每一子區塊之該電路經形成在與該子區塊相關聯之該隔離結構之上。
  26. 如請求項25所述之積體電路，其中該隔離結構包括在一絕緣體上矽結構中之一深n井植入、一深p井植入，或一二氧化矽層中之一者。
  27. 如請求項15所述之積體電路，進一步包含：一電阻分壓器電路，該電阻分壓器電路包含複數個節點，該複數個節點用於在該下備用模式電源與該上備用模式電源之間提供增加數值之偏壓，其中該電源選擇電路進一步操作以：在決定該積體電路待切換至該備用模式之後，啟動耦接在該上備用模式電源與該下備用模式電源之間的該電阻分壓器電路，及其中耦接該兩個或兩個以上子區塊包含將在串聯耦接該兩個或兩個以上子區塊時之子區塊對共用之節點耦接至提供 增加數值之偏壓之該電阻分壓器電路的該複數個節點中之節點。
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