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TWI514143B - 傳送請求區塊的快取記憶體系統及方法 - Google Patents

傳送請求區塊的快取記憶體系統及方法 Download PDF

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TWI514143B
TWI514143B TW098139107A TW98139107A TWI514143B TW I514143 B TWI514143 B TW I514143B TW 098139107 A TW098139107 A TW 098139107A TW 98139107 A TW98139107 A TW 98139107A TW I514143 B TWI514143 B TW I514143B
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Description

傳送請求區塊的快取記憶體系統及方法
本發明係有關一種通用串列匯流排(USB)，特別是關於一種傳送請求區塊(TRB)之快取記憶體(cache)系統。
通用串列匯流排(Universal Serial Bus，以下簡稱為USB)普遍使用於電子裝置中，用以傳送資料於主機(host)與週邊裝置(device)之間。USB版本1.0的資料傳送速度為1.5百萬位元/秒(低速，low speed)及12百萬位元/秒(全速，full speed)，USB版本2.0的資料傳送速度為480百萬位元/秒(高速，high speed)。目前更推出USB版本3.0，其資料傳送速度為4.8十億位元/秒(超速，super speed)，細節可參考”Universal Serial Bus 3.0 Specificatio。
在USB系統中，主機和裝置之間的資料傳送係由主機控制器(host controller)來控制的，而主機控制器和主機之間的通信則規範於主機控制器介面(host controller interface，以下簡稱為HCI)，例如”eXtensible Host Controller Interface for Universal Serial Bus (xHCI)”。
在xHCI規範之USB系統中，資料的傳送係使用傳送請求區塊(transfer request block，以下簡稱為TRB)的資料結構。第一圖顯示依序傳送的TRB，其中，每一TRB包含4個雙字(double word,DW)，一般為16位元組(byte)。於進行資料的讀取時，主機每一次從系統記憶體讀取4個TRB，例如一開始自TRB1開始讀取4個TRB，亦即TRB1-TRB4。其中，TRB1-TRB2為實際傳送的資料，而TRB3-TRB4則是作為判斷使用。當TRB1-TRB2執行完成後，主機會再從系統記憶體中，自TRB3開始讀取4個TRB，亦即TRB3-TRB6。據此，前一次讀取的後2個TRB(例如TRB3-TRB4)會和後一次讀取的前2個TRB(亦即TRB3-TRB4)造成重複讀取的情形。
此外，當主機從系統記憶體讀取TRB後，如果裝置尚未準備好或因其他原因而暫時不能進行資料傳送時，主機必須等待(wait)。一旦裝置已準備好，則主機必須再次從系統記憶體讀取TRB，因此也造成TRB重複讀取。
鑑於上述傳統USB系統於進行資料讀取時會有重複讀取TRB的情形，造成時間的延遲、浪費及功率的消耗，因而降低系統整體效能。因此，亟需提出一種新穎機制，用以減少或避免重複讀取，而得以提高系統效能及減少功率消耗。
鑑於上述發明背景中，傳統USB系統之資料讀取效能無法提升，因此本發明實施例的目的之一即在於提出一種傳送請求區塊 (TRB)的快取記憶體(cache)系統，用以減少資料的重複讀取及功率消耗。
根據本發明實施例，傳送請求區塊(TRB)的快取記憶體系統包含快取記憶體(cache)、映射表(mapping table)及快取記憶體控制器。其中，快取記憶體儲存有複數個TRB，而映射表則儲存複數個TRB位於一系統記憶體中的相應位址。快取記憶體控制器根據映射表之內容，用以將TRB預取(pre-fetch)並載至快取記憶體。例如，如果TRB已存在於快取記憶體中，則直接從快取記憶體取出所需之TRB；如果TRB未存在於快取記憶體中，則自系統記憶體讀取所需之TRB，並將其載至快取記憶體。
11‧‧‧快取記憶體
13‧‧‧快取記憶體控制器
130‧‧‧轉換表
15‧‧‧映射表
51-56‧‧‧步驟
第一圖顯示依序傳送的傳送請求區塊(TRB)。
第二圖顯示本發明實施例之TRB快取記憶體(cache)系統。
第三圖顯示本實施例之映射表的架構。
第四圖顯示由二路TRB所形成的一個TRB環。
第五圖顯示本實施例中快取記憶體控制器進行預取(pre-fetch)的流程圖。
第六圖顯示第五圖的一個例子。
第七圖顯示本實施例中快取記憶體控制器進行無效(invalid)的流程圖。
以下實施例雖以USB版本3.0為例，然而本發明也可適用於3.0以上的版本。再者，本實施例所使用的主機控制器介面(HCI)為xHCI(eXtensible Host Controller Interface for Universal Serial Bus)，但不限定於此。在xHCI規範中，係以TRB(transfer request block)作為資料的傳送單元，然而，本說明書所述之TRB也可泛指其他HCI規範的傳送請求區塊或類似資料結構。
第二圖顯示本發明實施例之傳送請求區塊(TRB)快取記憶體(cache)系統，其可設於主機控制器(host controller)內或其他地方。TRB快取記憶體系統包含(TRB)快取記憶體11、(TRB)快取記憶體控制器13及(TRB)映射表(mapping table)15。在本實施例中，快取記憶體11的大小為1K字元，因此總共可以儲存64個TRB，其中每一個TRB大小為16字元(如第一圖所示)。快取記憶體11採用一行一行存放方式，共規劃有16行，每一行存放4個TRB，因而總共可以儲存64個TRB。
映射表15係用以儲存這些TRB位於系統記憶體(未圖示)中的相應位址。第三圖顯示本實施例之映射表15的架構，其總共可儲存16筆(entry)位址資料，分別對應至上述的16行。此外，每一位址還相應有4個有效位元(valid bit)，例如VB3-VB0或VA3-VA0，分別代表該行中4個TRB是否為有效。由於同一行的4個TRB的位元6及其以上位元係相同的，因此，如第三圖所示，每一筆位址資料僅需儲存位於系統記憶體之相應TRB之位址位元REQADDR[35：6]。在本實施例中，映射 表15採2路組相聯(2-way set association)架構，其分為二路(way)：A路和B路，而每一路又包含8組(set)。第四圖顯示由A路和B路所形成的一個TRB環(ring)，用以傳送資料至一USB裝置。其中，進入佇列指針(enqueue pointer)指向增加TRB的位置，而離開佇列指針(dequeue pointer)則是指向即將接受主機控制器處理的TRB。
鑑於映射表15所儲存之位址的位元數目很大，於運算處理或位址比較時將會花費很多時間，因此，在本實施例中，於快取記憶體控制器13中設有轉換表130，其使用一索引函數，例如HASH(雜湊、哈希)函數，將冗長的TRB位址轉換為簡短的索引值。由於TRB位址的位元[20：6]同於快取記憶體11行位址之位元[20：6]，因此，在本實施例中，轉換表130取TRB位址[20：6]進行HASH函數運算後，產生3位元HASH輸出，用以索引映射表15中的相應位址資料。雖然本實施例中使用HASH函數轉換表以產生索引值，然而，在其他實施例中，也可使用HASH函數以外的其他轉換函數。
快取記憶體控制器13主要執行二功能：(1)預取(pre-fetch)，用以將TRB載至快取記憶體11；(2)無效(invalid)，用以讓系統軟體和快取記憶體11資料內容能夠一致(consistent)。
在本實施例中，藉由預取機制，快取記憶體控制器13將讀取自系統記憶體的TRB儲存於快取記憶體11中，並進行資料傳送；然而，如果TRB已經事先儲存於快取記憶體11中，則不需要再從系統記憶體讀取TRB。藉此，得以減少或避免重複讀取，而得以提高系統效能及減少功率消耗。第五圖顯示本實施例中快取記憶體控制器13進行預取的 流程圖，以下並配合第六圖所示的例子作說明。
首先，主機讀取N個TRB(N小於或等於4)。舉例來說，主機讀取4個TRB，亦即TRB1-TRB4。在本實施例中，第一個欲讀取的TRB(TRB1)在系統記憶體中的位址位元為REQADDR[35：4]。其中，上述TRB1-TRB2作為資料傳送使用，而TRB3-TRB4則為虛設(dummy)TRB，作為判斷使用。如前所述，快取記憶體11的每一行將用以儲存4個TRB，例如，第一行用以儲存TRB1-TRB4，第二行用以儲存TRB5-TRB8，依此類推。由於TRB1-TRB4未跨行(步驟51)，因此讀取數目為4個，並將完成旗標(finish flag)設為”1”(步驟52B)。由於在一開始時，TRB1-TRB4並未存在於快取記憶體11，因此，經HASH函數轉換表130所產生的索引值藉由映射表15將無法命中(MISS)得到相應的TRB(步驟53)。因此，進入步驟54B，自系統記憶體讀取資料，將其載至快取記憶體11，並同時傳送給主機。
當TRB1執行完成後，將接著處理TRB2，因此，主機將自TRB3起總共讀取3個TRB(亦即TRB3-TRB5)。由於TRB3-TRB5會造成跨行(步驟51)，因此先讀取該行剩下的2個TRB(亦即TRB3-TRB4)；在這個例子中，讀取數目=4-REQADDR[5：4]=4-102=4-2=2(步驟52A)，其中REQADDR[5：4]為系統記憶體之相應TRB位址位元[5：4]。同時，將完成旗標設為”0”，表示讀取尚未完成。對於TRB3-TRB4，由於其會命中(HIT)相應TRB(步驟53)，因此，進入步驟54A，自快取記憶體11將TRB3-TRB4直接傳送給主機，而不需要再次讀取系統記憶體。接著檢查完成旗標是否為1(步驟55)，此時完成旗標仍為0，因此進入步驟56，也就是欲取出剩餘的TRB(TRB5)，將 從TRB5對應的那行一次取出4個TRB，以便於以後使用。因此，根據步驟55的判斷結果，進入步驟56，再讀取以下4個TRB(亦即TRB5-TRB8)(步驟53-54B-55)，並將完成旗標設為1。
依相同規則，當TRB2執行完成後，將接著處理TRB3，因此，主機將自TRB4起總共讀取3個TRB(亦即TRB4-TRB6)。由於TRB4-TRB6已存在於快取記憶體11，因此其會命中(HIT)相應TRB(步驟53)。第六圖中的第三次讀取TRBs、第四次讀取TRBs、第五次讀取TRBs都是依此方式類推下去。
在一實施例中，當位於系統記憶體之TRB位址位元REQADDR[5：4]的數值加上預取TRB的數目小於或是等於4時，表示欲讀取的TRBs未跨行；當位於系統記憶體之TRB位址位元REQADDR[5：4]的數值加上預取TRB的數目大於4時，表示欲讀取的TRBs跨行。
根據本實施例，大部分的虛設(dummy)TRB不會有重複讀取的情形，因而可以節省許多讀取時間。另外，對於USB裝置尚未準備好之情形，主機可將TRB先儲存於快取記憶體11中，一旦USB裝置已準備好時，即可從快取記憶體11直接取得TRB，不需再從系統記憶體讀取。
第七圖顯示本實施例中快取記憶體控制器13進行無效(invalid)的流程圖。第七圖流程類似於第五圖之流程，因此，相同或類似的步驟係使用相同標號。不同的是，當步驟53判斷為命中(HIT)時，則將有效位元(valid bit)更新為”0”，使其變為無效(步 驟54C)；否則，當判斷為無法命中(MISS)時，即不執行動作。在本實施例中，當至少下列情形之一發生時，即執行第七圖所示的無效流程。
第一種情形為，當主機完成TRB的執行後，則需將TRB予以無效。第二種情形為，當主機判斷目前的TRB屬於連接(Link)TRB型態，或者TRB環為空白(empty)狀態時，則需將相關TRB予以無效。第三種情形為，當主機判斷目前的USB端點(endpoint)已停止，則將相關TRB予以無效。
以上所述僅為本發明之較佳實施例而已，並非用以限定本發明之申請專利範圍；凡其它未脫離發明所揭示之精神下所完成之等效改變或修飾，均應包含在下述之申請專利範圍內。
11‧‧‧快取記憶體
13‧‧‧快取記憶體控制器
130‧‧‧轉換表
15‧‧‧映射表

Claims (18)

  1. 一種傳送請求區塊(TRB)的快取記憶體系統，位於一主機控制器內以控制一主機(host)與一周邊裝置(peripheral device)之間的資料傳送，包含：一快取記憶體(cache)，用以儲存複數個讀取自該主機之一系統記憶體的傳送請求區塊(TRB)，其中該複數個TRB係一行一行儲存於該快取記憶體中；一映射表(mapping table)用以儲存複數個TRB位址，其中每一所述複數個TRB位址係該快取記憶體中每一行TRB之系統記憶體位址的共同的位址位元；及一快取記憶體控制器，其根據該映射表之內容每次從該系統記憶體預取(pre-fetch)上述快取記憶體之一行TRB，並將該行TRB載至該快取記憶體。
  2. 如申請專利範圍第1項所述傳送請求區塊的快取記憶體系統，其中上述映射表中，每該複數個TRB位址更包含對應之複數個有效位元(valid bit)，用以分別代表該行之複數個TRB是否為有效。
  3. 如申請專利範圍第1項所述傳送請求區塊的快取記憶體系統，其中上述之映射表採2路組相聯(2-way set association)架構，其分為二路，而每一路包含複數組(set)。
  4. 如申請專利範圍第1項所述傳送請求區塊的快取記憶體系統，更包含一轉換表，其將一TRB的位址轉換為一索引值，用以索引該映射表所儲存的一相應TRB位址。
  5. 如申請專利範圍第4項所述傳送請求區塊的快取記憶體系統，其中上述之轉換表使用一索引函數，用以將該TRB的位址轉換為該索引值，其中，該索引值的位元數目小於該相應TRB位址的位元數目。
  6. 如申請專利範圍第5項所述傳送請求區塊的快取記憶體系統，其中上述之索引函數為HASH(雜湊或哈希)函數。
  7. 如申請專利範圍第1項所述傳送請求區塊的快取記憶體系統，其中上述之快取記憶體控制器根據該映射表以判斷至少一所需之TRB是否已存在於該快取記憶體中；藉此，如果該所需之TRB已存在於該快取記憶體中，則直接從該快取記憶體取出該所需之TRB；如果該所需之TRB未存在於該快取記憶體中，則自該系統記憶體讀取包括該所需之TRB在內的一行TRB，並將其載至該快取記憶體；其中如果該所需之TRB對應至該快取記憶體之不同行，則設定一完成旗標(finish flag)。
  8. 如申請專利範圍第2項所述傳送請求區塊的快取記憶體系統，其中上述之快取記憶體控制器更根據該映射表以判斷一TRB是否已存在於該快取記憶體中，如果已存在，則將對應之有效位元予以無效(invalid)。
  9. 如申請專利範圍第8項所述傳送請求區塊的快取記憶體系統，當至少下列情形之一發生時即執行該無效動作：當該主機(host)已完成該TRB之處理；當該主機判斷該TRB屬於一連接(Link)TRB型態或者該複數個TRB所形成之TRB環為空白(empty)；及 當該主機判斷目前之周邊裝置已停止連接。
  10. 一種傳送請求區塊(TRB)的快取記憶體方法，適用於一主機控制器內以控制一主機(host)與一周邊裝置(peripheral device)之間的資料傳送，包含：儲存複數個讀取自該主機之一系統記憶體的傳送請求區塊(TRB)於一快取記憶體(cache)，其中該複數個TRB係一行一行儲存於該快取記憶體中；儲存複數個TRB位址，以形成一映射表(mapping table)，其中每一所述複數個TRB位址係該快取記憶體中每一行TRB之系統記憶體位址的共同的位址位元；及根據該映射表之內容每次從該系統記憶體預取(pre-fetch)上述快取記憶體之一行TRB，並將該行TRB載至該快取記憶體。
  11. 如申請專利範圍第10項所述傳送請求區塊的快取記憶體方法，更包含儲存複數個有效位元(valid bit)於該映射表中，用以對應至每該複數個TRB位址，其中該複數個有效位元分別代表該行之複數個TRB是否為有效。
  12. 如申請專利範圍第10項所述傳送請求區塊的快取記憶體方法，其中上述之映射表採2路組相聯(2-way set association)架構，其分為二路，而每一路包含複數組(set)。
  13. 如申請專利範圍第10項所述傳送請求區塊的快取記憶體方法，更包含藉由一轉換表，將一TRB的位址轉換為一索引值，用以索引該映射表所儲存的一相應TRB位址。
  14. 如申請專利範圍第13項所述傳送請求區塊的快取記憶體方法，其中上述之轉換表使用一索引函數，用以將該TRB的位址轉換為該索引值，其中，該索引值的位元數目小於該相應TRB位址的位元數目。
  15. 如申請專利範圍第14項所述傳送請求區塊的快取記憶體方法，其中上述之索引函數為HASH(雜湊或哈希)函數。
  16. 如申請專利範圍第10項所述傳送請求區塊的快取記憶體方法，於上述之預取步驟中，根據該映射表以判斷至少一所需之TRB是否已存在於該快取記憶體中；藉此，如果該所需之TRB已存在於該快取記憶體中，則直接從該快取記憶體取出該所需之TRB；如果該所需之TRB未存在於該快取記憶體中，則自該系統記憶體讀取包括該所需之TRB在內的一行TRB，並將其載至該快取記憶體；其中如果該所需之TRB對應至該快取記憶體之不同行，則設定一完成旗標(finish flag)。
  17. 如申請專利範圍第11項所述傳送請求區塊的快取記憶體方法，更包含下列步驟：根據該映射表以判斷一TRB是否已存在於該快取記憶體中，如果已存在，則將對應之有效位元予以無效(invalid)。
  18. 如申請專利範圍第17項所述傳送請求區塊的快取記憶體方法，當至少下列情形之一發生時即執行該無效動作：當該主機(host)已完成該TRB之處理；當該主機判斷該TRB屬於一連接(Link)TRB型態或者該複數個TRB所形成之TRB環為空白(empty)；及 當該主機判斷目前之周邊裝置已停止連接。
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Intel, Intel Core2 Duo Mobile Processor for Intel Centrino Duo Mobile Processor Technology, 2007/9/1, http://download.intel.com/design/mobile/datashts/31407804.pdf *

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